KR20010066623A - Method for forming gate of transistor by improving poly-silicon etch profile - Google Patents

Method for forming gate of transistor by improving poly-silicon etch profile Download PDF

Info

Publication number
KR20010066623A
KR20010066623A KR1019990068500A KR19990068500A KR20010066623A KR 20010066623 A KR20010066623 A KR 20010066623A KR 1019990068500 A KR1019990068500 A KR 1019990068500A KR 19990068500 A KR19990068500 A KR 19990068500A KR 20010066623 A KR20010066623 A KR 20010066623A
Authority
KR
South Korea
Prior art keywords
gate
transistor
forming
polysilicon
photoresist
Prior art date
Application number
KR1019990068500A
Other languages
Korean (ko)
Inventor
오충영
Original Assignee
황인길
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남반도체 주식회사 filed Critical 황인길
Priority to KR1019990068500A priority Critical patent/KR20010066623A/en
Publication of KR20010066623A publication Critical patent/KR20010066623A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Abstract

PURPOSE: A method for forming a gate of a transistor is to prevent a foot shape and a notch shape from being shaped on both ends of gates of PMOS and NMOS transistors by implanting ion into the gate of the NMOS transistor. CONSTITUTION: A gate oxide film(13) and polysilicon are formed on a substrate(11) with a shallow trench isolation formed thereon. After the first photoresist film is applied on the polysilicon, the first photoresist film is exposed to a light to form the first photoresist pattern for forming a gate of a transistor. The polysilicon is etched using the first photoresist pattern as a mask to form a gate(14a) of the first transistor and a gate(14b) of the second transistor. The second photoresist film is applied on the gates of the first and second transistors and the gate oxide film, and the second photoresist film is exposed until the gate of the first transistor is exposed, thereby forming the second photoresist pattern. The substrate is carried out through an ion implantation using the second photoresist pattern as a mask.

Description

개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의 게이트 형성 방법{Method for forming gate of transistor by improving poly-silicon etch profile}Method for forming gate of transistor by improving poly-silicon etch profile}

본 발명은 트랜지스터의 게이트 형성 방법에 관한 것으로, 특히 트랜지스터의 게이트를 형성하기 위한 폴리 실리콘의 식각 단면이 개선된 트랜지스터의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a transistor, and more particularly, to a method for forming a gate of a transistor having an improved etching cross section of polysilicon for forming a gate of the transistor.

일반적으로 씨모스(Complement Metal Oxide Semiconductor:CMOS) 트랜지스터는 게이트, 제1 드레인/소스 및 제2 드레인/소스로 구성된 피모스(PMOS) 트랜지스터와 앤모스(NMOS) 트랜지스터가 짝을 이루어 특정 회로, 예를 들어 인버터(Invertor), 플립플롭(Flip-Flop) 등의 회로를 구성하며, 피모스 트랜지스터와 앤모스 트랜지스터의 소자를 분리하기 위하여 반도체 기판에 소자분리막(Shallow Trench Isolation)을 형성한다. 반도체 기판에 게이트 산화막을 형성하고, 게이트 산화막 상부에 폴리 실리콘을 증착하고, 폴리 실리콘을 선택적으로 식각하여 트랜지스터의 게이트를 형성한다. 제1 드레인/소스 및 제2 드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 게이트가 형성된 반도체 기판에 저농도의 이온을 이온 주입하는 LDD(Lightly Doped Drain) 공정을 행한다.In general, CMOS transistors include a PMOS transistor consisting of a gate, a first drain / source, and a second drain / source, and an NMOS transistor. For example, a circuit such as an inverter, a flip-flop, and the like is formed, and a device isolation film is formed on a semiconductor substrate to separate devices of a PMOS transistor and an NMOS transistor. A gate oxide film is formed on a semiconductor substrate, polysilicon is deposited on the gate oxide film, and polysilicon is selectively etched to form a gate of the transistor. Before forming the first drain / source and the second drain / source, a lightly doped drain (LDD) process is performed in which a low concentration of ions are implanted into the gated semiconductor substrate to prevent the formation of a high electric field of the drain / source.

도 1a 내지 도 1e는 종래의 트랜지스터의 게이트 형성 방법을 도시한 단면도 이다.1A to 1E are cross-sectional views illustrating a gate forming method of a conventional transistor.

도 1a에 도시된 바와 같이 반도체 기판(1)에 트렌치(T)를 형성하고 트렌치(T) 내부를 절연막으로 채워 앤모스 트랜지스터와 피모스 트랜지스터를 분리하기 위한 소자분리막(2)을 형성하고, 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 형성하고, 연속하여 2200Å∼2800Å의 두께를 갖는 폴리 실리콘(4)을 형성한다.As shown in FIG. 1A, a trench T is formed in the semiconductor substrate 1, and a trench isolation T is filled with an insulating film to form an isolation layer 2 for separating an NMOS transistor and a PMOS transistor. A gate oxide film 3 is formed on the semiconductor substrate 1 on which the separator 2 is formed, and subsequently, polysilicon 4 having a thickness of 2200 GPa to 2800 GPa is formed.

도 1b에 도시된 바와 같이 폴리 실리콘(4) 상부에 0.80㎛∼1.00㎛의 두께를 갖는 감광막을 도포한 후 마스크를 사용하여 감광막을 노광 현상하여 반도체 기판(1)에 피모스 트랜지스터들이 형성되는 영역에만 감광막이 있도록 제1감광막 패턴(5)을 형성한다. 제1감광막 패턴(5)을 마스크로 하여 포스포러스(Phosphorus:P)를 이온 주입하여 제1감광막 패턴(5)에 의해 노출된 앤모스 트랜지스터들이 형성되는 영역에 있는 폴리 실리콘(4)은 N+로 도핑(Doping)되어작은 저항값을 갖게 된다.As shown in FIG. 1B, a photoresist having a thickness of 0.80 μm to 1.00 μm is coated on the polysilicon 4, and then the photoresist is exposed and developed using a mask to form PMOS transistors on the semiconductor substrate 1. The first photoresist pattern 5 is formed so that only the photoresist exists. Phosphorus (P) is ion implanted using the first photoresist pattern 5 as a mask, and polysilicon 4 in the region where the NMOS transistors exposed by the first photoresist pattern 5 is formed is N +. It is doped with and has a small resistance value.

도 1c에 도시된 바와 같이 폴리 실리콘(4) 상부에 감광막을 도포하고, 트랜지스터의 게이트를 형성하기 위하여 마스크를 사용하여 감광막을 노광 현상하여 제2감광막 패턴(6)을 형성한다.As shown in FIG. 1C, a photoresist film is coated on the polysilicon 4, and a second photoresist pattern 6 is formed by exposing and developing the photoresist film using a mask to form a gate of the transistor.

도 1d에 도시된 바와 같이 제2감광막 패턴(6)을 마스크로 하여 폴리 실리콘(4)을 플라즈마 식각하여 앤모스 트랜지스터가 형성되는 영역에는 앤모스 트랜지스터의 게이트(4a)를 형성하고, 피모스 트랜지스터가 형성되는 영역에는 피모스 트랜지스터의 게이트(4b)를 형성한다. 트랜지스터의 게이트(4a,4b) 형성시 앤모스 트랜지스터의 게이트(4a)는 N+로 도핑(Doping)된 폴리 실리콘으로 이루어지고, 피모스 트랜지스터의 게이트(4b)는 도핑되지 않은 폴리 실리콘으로 이루어지므로 제2감광막 패턴(6)을 마스크로 한 폴리 실리콘(4)의 식각시 앤모스 트랜지스터의 게이트(4a)는 식각이 제대로 되지 않아 앤모스 트랜지스터의 게이트(4a)의 하부 양 끝단은 풋(Foot)(FT) 형상을 하고 있으며, 피모스 트랜지스터의 게이트(4b)는 식각이 더 진행되어 피모스 트랜지스터의 게이트(4b)의 하부 양 끝단은 노치(Notch)(NT) 형상을 하고 있다.As shown in FIG. 1D, the gate 4a of the NMOS transistor is formed in the region where the NMOS transistor is formed by plasma etching the polysilicon 4 using the second photoresist pattern 6 as a mask, and the PMOS transistor. The gate 4b of the PMOS transistor is formed in the region where is formed. When the gates 4a and 4b of the transistor are formed, the gate 4a of the NMOS transistor is made of polysilicon doped with N + , and the gate 4b of the PMOS transistor is made of undoped polysilicon. During etching of the polysilicon 4 with the second photoresist pattern 6 as a mask, the gates 4a of the NMOS transistors are not etched properly, and both ends of the lower ends of the gates 4a of the NMOS transistors are put into a foot. (FT), the gate 4b of the PMOS transistor is further etched, and the lower ends of the gate 4b of the PMOS transistor have a notch (NT) shape.

따라서 도 1e에 도시된 바와 같이 앤모스 트랜지스터의 제1드레인/소스 및 제2드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 저농도의 포스포러스(P-) 이온을 이온 주입하는 LDD 공정을 할때 앤모스 트랜지스터의 게이트(14a)의 하부 양 끝단의 풋(FT) 형상에 의해 저농도의 포스포러스(P-) 이온이 정확한 위치에 주입되더라도 LDD영역에 이온 주입이 덜 되는 영역이 발생하게 된다. 또한 피모스 트랜지스터의 게이트(14b)의 하부 양 끝단의 노치(NT) 형상에 의해 포켓(Pocket) 이온 주입시 원하지 않은 영역에 이온 주입이 될 수 있다.Accordingly, as shown in FIG. 1E, a low concentration of phosphorus (P) may be used to prevent the formation of a high field of drain / source before forming the first and second drain / source of the NMOS transistor.-) During the LDD process of ion implantation, low concentration phosphor (P) is formed by the shape of the foot (FT) at both ends of the lower end of the gate 14a of the NMOS transistor.-) Even if ions are implanted at the correct position, a region where ion implantation is less likely to occur in the LDD region. In addition, the notches (NT) of the lower ends of the gate 14b of the PMOS transistor may be implanted into the unwanted region during the pocket ion implantation.

따라서 종래의 트랜지스터의 게이트 형성 방법은 LDD 공정시 앤모스 트랜지스터의 게이트의 하부 양 끝단의 풋 형상에 의해 정확한 위치로 이온 주입되더라도 LDD영역에 이온 주입이 덜 되는 영역이 발생하게 되고, 피모스 트랜지스터의 게이트의 하부 양 끝단의 노치 형상에 의해 포켓 이온 주입시 원하지 않은 영역에 이온 주입이 되므로 트랜지스터의 문턱 전압(Threshold Voltage) 및 포화 전류(Saturation Current)를 정확하게 제어할 수 없고, 이로 인해 반도체 소자의 전기적 특성이 저하되는 문제점을 가지고 있다.Therefore, in the conventional gate forming method of the transistor, even if the ion implanted to the correct position by the foot shape of the lower ends of the gate of the NMOS transistor during the LDD process, a region where the ion implantation is less in the LDD region is generated, Due to the notch shape at the lower ends of the gate, ion implantation is performed in the unwanted region during pocket ion implantation, so it is impossible to accurately control the threshold voltage and saturation current of the transistor. There is a problem that the characteristics are degraded.

본 발명의 목적은 게이트를 형성하기 위한 폴리 실리콘을 형성하고 폴리 실리콘을 선택적으로 식각하여 앤모스 및 피모스 트랜지스터의 게이트를 형성하고 앤모스 트랜지스터의 게이트의 폴리 실리콘의 저항값을 작게 하기 위하여 앤모스 트랜지스터의 게이트에만 이온 주입함으로써, 앤모스 및 피모스 트랜지스터의 게이트 하부의 양 끝단에 풋 형상 및 노치 형상의 발생을 방지할 수 있고, 이로 인해 LDD 영역에 LDD 형성을 위한 이온을 정확하게 이온 주입하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 트랜지스터의 게이트 형성 방법을 제공하는 데 있다.An object of the present invention is to form polysilicon for forming a gate, and selectively etch polysilicon to form gates of the NMOS and PMOS transistors, and to reduce the resistance value of the polysilicon of the gate of the NMOS transistors. By ion implantation only in the gate of the transistor, it is possible to prevent the generation of the foot shape and the notch shape at both ends of the gate lower portion of the NMOS and PMOS transistor, thereby accurately implanting ions for LDD formation into the LDD region semiconductor The present invention provides a method for forming a gate of a transistor capable of improving electrical characteristics of a device.

도 1a 내지 도 1e는 종래의 트랜지스터의 게이트 형성 방법을 도시한 단면도,1A to 1E are cross-sectional views illustrating a gate forming method of a conventional transistor;

도 2a 내지 도 2e는 본 발명의 트랜지스터의 게이트 형성 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a gate forming method of the transistor of the present invention.

상기의 목적을 달성하기 위하여 본 발명의 트랜지스터의 게이트 형성 방법은소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하고, 연속하여 폴리 실리콘을 형성하는 단계; 폴리 실리콘 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴을 형성하는 단계; 제1감광막 패턴을 마스크로 하여 폴리 실리콘을 식각하여 제1트랜지스터의 게이트 및 제2트랜지스터 게이트를 형성하는 단계; 제1트랜지스터의 게이트, 제2트랜지스터 게이트 및 게이트 산화막 상에 제2감광막을 도포하고, 제1트랜지스터의 게이트가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴을 형성하는 단계; 및 제2감광막 패턴을 마스크로 하여 이온 소스를 이온 주입하여 제1트랜지스터의 게이트가 작은 저항값을 갖도록 이온 주입하는 단계를 구비한 것을 특징으로 한다.In order to achieve the above object, a gate forming method of a transistor of the present invention includes forming a gate oxide film on a semiconductor substrate on which an element isolation film is formed, and subsequently forming polysilicon; Forming a first photoresist pattern on the semiconductor substrate to form a gate of a transistor on the semiconductor substrate by applying a first photoresist on the polysilicon and then exposing and developing the first photoresist using a mask; Etching the polysilicon using the first photoresist pattern as a mask to form a gate of the first transistor and a second transistor gate; Forming a second photoresist pattern by applying a second photoresist layer on the gate of the first transistor, the second transistor gate and the gate oxide layer, and exposing and developing the second photoresist layer to expose the gate of the first transistor; And ion implanting an ion source using the second photoresist pattern as a mask to ion implant the gate of the first transistor to have a small resistance value.

제1트랜지스터의 게이트는 앤모스 트랜지스터의 게이트이고, 제2트랜지스터의 게이트는 피모스 트랜지스터의 게이트이고, 이온 소스는 포스포러스인 것을 특징으로 한다.The gate of the first transistor is a gate of the NMOS transistor, the gate of the second transistor is a gate of the PMOS transistor, the ion source is characterized in that the phosphor.

이하, 첨부된 도면을 참조하여 본 발명의 트랜지스터의 게이트 형성 방법을 상세히 설명하고자 한다.Hereinafter, a gate forming method of a transistor of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 트랜지스터의 게이트 형성 방법을 도시한 단면도 이다.2A to 2E are cross-sectional views illustrating a gate forming method of the transistor of the present invention.

도 2a 내지 도 2e에 도시된 바와 같이 본 발명의 트랜지스터의 게이트 형성 방법은 트렌치(T) 내부에 절연막으로 채워진 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13)을 형성하고 연속하여 폴리 실리콘(14)을 형성하는 단계, 폴리 실리콘(14) 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판(11)에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴(15)을 형성하는 단계, 제1감광막 패턴(15)을 마스크로 하여 폴리 실리콘(14)을 식각하여 제1트랜지스터의 게이트(14a) 및 제2트랜지스터 게이트(14b)를 형성하는 단계, 제1트랜지스터의 게이트(14a), 제2트랜지스터 게이트(14b) 및 게이트 산화막(13) 상에 제2감광막을 도포하고 제1트랜지스터의 게이트(14a)가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴(16)을 형성하는 단계 및 제2감광막 패턴(16)을 마스크로 하여 이온 소스(P)를 이온 주입하여 제1트랜지스터의 게이트(14a)가 작은 저항값을 갖도록 이온 주입하는 단계로 구성된다.As shown in FIGS. 2A to 2E, the gate forming method of the transistor of the present invention forms a gate oxide film 13 on the semiconductor substrate 11 having the device isolation film 12 filled with an insulating film inside the trench T. Forming the polysilicon 14 in succession, in order to form a gate of the transistor on the semiconductor substrate 11 by applying a first photoresist film on the polysilicon 14 and then exposing and developing the first photoresist film using a mask. Forming the first photoresist pattern 15, and etching the polysilicon 14 using the first photoresist pattern 15 as a mask to form the gate 14a and the second transistor gate 14b of the first transistor. In the step, the second photosensitive film is coated on the gate 14a, the second transistor gate 14b and the gate oxide layer 13 of the first transistor, and the second photosensitive film is exposed and developed to expose the gate 14a of the first transistor. Second photosensitive Forming the pattern 16 and ion implanting the ion source P using the second photoresist pattern 16 as a mask to ion implant the gate 14a of the first transistor to have a small resistance value. .

제1트랜지스터의 게이트(14a)는 앤모스(NMOS) 트랜지스터의 게이트이고, 제2트랜지스터의 게이트(14b)는 피모스(PMOS) 트랜지스터의 게이트이고, 이온 소스(P)는 포스포러스(Phosphorus)이고, 이온 소스(P)의 이온 주입 에너지는 40KeV 내지 50KeV이고, 도스는 3.0E15개/㎠ 내지 5.0E15개/㎠ 이다.The gate 14a of the first transistor is the gate of the NMOS transistor, the gate 14b of the second transistor is the gate of the PMOS transistor, and the ion source P is the phosphor The ion implantation energy of the ion source P is 40KeV to 50KeV, and the dose is 3.0E15 pieces / cm 2 to 5.0E15 pieces / cm 2.

폴리 실리콘(14)의 두께는 2200Å 내지 2800Å이고, 제2감광막은 0.80㎛ 내지 1.0㎛의 두께를 갖도록 형성한다.The thickness of the polysilicon 14 is 2200 mW to 2800 mW, and the second photosensitive film is formed to have a thickness of 0.80 m to 1.0 m.

상기의 구성에 따른 본 발명인 트랜지스터의 게이트 형성 방법의 동작은 다음과 같다.Operation of the gate forming method of the transistor of the present invention according to the above configuration is as follows.

도 2a 내지 도 2e의 본 발명의 트랜지스터의 게이트 형성 방법의 동작은 다음과 같다.The operation of the gate forming method of the transistor of the present invention of FIGS. 2A to 2E is as follows.

종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 앤모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터를 분리하기 위한 트렌치(T) 내부에 절연막으로 채워진 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13)을 형성하고 연속하여 2200Å 내지 2800Å의 두께를 갖는 폴리 실리콘(14)을 형성한다.As shown in FIG. 2A, the semiconductor substrate 11 in which the device isolation layer 12 filled with an insulating layer is formed in the trench T for separating an NMOS transistor and a PMOS transistor, as shown in FIG. 2A. ), A gate oxide film 13 is formed, and subsequently, polysilicon 14 having a thickness of 2200 kPa to 2800 kPa is formed.

도 2b에 도시된 바와 같이 폴리 실리콘(14) 상부에 제1감광막을 도포한 후, 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판(11)에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴(15)을 형성한다.After the first photoresist film is coated on the polysilicon 14 as shown in FIG. 2B, the first photoresist film is exposed and developed using a mask to form a gate of the transistor on the semiconductor substrate 11. (15) is formed.

도 2c에 도시된 바와 같이 제1감광막 패턴(15)을 마스크로 하여 폴리 실리콘(14)을 식각하여 앤모스(NMOS) 트랜지스터인 제1트랜지스터의 게이트(14a) 및 피모스(PMOS) 트랜지스터인 제2트랜지스터 게이트(14b)를 형성한다.As shown in FIG. 2C, the polysilicon 14 is etched using the first photoresist layer pattern 15 as a mask, and the gate 14a of the first transistor, which is an NMOS transistor, and the PMOS transistor, respectively. 2 transistor gate 14b is formed.

도 2d에 도시된 바와 같이 제1트랜지스터의 게이트(14a), 제2트랜지스터 게이트(14b) 및 게이트 산화막(13) 상에 0.80㎛ 내지 1.0㎛의 두께를 갖는 제2감광막을 도포하고, 제1트랜지스터의 게이트(14a)가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴(16)을 형성한다. 제1트랜지스터의 게이트(14a)의 저항값을 작게 하기 위하여 제2감광막 패턴(16)을 마스크로 하여 제1트랜지스터의 게이트(14a)에 포스포러스(Phosphorus)인 이온 소스(P)를 40KeV 내지 50KeV의 이온 주입 에너지로 3.0E15 개/㎠ 내지 5.0E15 개/㎠ 의 도스로 이온 주입하여 제1트랜지스터의 게이트(14a)를 형성하는 폴리 실리콘을 N+로 도핑(Doping) 시킨다.As shown in FIG. 2D, a second photosensitive film having a thickness of 0.80 μm to 1.0 μm is coated on the gate 14a, the second transistor gate 14b, and the gate oxide film 13 of the first transistor, and the first transistor is coated. The second photoresist film is exposed and developed to expose the gate 14a of the second photoresist film pattern 16. In order to reduce the resistance value of the gate 14a of the first transistor, the ion source P, which is a phosphorous, is applied to the gate 14a of the first transistor by using the second photoresist pattern 16 as a mask, 40KeV to 50KV. The polysilicon forming the gate 14a of the first transistor is ion-doped with N + by ion implantation at a dose of 3.0E15 pieces / cm 2 to 5.0E15 pieces / cm 2 with an ion implantation energy of.

따라서 본 발명인 트랜지스터의 게이트 형성 방법은 폴리 실리콘(14)을 먼저 식각하여 트랜지스터의 게이트(14a,14b)를 형성하고, 앤모스(NMOS) 트랜지스터인제1트랜지스터의 게이트(14a)에만 포스포러스(P)를 이온 주입함으로써 제1트랜지스터의 게이트(14a) 및 제2트랜지스터의 게이트(14b)의 하부 양끝단에 풋(Foot) 형상이나 노치(Notch) 형상이 생기지 않아 트랜지스터의 게이트(14a,14b)를 형성하는 폴리 실리콘(14)의 식각 단면(Etch Profile)을 개선할 수 있다.Therefore, in the method of forming a gate of the transistor of the present invention, the polysilicon 14 is first etched to form the gates 14a and 14b of the transistor, and the phosphorus P is formed only on the gate 14a of the first transistor, which is an NMOS transistor. Is implanted to form the gates 14a and 14b of the transistor without forming a foot shape or a notch shape at both ends of the gate 14a of the first transistor and the gate 14b of the second transistor. The etching profile of the polysilicon 14 may be improved.

도 2e에 도시된 바와 같이 풋(Foot) 형상이 없는 앤모스 트랜지스터인 제1트랜지스터의 게이트(14a)에 의하여 앤모스 트랜지스터의 제1드레인/소스 및 제2드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 저농도의 포스포러스(P-) 이온을 이온 주입하는 LDD 공정시 저농도의 포스포러스(P-) 이온이 정확한 위치에 이온 주입되므로 LDD영역을 형성시키기 위한 저농도의 포스포러스(P-) 이온 주입량을 정확하게 제어할 수 있다.As shown in FIG. 2E, before the first drain / source and the second drain / source of the NMOS transistor are formed by the gate 14a of the first transistor, which is an NMOS transistor having no foot shape, the drain / source Low concentration of phosphorus (P) to prevent the formation of high-) Low concentration phosphorus (P) during LDD process-) Since ions are implanted at the correct position, a low concentration of phosphorus (P-) The amount of ion implantation can be precisely controlled.

본 발명의 트랜지스터의 게이트 형성 방법은 앤모스 및 피모스 트랜지스터의 게이트 하부의 양 끝단에 풋 형상 및 노치 형상의 발생을 방지할 수 있고, 이로 인해 LDD 영역에 LDD 형성을 위한 이온을 정확하게 이온 주입하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.The gate forming method of the transistor of the present invention can prevent the occurrence of a foot shape and a notch shape at both ends of the gate lower portion of the NMOS and PMOS transistors, thereby precisely ion implanting ions for LDD formation into the LDD region The electrical characteristics of the semiconductor device can be improved.

Claims (6)

트렌치 내부에 절연막으로 채워진 소자분리막이 형성된 반도체 기판에 폴리 실리콘을 증착하여 게이트를 형성하는 트랜지스터의 게이트 형성 방법에 있어서,A gate forming method of a transistor in which a gate is formed by depositing polysilicon on a semiconductor substrate on which a device isolation film filled with an insulating film is formed in a trench. 상기의 소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하고, 연속하여 폴리 실리콘을 형성하는 단계;Forming a gate oxide film on the semiconductor substrate on which the device isolation film is formed, and subsequently forming polysilicon; 상기의 폴리 실리콘 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 상기의 반도체 기판에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴을 형성하는 단계;Forming a first photoresist pattern to form a gate of the transistor on the semiconductor substrate by coating the first photoresist on the polysilicon and then exposing and developing the first photoresist using a mask; 상기의 제1감광막 패턴을 마스크로 하여 상기의 폴리 실리콘을 식각하여 제1트랜지스터의 게이트 및 제2트랜지스터 게이트를 형성하는 단계;Etching the polysilicon using the first photoresist pattern as a mask to form a gate of a first transistor and a second transistor gate; 상기의 제1트랜지스터의 게이트, 제2트랜지스터 게이트 및 게이트 산화막 상에 제2감광막을 도포하고, 상기의 제1트랜지스터의 게이트가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴을 형성하는 단계; 및Forming a second photoresist pattern by applying a second photoresist layer on the gate of the first transistor, the second transistor gate and the gate oxide layer, and exposing and developing the second photoresist layer to expose the gate of the first transistor; And 상기의 제2감광막 패턴을 마스크로 하여 이온 소스를 이온 주입하여 상기의 제1트랜지스터의 게이트가 작은 저항값을 갖도록 이온 주입하는 단계를 구비한 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And ion implanting an ion source using the second photoresist pattern as a mask to ion implant such that the gate of the first transistor has a small resistance value. 제1항에 있어서, 상기의 제1트랜지스터의 게이트는 앤모스 트랜지스터의 게이트이고, 상기의 제2트랜지스터의 게이트는 피모스 트랜지스터의 게이트인 것을특징으로 하는 트랜지스터의 게이트 형성 방법.The method of claim 1, wherein the gate of the first transistor is a gate of an NMOS transistor, and the gate of the second transistor is a gate of a PMOS transistor. 제1항에 있어서, 상기의 이온 소스는 포스포러스인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.The method of claim 1, wherein the ion source is phosphorus. 제1항에 있어서, 상기의 이온 소스의 이온 주입 에너지는 40KeV 내지 50KeV이고, 도스는 3.0E15개/㎠ 내지 5.0E15개/㎠ 인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.The method of claim 1, wherein the ion implantation energy of the ion source is 40KeV to 50KeV, and the dose is 3.0E15 / cm2 to 5.0E15 / cm2. 제1항에 있어서, 상기의 폴리 실리콘의 두께는 2200Å 내지 2800Å인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.The method of forming a gate of a transistor according to claim 1, wherein the polysilicon has a thickness of 2200 kPa to 2800 kPa. 제1항에 있어서, 상기의 제2감광막의 두께는 0.80㎛ 내지 1.0㎛인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.The method of forming a gate of a transistor according to claim 1, wherein the thickness of said second photosensitive film is 0.80 mu m to 1.0 mu m.
KR1019990068500A 1999-12-31 1999-12-31 Method for forming gate of transistor by improving poly-silicon etch profile KR20010066623A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990068500A KR20010066623A (en) 1999-12-31 1999-12-31 Method for forming gate of transistor by improving poly-silicon etch profile

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990068500A KR20010066623A (en) 1999-12-31 1999-12-31 Method for forming gate of transistor by improving poly-silicon etch profile

Publications (1)

Publication Number Publication Date
KR20010066623A true KR20010066623A (en) 2001-07-11

Family

ID=19635582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990068500A KR20010066623A (en) 1999-12-31 1999-12-31 Method for forming gate of transistor by improving poly-silicon etch profile

Country Status (1)

Country Link
KR (1) KR20010066623A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275788A (en) * 1993-03-22 1994-09-30 Ricoh Co Ltd Manufacture of dual gate cmos semiconductor device
JPH06291266A (en) * 1993-03-30 1994-10-18 Nippon Steel Corp Method of manufacturing semiconductor device
KR970053906A (en) * 1995-12-15 1997-07-31 김주용 Dual gate electrode manufacturing method in CMOS
KR19980077523A (en) * 1997-04-21 1998-11-16 문정환 Manufacturing method of semiconductor device
JPH11345886A (en) * 1998-06-02 1999-12-14 Seiko Instruments Inc Electrostatic breakdown preventing circuit of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275788A (en) * 1993-03-22 1994-09-30 Ricoh Co Ltd Manufacture of dual gate cmos semiconductor device
JPH06291266A (en) * 1993-03-30 1994-10-18 Nippon Steel Corp Method of manufacturing semiconductor device
KR970053906A (en) * 1995-12-15 1997-07-31 김주용 Dual gate electrode manufacturing method in CMOS
KR19980077523A (en) * 1997-04-21 1998-11-16 문정환 Manufacturing method of semiconductor device
JPH11345886A (en) * 1998-06-02 1999-12-14 Seiko Instruments Inc Electrostatic breakdown preventing circuit of semiconductor device

Similar Documents

Publication Publication Date Title
US7351627B2 (en) Method of manufacturing semiconductor device using gate-through ion implantation
KR20010066623A (en) Method for forming gate of transistor by improving poly-silicon etch profile
KR20050069111A (en) Method for fabricating self-alinged bipolar transistor
KR20050045560A (en) Method for implanting channel ions in recess gate type transistor
KR100712978B1 (en) Method For Forming The Semiconductor Device
KR100258881B1 (en) Method for manufacturing semiconductor device
KR100236104B1 (en) Semiconductor device making method
KR100226739B1 (en) Method of manufacturing a semiconductor device
KR100489619B1 (en) Semiconductor device and method for fabricating the same
KR100532769B1 (en) Method for fabricating semiconductor device
KR100937650B1 (en) Method for manufacturing a transistor in a semiconductor device
KR101025917B1 (en) MOS transistor and method for manufacturing the same
KR100357173B1 (en) Method for manufacturing thin film transistor
KR0166888B1 (en) Thin film transistor & its making method
KR100677992B1 (en) Method for manufacturing in semiconductor device
KR100571315B1 (en) Constructing method for lightly doped drain structure of semiconductor device
KR100565752B1 (en) Method for fabricating semiconductor
KR19990080172A (en) Method of forming semiconductor device of LED structure
KR100678009B1 (en) Method for forming gate of a transister
KR100236073B1 (en) Method of manufacturing semiconductor device
KR100239452B1 (en) Method for manufacturing semiconductor device
KR100252902B1 (en) method for fabricvating complementary metal oxide semiconductor device
JPH10163490A (en) Manufacture of transistor
JPH03215971A (en) Manufacture of complementary semiconductor device
KR20040056433A (en) Method for manufacturing a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application