KR19990080172A - Method of forming semiconductor device of LED structure - Google Patents
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Abstract
게이트 측벽에 스페이스를 형성하지 않고 저농도 확산층을 형성한 다음 게이트를 형성하기 위한 LDD구조의 반도체 소자 형성방법에 관한 것으로, 실리콘 기판 상부에 리소그래피 공정으로 저농도 불순물을 이온 주입하기 위한 1차 패턴을 형성한 다음, 이 1차 패턴을 마스크로 하여 저농도 불순물을 이온 주입하고, 이 실리콘 기판을 식각하여 1차 패턴을 제거한 후, 이를 어닐링하여 저농도의 확산층을 형성하며, 이 실리콘 기판 상부에 리소그래피 공정으로 고농도 불순물을 이온 주입하기 위한 2차 패턴을 형성한 다음, 이 2차 패턴을 마스크로 하여 고농도 불순물을 이온 주입하고, 이 실리콘 기판을 식각하여 2차 패턴을 제거한 후, 이를 어닐링하여 고농도의 확산층을 형성한 다음, 이 실리콘 기판 상부에 게이트를 형성함으로써 고농도의 불순물을 이온 주입하기 위한 스페이스의 폭을 일정하게 관리할 수 있으며, 폴리 실리콘 대신 전도도가 높은 금속막을 게이트 전극으로 사용할 수 있게 하여 소자의 스위칭 속도를 향상시킨다.A method of forming a LDD structure semiconductor device for forming a gate after forming a low concentration diffusion layer without forming a space on a sidewall of a gate, and forming a primary pattern for ion implantation of low concentration impurities in a lithography process on a silicon substrate. Next, a low concentration of impurities are ion-implanted using this primary pattern as a mask, the silicon substrate is etched to remove the primary pattern, and then annealed to form a low concentration diffusion layer, and a high concentration impurity is formed on the silicon substrate by a lithography process. After forming a secondary pattern for ion implantation, high concentration impurities are implanted using the secondary pattern as a mask, the silicon substrate is etched to remove the secondary pattern, and then annealed to form a high concentration diffusion layer. Next, a high concentration of impurities are ionized by forming a gate over the silicon substrate. The width of the space for implantation can be managed uniformly, and the switching speed of the device can be improved by using a highly conductive metal film as a gate electrode instead of polysilicon.
Description
본 발명은 반도체 소자 형성방법에 관한 것으로, 보다 더 상세하게는 게이트 측벽에 스페이스를 형성하지 않고 저농도 확산층을 형성한 다음 게이트를 형성하기 위한 LDD구조의 반도체 소자 형성방법에 관한 것이다.The present invention relates to a method for forming a semiconductor device, and more particularly, to a method for forming a semiconductor device having an LDD structure for forming a gate after forming a low concentration diffusion layer without forming a space on a gate sidewall.
일반적으로 반도체 소자가 고집적화 됨에 따라 게이트 폭이 좁아져 드레인으로 전계집중이 일어나며, 이것은 채널의 드레인단에 있는 공핍층 내의 전기장 세기를 증가시키고, 이 때문에 전자가 고속으로 가속되어 원자와 충돌해서 애벌런시(avalanche) 현상이 일어난다. 이때 발생한 고속전자의 일부는 게이트 산화막 속에 진입하고 포획되어 반도체 소자의 임계값 전압을 변화시켜 반도체 소자의 동작을 불안정하게 하는 고온 전자 효과(hot electron effect)를 일으킨다.In general, as semiconductor devices become highly integrated, the gate width becomes narrower, causing field concentration to drain, which increases the electric field strength in the depletion layer at the drain end of the channel, which causes electrons to accelerate at high speed and collide with atoms, resulting in avalanche. The phenomenon of avalanche occurs. Some of the high-speed electrons generated at this time enter and are trapped in the gate oxide layer to change the threshold voltage of the semiconductor device, thereby causing a hot electron effect that destabilizes the operation of the semiconductor device.
최근에는 이와 같은 고온 전자 효과를 방지하기 위해 게이트 측벽에 산화막또는 질화막등을 남기고 이온 주입하여 저농도의 접합을 만드는 LDD구조를 사용한다.Recently, in order to prevent such high temperature electronic effects, an LDD structure is used in which a low concentration junction is formed by ion implantation leaving an oxide film or a nitride film on the sidewall of a gate.
그러나, 저농도의 접합을 만들기 위해 게이트 측벽에 산화막 또는 질화막을 남기는 경우 포토 리소그래피 공정에서 잔막 및 측벽에 남기는 산화막 또는 질화막의 폭을 조절하기 어려우며, 특히 전도도가 우수한 금속층을 게이트로 이용하기가 어렵다는 문제점이 있다.However, in the case of leaving an oxide film or nitride film on the gate sidewall to make a low concentration junction, it is difficult to control the width of the oxide film or nitride film remaining on the remaining film and the sidewall in the photolithography process, and in particular, it is difficult to use a metal layer having excellent conductivity as a gate. have.
그러면, 게이트 측벽에 산화막 또는 질화막등을 남기고 저농도의 접합을 만드는 경우 발생하는 문제점을 종래의 LDD 구조를 형성하는 공정순서에 따라 도1a 내지 도1f를 참고로 설명한다.Then, a problem that occurs when the oxide film or the nitride film is left on the gate sidewall and the junction is made in low concentration will be described with reference to FIGS. 1A to 1F according to a process sequence of forming a conventional LDD structure.
먼저, 도1a에서와 같이 통상의 LOCOS 방법으로 실리콘 기판(1) 상부에 필드영역(2)과 액티브 영역(3)을 형성한 다음, 이 실리콘 기판(1) 전면에 게이트 산화막(4), 폴리 실리콘(5), 그리고 감광막(6)을 차례로 증착한다.First, as shown in FIG. 1A, the field region 2 and the active region 3 are formed on the silicon substrate 1 by the conventional LOCOS method, and then the gate oxide film 4 and the poly are formed on the entire silicon substrate 1. Silicon 5 and the photosensitive film 6 are sequentially deposited.
그 다음, 도1b에서와 같이 게이트를 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 마스크로 하여 사진 식각한 다음, 이 감광막 패턴을 제거하여 액티브 영역(3)에 게이트(7)를 형성한다.Then, as shown in FIG. 1B, a photoresist pattern (not shown) for forming a gate is formed, and the photoresist pattern is etched using the photoresist pattern as a mask, and then the photoresist pattern is removed to remove the gate 7 in the active region 3. ).
다음, 도1c에서와 같이 실리콘 기판(1)에 형성되어 있는 게이트(7)를 마스크로 하여 인이온을 실리콘 기판(1)으로 이온 주입한다. 이어서, 도1d에서와 같이 이온 주입된 불순물을 어닐링하여 저농도의 확산층(8)을 형성한다. 이때, 어닐링의 온도는 약 900 내지 1000도 정도로 하는 것이 바람직하다.Next, as shown in FIG. 1C, the ion is implanted into the silicon substrate 1 using the gate 7 formed on the silicon substrate 1 as a mask. Subsequently, as shown in FIG. 1D, the implanted impurities are annealed to form a low concentration diffusion layer 8. At this time, the temperature of the annealing is preferably about 900 to 1000 degrees.
이후, 도1e에서와 같이 화학 기상 증착 방법으로 산화막 또는 질화막등(9)을 증착한 다음, 이 산화막 또는 질화막등(9)을 RIE와 같은 방법으로 이방성 식각하여 도1f와 같이 게이트 측벽에 스페이스(10)를 형성한다. 이때, 게이트(7)의 측벽에 남아있는 산화막 또는 질화막등(9)의 두께 및 고농도의 불순물을 이온 주입하기 위해 마스크로 사용되는 스페이스(10)의 폭을 이방성 식각으로 균일하게 조절한다는 것은 매우 어렵다.Thereafter, an oxide film or nitride film 9 is deposited by chemical vapor deposition as shown in FIG. 1E, and then the oxide film or nitride film 9 is anisotropically etched by a method such as RIE to form a space (see FIG. 10) form. At this time, it is very difficult to uniformly adjust the thickness of the oxide film or nitride film 9 remaining on the sidewall of the gate 7 and the width of the space 10 used as a mask by anisotropic etching to ion implant a high concentration of impurities. .
이어서, 도1g에서와 같이 스페이스(10)가 형성되어 있는 게이트(7)를 마스크로 하여 비소이온을 실리콘 기판(1)으로 이온 주입한 다음, 도1h에서와 같이 이온 주입되는 불순물을 어닐링하여 고농도의 확산(11)층을 형성한다. 이때, 어닐링의 온도는 약 900 ~ 1000도 정도의 고온이다.Subsequently, as shown in FIG. 1G, arsenic ions are implanted into the silicon substrate 1 using the gate 7 having the space 10 formed thereon as a mask, and then, as shown in FIG. To form a diffusion 11 layer. At this time, the temperature of the annealing is a high temperature of about 900 ~ 1000 degrees.
상기에서 서술한 바와 같이 고온 전자 효과를 방지하기 위해 게이트 측벽에 산화막을 남기고 이온 주입하여 저농도의 접합을 만드는 종래의 LDD구조에서 저농도 및 고농도의 확산층을 형성하기 위한 어닐링의 온도가 일반적으로 900 내지 1000도의 고온이므로 자기 정합이 가능한 고융점의 폴리 실리콘을 게이트 전극으로 이용한다.As described above, the temperature of the annealing for forming a low concentration and high concentration diffusion layer is generally 900 to 1000 in a conventional LDD structure in which an oxide film is left on the gate sidewall and ion implanted to form a low concentration junction in order to prevent a high temperature electronic effect as described above. High melting point polysilicon is used as the gate electrode because of its high temperature.
그러나, 폴리 실리콘에 비해 상대적으로 저융점인 알루미늄과 같은 금속막을 게이트 전극으로 형성하는 경우 자기 정합 방식으로 이온 주입한 다음, 고온의 어닐링으로 저농도의 접합을 만드는 LDD 구조를 형성하기 어렵다.However, when a metal film such as aluminum having a lower melting point than polysilicon is formed as a gate electrode, it is difficult to form an LDD structure in which ion implantation is performed by a self-matching method and then a low concentration junction is formed by high temperature annealing.
따라서, 폴리 실리콘 보다 상대적으로 전도도가 높은 금속을 게이트 전극으로 형성하기가 어려워 소자의 스위칭 속도가 떨어지는 문제점이 있다.Therefore, it is difficult to form a metal having a higher conductivity than the polysilicon as the gate electrode, so that the switching speed of the device is lowered.
본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 그 목적은 실리콘 기판내에 형성되는 저농도 확산층의 폭을 일정하게 조절할 수 있으며, 또한 폴리 실리콘 대신 금속막을 게이트 전극으로 사용할 수 있게 함으로써 소자의 스위칭 속도를 향상시키기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to constantly adjust the width of a low concentration diffusion layer formed in a silicon substrate, and to switch a device by using a metal film as a gate electrode instead of polysilicon. It is to improve the speed.
도1a 내지 도1f는 종래의 LDD구조의 반도체 소자 형성방법을 공정순서에 따라 도시한 단면도이다.1A to 1F are cross-sectional views showing a conventional method for forming a semiconductor device of an LDD structure in accordance with a process sequence.
도2a 내지 도2h는 본 발명의 일 실시예에서 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도시한 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device having an LDD structure according to an embodiment of the present invention according to a process sequence.
도3a 내지 도3g는 본 발명의 또 다른 실시예에서 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도시한 단면도이다.3A to 3G are cross-sectional views illustrating a method of forming a semiconductor device having an LDD structure in accordance with still another embodiment of the present invention according to a process sequence.
도4a 내지 도4h는 본 발명의 또 다른 실시예에서 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도시한 단면도이다.4A to 4H are cross-sectional views illustrating a method of forming a semiconductor device having an LDD structure in accordance with still another embodiment of the present invention according to a process sequence.
상기와 같은 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 리소그래피 공정으로 저농도 불순물을 이온 주입하기 위한 1차 패턴을 형성한 다음, 이 1차 패턴을 마스크로 하여 저농도 불순물을 이온 주입하고, 이를 식각하여 1차 패턴을 제거한 후, 이를 어닐링하여 저농도의 확산층을 형성한다. 이어서, 이 실리콘 기판 상부에 리소그래피 공정으로 고농도 불순물을 이온 주입하기 위한 2차 패턴을 형성한 다음, 이 2차 패턴을 마스크로 하여 고농도 불순물을 이온 주입하고 이를 식각하여 2차 패턴을 제거한 후, 이를 어닐링하여 고농도의 확산층을 형성한다. 최종적으로 이 실리콘 기판 상부에 게이트 전극을 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention forms a primary pattern for ion implantation of low concentration impurities in a lithography process on a silicon substrate, and then ion implants low concentration impurities using the primary pattern as a mask, and then etches it. After the primary pattern is removed, it is annealed to form a low concentration diffusion layer. Subsequently, a secondary pattern for ion implantation of high concentration impurities is formed on the silicon substrate by a lithography process, and then ion implantation of high concentration impurities using this secondary pattern as a mask and etching is performed to remove the secondary pattern. Annealing to form a high concentration diffusion layer. Finally, a gate electrode is formed on the silicon substrate.
또한, 실리콘 기판 상부에 리소그래피 공정으로 고농도의 불순물을 이온 주입하기 위한 패턴을 형성하고, 이후 저농도의 불순물을 이온 주입하기 위한 패턴을 형성한 다음, 이 실리콘 기판 상부에 게이트 전극을 형성하는 것을 특징으로 한다.In addition, a pattern for ion implantation of a high concentration of impurities is formed on the silicon substrate by a lithography process, and then a pattern for ion implantation of a low concentration of impurities is formed, and then a gate electrode is formed on the silicon substrate. do.
또한, 리소그래피공정으로 1차 패턴을 형성한 다음, 이를 식각공정으로 제거하지 않고 곧바로 리소그래피공정으로 고농도 불순물을 이온 주입하기 위한 2차 패턴을 형성하는 것을 특징으로 한다.In addition, after forming the primary pattern by the lithography process, it is characterized in that the secondary pattern for ion implantation of high concentration impurities in the lithography process immediately without removing it by the etching process.
여기서, 리소그래피 공정으로 형성되는 각 패턴은 감광막, 절연막, 또는 산화막을 이용하는 것이 적당하다.Here, it is suitable for each pattern formed by a lithography process to use a photosensitive film, an insulating film, or an oxide film.
특히, 게이트 전극으로는 폴리 실리콘 및 전도도가 높은 금속막을 사용하는 것이 바람직하다.In particular, it is preferable to use polysilicon and a metal film with high conductivity as the gate electrode.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 LDD구조의 반도체 소자 형성방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자가 용이하게 실시할 수 있도록 상세하게 설명한다.Next, a method of forming a semiconductor device having an LDD structure according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings so that a person skilled in the art may easily implement the present invention.
도2a 내지 도2h는 본 발명의 일 실시예에서 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도시한 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device having an LDD structure according to an embodiment of the present invention according to a process sequence.
먼저, 도2a에서와 같이 통상의 LOCOS 방법으로 실리콘 기판(21) 상부에 필드 영역(22)과 액티브 영역(23)을 형성한 다음, 이 실리콘 기판(21) 전면에 게이트 산화막(24), 감광막(25)을 차례로 증착한다.First, as shown in FIG. 2A, the field region 22 and the active region 23 are formed on the silicon substrate 21 by the conventional LOCOS method, and then the gate oxide film 24 and the photoresist film are formed on the entire silicon substrate 21. (25) is deposited one after the other.
다음, 도2b에서와 같이 감광막(25)의 전면을 게이트 마스크(미도시)를 이용하여 노광한 다음, 이 감광막(25)을 현상한 후 저농도의 불순물을 실리콘 기판(21)으로 이온 주입하기 위한 1차 감광막 패턴(26)을 형성한다. 이때, 감광막 패턴(26)은 리소그래프 공정으로 산화막 또는 질화막으로 형성하는 것이 바람직하다.Next, as shown in FIG. 2B, the entire surface of the photoresist film 25 is exposed using a gate mask (not shown). After the photoresist film 25 is developed, a low concentration of impurities are implanted into the silicon substrate 21. The primary photosensitive film pattern 26 is formed. At this time, the photosensitive film pattern 26 is preferably formed of an oxide film or a nitride film by a lithography process.
다음, 도2c에서와 같이 1차 감광막 패턴(26)을 마스크로 하여 저농도의 불순물을 실리콘 기판(21)으로 이온 주입한다. 이어서, 도2d에서와 같이 1차 감광막 패턴(26)을 제거한 다음, 주입된 불순물을 어닐링하여 저농도의 확산층(27)을 형성한다.Next, as shown in FIG. 2C, a low concentration of impurities are ion-implanted into the silicon substrate 21 using the primary photoresist pattern 26 as a mask. Subsequently, as shown in FIG. 2D, the primary photoresist pattern 26 is removed, and then the implanted impurities are annealed to form a low concentration diffusion layer 27.
다음, 도2e에서와 같이 게이트 산화막(25) 상부에 감광막을 재차 도포하고, 이 감광막을 포토 리소그래프 공정으로 고농도의 불순물을 실리콘 기판(21)으로 이온 주입하기 위한 2차 감광막 패턴(28)을 형성한다. 이때, 게이트 측벽에 산화막을 남겨 스페이스를 형성하는 종래와 달리 포토 리소그래프 공정으로 2차 감광막의 패턴의 폭을 조절함으로써 고농도 불순물을 이온 주입하기 위한 스페이스의 폭을 일정하게 관리할 수 있다. 여기서, 2차 감광막 패턴(28)의 폭(L4)은 1차 감광막 패턴(26)의 폭(L1) 보다 종래의 게이트 측벽에 형성되는 스페이스 폭만큼 좌우폭(L2, L3)이 더 크게 하는 것이 바람직한다.Next, as shown in FIG. 2E, the photoresist film is applied again on the gate oxide film 25, and the second photoresist film pattern 28 for ion implanting a high concentration of impurities into the silicon substrate 21 is subjected to a photolithography process. Form. In this case, unlike the conventional method of forming a space by leaving an oxide film on the sidewall of the gate, the width of the space for ion implantation of high concentration impurities may be constantly managed by adjusting the width of the pattern of the secondary photoresist film by a photolithography process. Here, the width L4 of the secondary photosensitive film pattern 28 may be larger than the width L1 of the primary photosensitive film pattern 26 by the left and right widths L2 and L3 by the space width formed on the gate sidewall of the conventional gate. do.
다음, 도2f에서와 같이 2차 감광막 패턴(28)을 마스크로 하여 고농도의 불순물을 반도체 기판(21)으로 이온 주입한다. 이어서, 도2g에서와 같이 2차 감광막 패턴(28)을 제거한 다음, 이온 주입된 불순물을 어닐링하여 고농도의 확산층(29)을 형성한다.Next, as shown in FIG. 2F, a high concentration of impurities are implanted into the semiconductor substrate 21 using the secondary photoresist pattern 28 as a mask. Subsequently, as shown in FIG. 2G, the secondary photoresist layer pattern 28 is removed, and then the ion implanted impurities are annealed to form a high concentration diffusion layer 29.
다음, 도2h에서와 같이 실리콘 기판(21) 전면을 플라즈마 화학 기상 증착 방법으로 게이트 전극을 형성하기 위한 알루미늄과 같은 금속막을 증착하고, 이 금속막 상부에 감광막을 도포한 다음, 게이트를 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 마스크로 하여 식각한 다음, 감광막 패턴을 제거하여 게이트(30)를 형성한다. 이때, 자기 정합의 게이트를 이용하여 LDD구조를 형성하는 경우 확산층을 형성하기 위한 고온의 어닐링으로 고융점의 폴리 실리콘을 게이트 전극으로 사용해야하는 종래와 달리 확산층을 형성하기 위한 어닐링 공정 후에 게이트를 형성하므로 저융점의 금속막 및 고융점의 폴리 실리콘을 게이트 전극으로 이용할 수 있다.Next, as shown in FIG. 2H, a metal film such as aluminum for forming a gate electrode is deposited on the entire surface of the silicon substrate 21 by a plasma chemical vapor deposition method, and a photoresist film is coated on the metal film, followed by forming a gate. A photoresist pattern (not shown) is formed, and the photoresist pattern is etched using a mask, and then the photoresist pattern is removed to form a gate 30. In this case, when the LDD structure is formed using a gate of self matching, the gate is formed after the annealing process for forming the diffusion layer, unlike the conventional method in which high-temperature annealing polysilicon is used as the gate electrode to form a diffusion layer. A low melting point metal film and a high melting point polysilicon can be used as the gate electrode.
그리고, 또 다른 일 실시예를 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도3a 내지 도3g를 참조로 설명한다.Another embodiment of the present invention will be described with reference to FIGS. 3A to 3G according to a process sequence of a method of forming a semiconductor device having an LDD structure.
도3a에서와 같이 통상의 LOCOS 방법으로 실리콘 기판(41) 상부에 필드 영역(42)과 액티브 영역(43)을 형성한 다음, 이 실리콘 기판(41) 전면에 게이트 산화막(44), 감광막(45)을 차례로 증착한다.As shown in FIG. 3A, the field region 42 and the active region 43 are formed on the silicon substrate 41 by the conventional LOCOS method, and then the gate oxide film 44 and the photoresist film 45 are formed on the entire surface of the silicon substrate 41. ) In order.
다음, 도3b에서와 같이 감광막(45)의 전면을 게이트 마스크(미도시)를 이용하여 노광한 다음, 이 감광막(45)을 현상한 후 저농도의 불순물을 실리콘 기판(41)으로 이온 주입하기 위한 1차 감광막 패턴(46)을 형성한다.Next, as shown in FIG. 3B, the entire surface of the photosensitive film 45 is exposed using a gate mask (not shown). After developing the photosensitive film 45, a low concentration of impurities are implanted into the silicon substrate 41. The primary photosensitive film pattern 46 is formed.
다음, 도3c에서와 같이 1차 감광막 패턴(46)을 마스크로 하여 저농도의 불순물을 실리콘 기판(41)으로 이온 주입한다.Next, as shown in FIG. 3C, a low concentration of impurities are ion-implanted into the silicon substrate 41 using the primary photoresist pattern 46 as a mask.
다음, 도3d에서와 같이 1차 감광막 패턴(46)을 제거하지 않고 게이트 산화막(45) 상부에 감광막을 재차 도포하고, 이 감광막을 포토 리소그래프 공정으로 고농도의 불순물을 실리콘 기판(41)으로 이온 주입하기 위한 2차 감광막 패턴(47)을 형성한다.Next, as shown in FIG. 3D, the photoresist film is again applied on the gate oxide film 45 without removing the primary photoresist pattern 46, and the photoresist is ion-doped to a silicon substrate 41 by a high concentration of impurities. A secondary photosensitive film pattern 47 for injection is formed.
다음, 도3e에서와 같이 2차 감광막 패턴(47)을 마스크로 하여 고농도의 불순물을 반도체 기판(41)으로 이온 주입한다. 이어서, 도2f에서와 같이 2차 감광막 패턴(48)을 제거한 다음, 이온 주입된 불순물을 어닐링하여 저농도 확산층(48) 및 고농도의 확산층(49)을 형성한다.Next, as shown in FIG. 3E, a high concentration of impurities are implanted into the semiconductor substrate 41 using the secondary photoresist pattern 47 as a mask. Subsequently, as shown in FIG. 2F, the secondary photoresist layer pattern 48 is removed, and then the ion implanted impurities are annealed to form the low concentration diffusion layer 48 and the high concentration diffusion layer 49.
다음, 도3g에서와 같이 실리콘 기판(41) 전면을 플라즈마 화학 기상 증착 방법으로 게이트 전극을 형성하기 위한 알루미늄과 같은 금속막을 증착하고, 이 금속막 상부에 감광막을 도포한 다음, 게이트를 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 마스크로 하여 식각한 다음, 감광막 패턴을 제거하여 게이트(50)를 형성한다.Next, as shown in FIG. 3G, a metal film such as aluminum for forming a gate electrode is deposited on the entire surface of the silicon substrate 41 by a plasma chemical vapor deposition method, and a photoresist film is coated on the metal film, and then a gate is formed. A photoresist pattern (not shown) is formed, and the photoresist pattern is etched using a mask, and then the photoresist pattern is removed to form a gate 50.
그리고, 또 다른 일 실시예를 LDD 구조의 반도체 소자 형성방법을 공정순서에 따라 도4a 내지 도4h를 참조로 설명한다.Another embodiment of the present invention will be described with reference to FIGS. 4A to 4H according to a process sequence of a method of forming a semiconductor device having an LDD structure.
먼저, 도4a에서와 같이 통상의 LOCOS 방법으로 실리콘 기판(61) 상부에 필드 영역(62)과 액티브 영역(63)을 형성한 다음, 이 실리콘 기판(61) 전면에 게이트 산화막(64), 감광막(65)을 차례로 증착한다.First, as shown in FIG. 4A, the field region 62 and the active region 63 are formed on the silicon substrate 61 by the conventional LOCOS method, and then the gate oxide film 64 and the photoresist film are formed on the entire silicon substrate 61. (65) is sequentially deposited.
다음, 도4b에서와 같이 감광막(65)의 전면을 노광하고 현상한 후 고농도의 불순물을 실리콘 기판(61)으로 이온 주입하기 위한 1차 감광막 패턴(66)을 형성한다. 이때, 1차 감광막 패턴(66) 폭은 게이트 폭 보다 종래의 게이트 측벽에 형성되는 스페이스 폭 만큼 좌우로 넓게 형성하는 것이 바람직하다.Next, as shown in FIG. 4B, after the entire surface of the photoresist film 65 is exposed and developed, a primary photoresist pattern 66 for ion implantation of a high concentration of impurities into the silicon substrate 61 is formed. In this case, the width of the primary photoresist pattern 66 may be wider from side to side by the space width formed on the gate sidewall of the conventional gate rather than the gate width.
다음, 도4c에서와 같이 1차 감광막 패턴(66)을 마스크로 하여 고농도의 불순물을 실리콘 기판(61)으로 이온 주입한다. 이어서, 도4d에서와 같이 1차 감광막 패턴(66)을 제거한 다음, 주입된 불순물을 어닐링하여 고농도의 확산층(67)을 형성한다.Next, as shown in FIG. 4C, a high concentration of impurities are ion implanted into the silicon substrate 61 using the primary photoresist pattern 66 as a mask. Subsequently, as shown in FIG. 4D, the primary photoresist pattern 66 is removed, and then the implanted impurities are annealed to form a high concentration diffusion layer 67.
다음, 도4e에서와 같이 게이트 산화막(65) 상부에 감광막을 재차 도포하고, 이 감광막을 포토 리소그래프 공정으로 저농도의 불순물을 실리콘 기판(61)으로 이온 주입하기 위한 2차 감광막 패턴(68)을 형성한다. 이때, 2차 감광막 패턴(68)은 1차 감광막 패턴에 비해 좌우로 일정폭이 작게 형성하는 것이 바람직하다.Next, as shown in FIG. 4E, the photoresist film is applied again on the gate oxide film 65, and the second photoresist film pattern 68 for ion implanting low concentration impurities into the silicon substrate 61 is applied to the photoresist process. Form. At this time, it is preferable that the secondary photoresist pattern 68 is formed to have a predetermined width smaller than the primary photoresist pattern.
다음, 도4f에서와 같이 2차 감광막 패턴(68)을 마스크로 하여 저농도의 불순물을 반도체 기판(61)으로 이온 주입한다. 이어서, 도4g에서와 같이 2차 감광막 패턴(68)을 제거한 다음, 이온 주입된 불순물을 어닐링하여 저농도의 확산층(69)을 형성한다.Next, as shown in FIG. 4F, a low concentration of impurities are implanted into the semiconductor substrate 61 using the secondary photoresist pattern 68 as a mask. Subsequently, as shown in FIG. 4G, the secondary photoresist layer pattern 68 is removed, and then, the ion implanted impurities are annealed to form a low concentration diffusion layer 69.
다음, 도4h에서와 같이 실리콘 기판(61) 전면을 플라즈마 화학 기상 증착 방법으로 게이트 전극을 형성하기 위한 알루미늄과 같은 금속막을 증착하고, 이 금속막 상부에 감광막을 도포한 다음, 게이트를 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 마스크로 하여 식각한 다음, 감광막 패턴을 제거하여 게이트(70)를 형성한다.Next, as shown in FIG. 4H, a metal film such as aluminum for forming a gate electrode is deposited on the entire surface of the silicon substrate 61 by a plasma chemical vapor deposition method, and a photoresist film is applied on the metal film, and then a gate is formed. A photoresist pattern (not shown) is formed, the photoresist pattern is etched using a mask, and then the photoresist pattern is removed to form a gate 70.
이상에서 설명한 바와 같이 본 발명은 포토 리소그래피 공정으로 감광막을 패터닝하여 불순물을 이온 주입하기 위한 패턴을 형성함으로써 게이트를 형성하는 폴리 실리콘막을 보호하기 위해 종래에 실시했던 산화막 공정을 제거할 수 있으며, 고농도의 불순물을 이온 주입하기 위한 스페이스의 폭을 일정하게 관리할 수 있다. 또한, 실리콘 기판내에 저농도 및 고농도의 확산층을 형성한 다음 게이트를 형성함으로써 폴리 실리콘 대신 전도도가 높은 금속막을 게이트 전극으로 사용할 수 있게 하여 소자의 스위칭 속도를 향상시킨다.As described above, the present invention can remove the conventional oxide film process to protect the polysilicon film forming the gate by patterning the photosensitive film by a photolithography process to form a pattern for ion implantation of impurities. The width of the space for ion implantation of impurities can be managed constantly. In addition, by forming a low concentration and high concentration diffusion layer in the silicon substrate and then forming a gate, a metal film having high conductivity can be used as a gate electrode instead of polysilicon to improve the switching speed of the device.
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