KR100223934B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
핫캐리어의 발생을 억제할 수 있으며 이에 따라 래치업을 억제하여 숏채널 효과를 개선할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로써, 그 방법은 제 1 도전형 기판에 게이트산화막과 상기 게이트산화막상에 제 2 도전형 불순물로 일측이 도핑된 게이트전극을 형성하고 이후에 상기 게이트전극 상에 내열성 금속층을 형성하는 공정과, 상기 게이트전극 양측의 상기 기판에 불순물영역을 형성하는 공정을 포함함을 특징으로 한다.The present invention provides a method for fabricating a semiconductor device capable of suppressing occurrence of hot carriers and thus suppressing latch-up to improve short channel effects. The method includes a gate oxide film and the gate oxidation on a first conductive substrate. Forming a gate electrode doped on one side with a second conductivity type impurity on the film, and subsequently forming a heat resistant metal layer on the gate electrode; and forming an impurity region on the substrate on both sides of the gate electrode. It features.
Description
본 발명은 반도체 소자에 대한 것으로, 특히 반도체 소자의 게이트 전극의 도핑을 다르게 하여 숏채널 효과를 줄이기에 적당한 반도체소자 제조방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for reducing the short channel effect by varying the doping of a gate electrode of the semiconductor device.
이하 첨부된 도면을 참조하여 일반적인 반도체 소자를 설명하면 다음과 같다.Hereinafter, a general semiconductor device will be described with reference to the accompanying drawings.
일반적인 반도체 소자는 도1에 도시한 바와 같이 기판(1)에 게이트 산화막(2)과 상기 게이트 산화막(2)에 도핑농도가 다른 게이트 전극(3)이 형성되었고, 게이트 전극(3) 측면에 측벽절연막(5)이 형성되었으며 상기 게이트 전극(3) 양측의 기판(1)에 LDD영역(4)이 형성되었고, 또한 상기 게이트 전극(3)과 측벽절연막(5) 양측의 기판(1)에 소오스/드레인 영역(6)이 형성되었다. 이와 같이 구성된 반도체 소자가 포화영역에서 동작할 때 게이트 전극(3) 하부의 채널영역에는 인버젼영역이 형성된다. 이때 게이트 전극과 드레인 영역 간의 전위차 VGD가 포화영역의 전압(VSTA)이하로 떨어지는 핀치오프점이 발생된다. 그리고 이 핀치 오프점과 드레인 영역사이에 수평전계가 걸리고 이 전계에 의해 인버젼영역(7)의 가속된 전자가 충돌하여 발생된 에너지에 의해 핫일랙트론이 되어 전자쌍을 만들어낸다. 이 핫일랙트론이 게이트 산화막에 트랩되어 소자의 수명이 단축되고 전자 충돌에 의하여 생성된 홀(hole)은 부근의 소자와 함께 래치업을 일으키는 원인이 된다.In a typical semiconductor device, as shown in FIG. 1, a gate oxide film 2 is formed on a substrate 1 and a gate electrode 3 having a different doping concentration is formed on the gate oxide film 2, and sidewalls are formed on a side surface of the gate electrode 3. An insulating film 5 is formed, an LDD region 4 is formed on the substrate 1 on both sides of the gate electrode 3, and a source is formed on the substrate 1 on both sides of the gate electrode 3 and the sidewall insulating film 5. / Drain region 6 was formed. When the semiconductor device configured as described above operates in the saturation region, an inversion region is formed in the channel region under the gate electrode 3. At this time, a pinch-off point at which the potential difference V GD between the gate electrode and the drain region falls below the voltage V STA in the saturation region is generated. Then, a horizontal electric field is applied between the pinch off point and the drain region, and the accelerated electrons in the inversion region 7 collide with each other to form a hot electron and generate electron pairs. The hot electrotron is trapped in the gate oxide film, shortening the lifetime of the device, and the holes generated by the electron collision cause the latch-up with the nearby devices.
상기와 같은 일반적인 반도체 소자는 다음과 같은 문제가 있다.The general semiconductor device as described above has the following problems.
핀치오프점과 드레인 영역의 에지 사이에 발생하는 수평전계로 인하여 발생되는 핫캐리어가 게이트 산화막에 트랩되어 소자의 수명이 단축된다.Hot carriers generated by the horizontal electric field generated between the pinch-off point and the edge of the drain region are trapped in the gate oxide film, thereby shortening the life of the device.
또한 수평전계에 의해 가속된 전자가 이온 충돌에 의해 발생하는 홀 중 기판쪽으로 유입된 홀은 근처의 소자와 함께 래치업을 일으키게 된다.In addition, among the holes generated by ion bombardment of electrons accelerated by the horizontal electric field, holes introduced to the substrate cause latchup together with nearby devices.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 핫캐리어의 발생을 억제할 수 있으며 이에 따라 래치업을 억제하여 숏채널 효과를 개선할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems and can provide a method for manufacturing a semiconductor device which can suppress the occurrence of hot carriers and thereby improve the short channel effect by suppressing latch-up. have.
도1은 일반적인 반도체 소자의 단면을 나타낸 도면1 is a cross-sectional view of a general semiconductor device
도2는 본 발명 반도체 소자의 단면을 나타낸 도면2 is a cross-sectional view of a semiconductor device of the present invention.
도3a 내지 도3c는 본 발명 반도체 소자의 제조 방법을 나타낸 공정단면도3A to 3C are cross-sectional views illustrating a method of manufacturing the semiconductor device of the present invention.
도4a는 본 발명 반도체 소자의 게이트 전극의 도핑 프로파일Figure 4a is a doping profile of the gate electrode of the semiconductor device of the present invention
도4b는 본 발명 반도체 소자의 게이트 전극의 워크 펑션(Work function)을 나타낸 프로파일Figure 4b is a profile showing the work function (Work function) of the gate electrode of the semiconductor device of the present invention
도4c는 본 발명 반도체 소자의 게이트 전극의 문턱전압을 나타낸 프로파일Figure 4c is a profile showing the threshold voltage of the gate electrode of the semiconductor device of the present invention
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 기판 12 : 산화막11 substrate 12 oxide film
12a : 게이트 산화막 13 : 폴리실리콘층12a: gate oxide film 13: polysilicon layer
13a : 게이트 전극 14 : 내열금속층13a: gate electrode 14: heat-resistant metal layer
14a : 게이트 캡 내열금속층 15 : LDD영역14a: gate cap heat resistant metal layer 15: LDD region
16 : 측벽절연막 17a : 소오스 영역16 sidewall insulating film 17a source region
17b : 드레인 영역 18 : 인버젼 영역17b: drain region 18: inversion region
19 : 감광막19: photosensitive film
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자 제조방법은 제 1도전형 기판에 게이트산화막과 상기 게이트산화막상에 제 2 도전형 불순물로 일측이 도핑된 게이트전극을 형성하고 이후에 상기 게이트전극 상에 내열성 금속층을 형성하는 공정과, 상기 게이트전극 양측의 상기 기판에 불순물영역을 형성하는 공정을 포함함을 특징으로 한다.The semiconductor device manufacturing method for achieving the above object forms a gate oxide film and a gate electrode doped with a second conductivity type impurity on the gate oxide film on a first conductive substrate and then on the gate electrode. And forming a heat resistant metal layer in the substrate and forming an impurity region in the substrate on both sides of the gate electrode.
이하 첨부 도면을 참조하여 본 발명 반도체 소자 제조방법을 설명하면 다음과 같다.Hereinafter, a semiconductor device manufacturing method of the present invention will be described with reference to the accompanying drawings.
도2는 본 발명 반도체 소자의 단면을 나타낸 도면이고, 도3a 내지 3c는 본 발명 반도체소자 제조방법을 나타낸 공정단면도이다.2 is a cross-sectional view of a semiconductor device of the present invention, and FIGS. 3A to 3C are cross-sectional views showing a method of manufacturing the semiconductor device of the present invention.
먼저 본 발명에 따라 제조된 반도체 소자는 도 2에 도시한 바와 같이 기판(11)에 게이트 산화막(12)과 상기 게이트 산화막(12)상에 소오스 영역에서 드레인 영역으로 갈수록 도핑이 강하게된 게이트 전극(13a)이 형성되어 있고, 상기 게이트 전극(13a)의 상부에 기생저항(Rs)을 줄이기 위한 게이트 캡 내열금속층(14a)이 형성되며, 상기 게이트 캡 내열금속층(14a)과 게이트 전극(13a) 측면에 측벽절연막(16)이 형성되었다. 그리고 상기 게이트 전극(13a) 양측의 기판(11)에 LDD영역(15)이 형성되었고, 또한 상기 게이트 전극(13a)과 측벽절연막(16) 양측의 기판(11)에 소오스/드레인 영역(17)이 형성되었다. 이와 같이 구성된 반도체 소자의 게이트 전극(13a) 하부의 채널영역에는 소오스 영역(17a)에서 드레인 영역(17b)까지의 전영역에 인버젼 영역(18)이 형성되어 핀치오프점이 사라지거나 드레인 영역(17b)과 아주 근접한 부분에 발생한다.First, as shown in FIG. 2, the semiconductor device manufactured according to the present invention has a gate electrode 12 on the substrate 11 and a gate electrode having a stronger doping on the gate oxide film 12 from the source region to the drain region. 13a is formed, and a gate cap heat resistant metal layer 14a for reducing parasitic resistance Rs is formed on the gate electrode 13a, and the gate cap heat resistant metal layer 14a and the side of the gate electrode 13a are formed. The sidewall insulating film 16 was formed on the substrate. The LDD region 15 is formed on the substrate 11 on both sides of the gate electrode 13a, and the source / drain region 17 is formed on the substrate 11 on both sides of the gate electrode 13a and the sidewall insulating layer 16. Was formed. The inversion region 18 is formed in the entire region from the source region 17a to the drain region 17b in the channel region under the gate electrode 13a of the semiconductor device configured as described above so that the pinch-off point disappears or the drain region 17b. Occurs in close proximity to the
또한 상기와 같이 구성된 본 발명 반도체 소자 제조방법은 먼저 도3a에 도시한 바와 같이 제 1도전형 기판(11) 전면에 화학기상 증착법으로 산화막(12)을 증착하고 전면에 폴리실리콘층(13)을 증착한다. 그리고 감광막(19)을 도포하고 소정 부분(차후 공정으로 형성될 드레인 영역과 근접한 게이트 전극 상부)을 노광 및 현상공정으로 패터닝한다.In addition, in the method of manufacturing the semiconductor device of the present invention configured as described above, as shown in FIG. 3A, the oxide film 12 is deposited on the entire surface of the first conductive substrate 11 by chemical vapor deposition, and the polysilicon layer 13 is deposited on the entire surface. Deposit. Then, the photosensitive film 19 is applied and a predetermined portion (the upper gate electrode close to the drain region to be formed by a subsequent process) is patterned by an exposure and development process.
그리고 패터닝된 감광막(19)을 마스크로 이용하여 드러난 폴리실리콘층(13)에 아세닉(Asenic)이나 인(Phosphorus)과 같은 n형 이온을 주입하여 폴리실리콘층(13)을 도핑한다. 이때 폴리실리콘층(13)의 도핑은 이온주입 이외에 확산 마스크를 이용하여 확산하여 형성할 수도 있다.Then, the polysilicon layer 13 is doped by implanting n-type ions such as arsenic or phosphorus into the polysilicon layer 13 exposed using the patterned photosensitive film 19 as a mask. In this case, the doping of the polysilicon layer 13 may be formed by diffusing using a diffusion mask in addition to ion implantation.
도3b에 도시한 바와 같이 감광막(19)을 제거하고 Rs 값을 낮추기 위하여 전면에 내열금속층(14)을 증착한다. 내열금속층(14)으로는 텅스텐 실리사이드를 사용할 수 있다.As shown in FIG. 3B, the heat-resistant metal layer 14 is deposited on the entire surface to remove the photosensitive film 19 and lower the Rs value. Tungsten silicide may be used as the heat resistant metal layer 14.
도3c에 도시한 바와 같이 게이트 형성 마스크를 이용하여 내열금속층(14)과 폴리 실리콘층(13) 및 산화막(12)을 사진 식각하여 게이트 산화막(12a)과 게이트 전극(13a)과 게이트 캡 내열금속층(14a)을 형성한다. 이후에 게이트 전극(13a)의 양측 기판(11)에 저농도 불순물 이온을 주입하여 LDD영역(15)을 형성한다. 그리고 전면에 화학기상 증착법으로 산화막을 증착한 후 이방성 식각으로 게이트 캡 내열금속층(14a)와 게이트 전극(13a)의 양측면에 측벽절연막(16)을 형성한다.As shown in FIG. 3C, the heat-resistant metal layer 14, the polysilicon layer 13, and the oxide film 12 are photo-etched using a gate forming mask to form a gate oxide film 12a, a gate electrode 13a, and a gate cap heat-resistant metal layer. (14a) is formed. Thereafter, low concentration impurity ions are implanted into both substrates 11 of the gate electrode 13a to form the LDD region 15. After the oxide film is deposited on the entire surface, the sidewall insulating layer 16 is formed on both sides of the gate cap heat-resistant metal layer 14a and the gate electrode 13a by anisotropic etching.
그리고 전면에 고농도 불순물 이온을 주입하여 게이트 전극(13a) 및 측벽절연막(16)에 양측의 소오스 영역(17a)과 드레인 영역(17b)을 형성한다.High concentration impurity ions are implanted into the entire surface to form source and drain regions 17a and 17b on both sides of the gate electrode 13a and the sidewall insulating film 16.
이와 같이 드레인 영역(17b)측의 게이트 전극(13a)에 소오스 영역(17a)측보다 높은 도핑 농도를 갖도록 반도체 소자를 제조한다.In this manner, the semiconductor device is manufactured such that the gate electrode 13a on the drain region 17b side has a higher doping concentration than the source region 17a side.
다음으로 도4a는 본 발명 반도체 소자의 게이트 전극의 도핑 프로파일이고, 도 4b는 본 발명 반도체 소자의 게이트 전극의 워크 펑션(work function)을 나타낸 프로파일이며, 도4c는 본 발명 반도체 소자의 게이트 전극의 문턱전압을 나타낸 프로파일이다.4A is a doping profile of the gate electrode of the semiconductor device of the present invention, and FIG. 4B is a profile showing the work function of the gate electrode of the semiconductor device of the present invention, and FIG. 4C is a view of the gate electrode of the semiconductor device of the present invention. This profile shows the threshold voltage.
상기와 같이 제조된 본 발명 반도체 소자의 게이트 전극(13a)의 도핑 프로파일은 도4a에 도시한 바와 같이 드레인 영역(17b)측의 게이트 전극(13a)에 소오스 영역(17a)측의 게이트 전극(13a)보다 도핑 농도가 더 높다.As shown in FIG. 4A, the doping profile of the gate electrode 13a of the semiconductor device of the present invention manufactured as described above is the gate electrode 13a on the source region 17a side to the gate electrode 13a on the drain region 17b side. Doping concentration is higher than).
따라서 본 발명 반도체 소자의 워크 펑션(work function)의 차이는 도4b에 도시된 바와 같이 드레인 영역(17b)측의 게이트 전극(13a) 에지 부분의 워크 펑션 차이가 소오스 영역(17a)측 보다 더 마이너스(-)쪽으로 가게 된다.Therefore, as shown in FIG. 4B, the difference in the work function of the semiconductor device of the present invention is that the difference in the work function of the edge portion of the gate electrode 13a side of the drain region 17b side is more negative than that of the source region 17a side. It goes to the (-) side.
그리고 상기와 같은 결과에 따라 반도체 소자의 문턱전압(Vt)은 도4c에 도시된 바와 같이 드레인 영역(17b)에서 더 낮게 측정된다.As a result, the threshold voltage Vt of the semiconductor device is measured lower in the drain region 17b as shown in FIG. 4C.
이렇게 드레인 영역(17b)에서 더 낮은 문턱전압을 갖게 되므로 낮은 전압에서도 채널에 인버젼영역이 형성되어 전자가 게이트 산화막으로 빠져나가는 핫일랙트론을 방지할 수 있게 된다.Since the drain region 17b has a lower threshold voltage, an inversion region is formed in the channel even at a low voltage, thereby preventing hot electrons from escaping electrons into the gate oxide layer.
상기와 같은 방법으로 반도체 소자를 형성할 경우에 게이트 전극(13a)에 문턱전압 이상의 전압을 가하면 게이트 전극(13a) 하부에 인버젼 영역이 형성되는데 이때 드레인 영역(17b)의 근방에서도 포화(saturation)상태의 조건을 만족시키기 쉬워지므로 핀치오프(pinch-off) 현상이 없어지거나 아니면 드레인 영역(17b)으로 치우쳐서 나타난다. 이와 같이 핀치오프점이 없어지면 핫캐리어의 발생도 억제할 수 있고 또한 핫캐리어에 의한 소자 수명의 단축 및 래치업 특성을 개선할수 있다.In the case of forming a semiconductor device as described above, when a voltage equal to or higher than a threshold voltage is applied to the gate electrode 13a, an inversion region is formed under the gate electrode 13a. In this case, the saturation is performed in the vicinity of the drain region 17b. Since the condition of a state becomes easy to be satisfied, a pinch-off phenomenon disappears or it appears to shift to the drain region 17b. As such, when the pinch-off point is eliminated, generation of hot carriers can be suppressed, and device life and latchup characteristics can be shortened by the hot carriers.
상기와 같은 본 발명 반도체 소자 제조방법은 다음과 같은 효과가 있다.The semiconductor device manufacturing method as described above has the following effects.
드레인 영역 부근에서 포화 조건을 만족하고 채널영역에서 핀치 오프점이 없어지며 이에 따라 핫캐리어의 발생도 억제할 수 있으므로 소자의 수명이 단축되는 것을 방지할수 있으며 또한 래치업 특성이 개선 되어 소자의 집적화를 높일 수 있다.It satisfies the saturation condition near the drain region and eliminates the pinch off point in the channel region, thereby suppressing the occurrence of hot carriers, thereby preventing the device's lifespan from being shortened and improving the device's integration by improving the latch-up characteristic. Can be.
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| KR1019960057330A KR100223934B1 (en) | 1996-11-26 | 1996-11-26 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223934B1 (en) |
-
1996
- 1996-11-26 KR KR1019960057330A patent/KR100223934B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980038430A (en) | 1998-08-05 |
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