KR940005453B1 - Manufacturing method of semiconductor transistor - Google Patents

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Abstract

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Description

반도체 트랜지스터의 제조방법Manufacturing Method of Semiconductor Transistor

제1도는 종래의 제조공정도1 is a conventional manufacturing process diagram

제2도는 본 발명에 따른 제조공정도2 is a manufacturing process diagram according to the present invention

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 역 T형의 게이트 구조를 가지는 반도체 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor transistor having an inverted T-type gate structure.

최근 반도체 소자 제조기술의 향상으로 소자의 크기가 점점 축소되어가는 추세에 있다. 그에따라 반도체 기판내에 형성된 채널영역과, 상기 채널영역에 의해 소정거리 이격된 소오스 및 드레인 영역과, 상기 채널 영역에 의해 소정거리 이격된 소오스 및 드레인 영역과, 상기 채널영역 상부에 절연층을 중가층으로 하여 형성된 게이트로 구성되는 모오스 전계효과 트랜지스터(MOSFET: Metal-Oxide-Semicondutor Field Effect Transistor)에 있어서 상기 트랜지스터의 채널 길이가 점점 좁아지고 있다. 그 결과 드레인 부근의 증대된 전계에 의해 에너지를 얻은 전자들에 기인하는 핫 캐리어 효과(Hot-carrier effect)가 발생된다. 즉, 채널중의 캐리어가 드레인 부근의 고전계에 의해 가속되어 그 에너지가 기판과 게이트 절연막 사이의 전위 장벽을 초과하게 되면 핫 캐리어로 되어 게이트 절연막내로 주입된다. 한편 고전계중에 기판의 전위장벽에 비해 충분히 큰 에너지를 얻은 캐리어는 임팩트 이온화에 따라 새로운 전자 정공 쌍을 생성한다. 상기 새로이 발생한 전자는 드레인의 전계에 따라 대부분이 드레인에 흡입되나 일부는 게이트 절연막내로 주입된다. 그리고 정공은 기판내로 흘러 원하지 않는 기판전류를 유발시키거나 게이트 절연막내로 주입된다. 상기 게이트 절역막내로 주입된 전자 또는 정공을 절연막 중에 트랩되거나, 기판과 절연막의 계면에 준위를 생성시키게 된다. 그리하여 모오스 트랜지스터의 드레시홀드전압(Vth)을 변화시키는 중요한 요인으로 작용 하게 된다. 상기와 같은 핫 캐리어 효과를 방지하기 위하여 드레인과 채널사이에 저농도로 완만한 농도분포를 가진 이온주입영역을 형성하여 드레인에 인가되는 전계를 감소시킨다. 한편 게이트는 상기 저농도의 이온주입영역과 완전히 겹쳐지는 역 T형으로 형성하여 채널영역의 이온주입 및 소오스와 드레인 영역을 자기 정합적으로 형성하는 방법이 제안되었다. 상기와 같은 구조는 역T형 LDD(Inverse-T Lightly Doped Drain : ITLDD)로 정의된다.Recently, the size of devices is gradually decreasing due to the improvement of semiconductor device manufacturing technology. Accordingly, a channel region formed in the semiconductor substrate, a source and drain region spaced a predetermined distance apart from the channel region, a source and drain region spaced a predetermined distance apart from the channel region, and an insulating layer on the channel region. In a MOSFET (Metal-Oxide-Semicondutor Field Effect Transistor) composed of gates formed as a result, the channel length of the transistor is getting narrower. The result is a hot-carrier effect due to the electrons energized by the increased electric field near the drain. That is, when the carrier in the channel is accelerated by the high electric field near the drain and its energy exceeds the potential barrier between the substrate and the gate insulating film, it becomes a hot carrier and is injected into the gate insulating film. On the other hand, carriers with a sufficiently large energy in the high field relative to the potential barrier of the substrate generate new electron hole pairs upon impact ionization. Most of the newly generated electrons are sucked into the drain depending on the electric field of the drain, but some are injected into the gate insulating film. Holes then flow into the substrate causing unwanted substrate current or injected into the gate insulating film. Electrons or holes injected into the gate switching film are trapped in the insulating film, or a level is generated at the interface between the substrate and the insulating film. Thus, it acts as an important factor to change the threshold voltage (Vth) of the MOS transistor. In order to prevent the hot carrier effect as described above, an ion implantation region having a low concentration and moderate concentration distribution is formed between the drain and the channel to reduce the electric field applied to the drain. On the other hand, the gate is formed in an inverted T shape that completely overlaps with the low concentration ion implantation region, and a method of ion implantation of the channel region and self-alignment of the source and drain regions has been proposed. Such a structure is defined as an Inverse-T Lightly Doped Drain (ITLDD).

제1a∼f도는 종래의 역 T형 게이트와, LDD구조를 가지는 모오스 트랜지스터의 제조공정도로서, 89년도 IEDM(International Electron Device Meeting)지(PP'769-772)에 개시되어 있다. 상기 제1a도에서 제1도전형의 반도체 기판(2) 상면에 게이트산화막(4)과 제1다결정 실리콘층(6)과 제1산화막(8)을 형성한다. 여기서 상기 제1산화막은 저온산화법으로 형성된 3500Å정도의 두꺼운 막으로서 게이트 전극의 패턴형성을 위한 마스크로 이용된다. 그 다음 상기 제1b도에서 상기 제1산화막(8) 상면에 포토레지스터(10)를 도포한후 통상의 사진식각 공정으로 패턴을 형성한다. 그후 노출된 제1산화막(8)을 상기 제1다결정 실리콘층(6)의 표면이 노출될때까지 식각하여 개구부를 형성한 후 드레쉬홀드(threshold) 전압을 조절하기 위하여 상기 개구부를 통하여 제1도전형의 불순물을 이온 주입한다. 상기 제1c도에서 상기 포토레지스터(10)를 제거한 후 상기 개구부에 의해 노출된 제1다결정 실리콘층(6) 상면에 선택적으로 제2다결정 실리콘층(14)을 침적시킨다. 상기 제1d도에서 상기 제1다결정 실리콘층(6) 상면에 잔류하는 제1산화막(8)을 습식 식각으로 제거한다. 그 다음 상기 기판(2) 전면에 제2도전형의 불순물을 이온 주입하여 저농도의 소오스 및 드레인 영역(16, 18)을 형성한다. 상기 제1e도에서 상기 기판(2) 전면에 저온 산화법에 의한 제2산화막(20)을 형성한다. 상기 제1f도에서 상기 기판(2) 전면에 반응성 이온 식각을 실시하여 상기 제1다결정 실리콘층(14)의 측벽에 제2산화막 스페이서(25)를 형성한다. 그다음 상기 제2산화막 스페이서(25)의 바깥쪽에 있는 제1다결정 실리콘층(6)을 제거하여 제1폭을 가지는 제1다결정 실리콘층(6)으로 형성된 하부게이트(22)와, 상기 제1폭보다 좁은 제2폭은 가지고 상기 제2다결정 실리콘층(14)으로 형성된 상부게이트로 구성되는 역 T형 게이트(24)의 패턴을 완성한다. 그다음 상기 기판(2) 전면에 제2도전형의 불순물을 이온주입하여 고농도의 소오스 및 드레인영역(26, 28)을 형성한다. 그 결과 소오스 및 드레인영역은 고농도의 이온주입영역과 저농도의 이온주입영역으로 이루어지는 LDD(Lightly Doped Drain) 구조로 형성된다. 상술한 설명에서 알 수 있는 바와같이 종래에는 게이트산화막을 형성한후 이온주입공정을 실시하였기 때문에 게이트산화막이 손상된다는 문제점이 있었다. 또한, 상기 제1산화막을 식각하여 개구부를 형성할 때 상기 제1다결정 실리콘층이 손상을 입기 때문에 상기 제1다결정 실리콘층의 두께를 소정 두께이하로 얇게 줄일 수 없다는 문제점이 있었다. 즉, 상기 제1다결정 실리콘층이 두께가 제한 됨으로써 보다 얇은 두께의 게이트를 형성하는 것이 불가능하게 되어 소자의 높이 감소에도 제한을 받게 된다는 문제점이 있었다. 뿐만 아니라, 드레쉬 홀드 전압을 조절하기 위한 이온주입 및 저농도의 소오스 및 드레인 영역을 형성하기 위한 이온주입 공정시 이온이 상기 소정 두께의 제1다결정 실리콘의 두께를 투과할 수 있을 정도의 고에너지가 필요하기 때문에 상기 제1다결정 실리콘 하면의 게이트 산화막의 손상이 가속된다는 문제점도 있었다.1A to 1F are manufacturing process diagrams of a MOS transistor having a conventional inverted T-type gate and an LDD structure, and are disclosed in the International Electron Device Meeting (IEDM) magazine PP'769-772 (89). In FIG. 1A, the gate oxide film 4, the first polycrystalline silicon layer 6, and the first oxide film 8 are formed on the upper surface of the first conductive semiconductor substrate 2. The first oxide film is a thick film having a thickness of about 3500 kV formed by a low temperature oxidation method and is used as a mask for pattern formation of the gate electrode. Next, in FIG. 1B, the photoresist 10 is coated on the upper surface of the first oxide film 8, and then a pattern is formed by a general photolithography process. Thereafter, the exposed first oxide film 8 is etched until the surface of the first polycrystalline silicon layer 6 is exposed to form an opening, and then a first conductive layer is formed through the opening to adjust a threshold voltage. Ion implantation of impurities of the type. After removing the photoresist 10 in FIG. 1c, the second polycrystalline silicon layer 14 is selectively deposited on the upper surface of the first polycrystalline silicon layer 6 exposed by the opening. In FIG. 1D, the first oxide layer 8 remaining on the upper surface of the first polycrystalline silicon layer 6 is removed by wet etching. Then, the second conductive type impurities are ion-implanted on the entire surface of the substrate 2 to form low concentration source and drain regions 16 and 18. In FIG. 1E, a second oxide film 20 is formed on the entire surface of the substrate 2 by a low temperature oxidation method. Reactive ion etching is performed on the entire surface of the substrate 2 in FIG. 1f to form a second oxide spacer 25 on the sidewall of the first polycrystalline silicon layer 14. A lower gate 22 formed of a first polycrystalline silicon layer 6 having a first width by removing the first polycrystalline silicon layer 6 outside of the second oxide spacer 25 and the first width A narrower second width completes the pattern of the inverted T-type gate 24 composed of the upper gate formed of the second polycrystalline silicon layer 14. Then, the second conductive type impurities are implanted into the entire surface of the substrate 2 to form high concentration source and drain regions 26 and 28. As a result, the source and drain regions are formed in a lightly doped drain (LDD) structure including a high concentration ion implantation region and a low concentration ion implantation region. As can be seen from the above description, since the ion implantation process is performed after the gate oxide film is formed in the related art, there is a problem that the gate oxide film is damaged. In addition, since the first polycrystalline silicon layer is damaged when the first oxide film is etched to form an opening, there is a problem in that the thickness of the first polycrystalline silicon layer cannot be reduced to less than a predetermined thickness. That is, since the thickness of the first polycrystalline silicon layer is limited, it becomes impossible to form a gate having a thinner thickness, thereby limiting the height reduction of the device. In addition, in the ion implantation process for adjusting the threshold voltage and the ion implantation process for forming the low concentration source and drain regions, high energy such that ions can penetrate the thickness of the first polycrystalline silicon of the predetermined thickness is obtained. There is also a problem that damage to the gate oxide film under the first polycrystalline silicon is accelerated because it is necessary.

따라서 본 발명의 목적은 역T형의 게이트를 구비하는 반도체 트랜지스터의 제조방법에 있어서 손상없는 게이트 산화막을 구비하는 반도체 트랜지스터의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor transistor having a gate oxide film without damage in the method of manufacturing a semiconductor transistor having an inverted T-type gate.

본 발명의 다른 목적은 역T형의 게이트를 구비하는 반도체 트랜지스터의 제조방법에 있어서 역T형 게이트의 하부게이트를 형성하는 도전층의 두께가 제한을 받지않는 방법을 제공함에 있다.Another object of the present invention is to provide a method in which a thickness of a conductive layer forming a lower gate of an inverted T-type gate is not limited in a method of manufacturing a semiconductor transistor having an inverted T-type gate.

상기한 바와 같은 본 발명의 목적들을 달성하기 위하여 본 발명은, 제1도전형의 반도체 기판 상면에 산화막으로된 제1절연막과 질화막으로된 제2절연막을 순차적으로 형성한 후 사진식각 공정으로 소정영역을 한정하여 기판의 표면이 노출될때까지 상기 제1 및 제2절연막을 이방성 식각한다. 그 다음 드레쉬홀드전압을 조절하기 위한 이온주입공정을 실리한 후 상기 제1절연막을 과다식각하고, 그다음 노출된 기판상면에 게이트 산화막을 형성한 후 상기 게이트산화막 상면에 상기 제2절연막 표면과 같은 높이를 가지는 다결정 실리콘으로 된 도전층을 형성하여 역T형의 게이트 패턴을 형성하는 공정을 구비함을 특징으로 한다.In order to achieve the objects of the present invention as described above, the present invention, the first insulating film of the oxide film and the second insulating film of the nitride film are sequentially formed on the upper surface of the semiconductor substrate of the first conductive type and then a predetermined region by a photolithography process The first and second insulating layers are anisotropically etched until the surface of the substrate is exposed. Then, after performing an ion implantation process for adjusting the threshold voltage, the first insulating layer is overetched, a gate oxide layer is formed on the exposed substrate, and the gate insulating layer is formed on the upper surface of the gate oxide layer. And forming an inverse T-type gate pattern by forming a conductive layer made of polycrystalline silicon having a height.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2a∼i도는 본 발명에 따른 모오스 전계효과 트랜지스터의 제조공정도이다. 본 발명의 일실시예에서 P형의 반도체 기판을 출발 물질로 한다. 상기 제2a도에서 상기 기판(30) 상면에 500Å 정도의 산화막(32)과 1500Å 정도의 질화막(34)을 순차적으로 형성한다. 그다음 포토레지스터(36)를 도포하여 통상의 사직식각 공정으로 패턴을 형성한다. 상기 제2b도에서 상기 패턴형성된 포토레지스터(36)를 마스크로 하여 상기 산화막(32)및 질화막(34)을 순차적으로 이방성식각하여 개구부를 형성한다. 상기 개구부의 하부영역은 하기에 채널영역으로 이용된다. 그다음 상기 포토레지스터(36)을 제거한후 상기 기판(30) 전면에 P형 불순물을 1E12ions/cm2의 도오즈와 30keV의 에너지로 이온주입하여 드레쉬홀드전압 조절을 위한 이온주입영역(38)을 형성한다. 상기 제2c도에서 습식 식각공정으로 상기 산화막(32)만을 과다식각하여 상기 질화막(34)의 단부가 노출되도록 한다. 본 발명의 실시예에서는 BOE(Buffered Oxide Etchant)를 사용하여 1500Å/min의 식각율로 식각한다. 이때 상기 질화막(34)의 측면으로 부터 식각된 산화막(32)의 측면까지의 길이는 약 500Å이다. 상기 제2d도에서 상기 노출된 기판(30) 상면에 80Å-100Å의 두께를 가지는 게이트산화막(40)을 형성한다. 그다음 기판(30) 전면에 다결정 실리콘(42)을 침적한다. 상기 제2e도에서 에치백(etch back) 공정을 실시하여 상기 다결정 실리콘(42)의 표면이 질화막의 표면과 일치하도록 기판표면을 평탄화 시킨다. 그 결과 제1폭을 갖는 하부게이트(43)와 상기 제1폭보다 좁은 제2폭을 갖는 상부게이트(44)로 이루어지는 역T형 게이트(45)가 형성된다. 상기 제2f도에서 상기 질화막(34)을 제거한후 기판 전면에 n형의 불순물을 2.4E13ions/cm2의 도오즈와 40keV의 에너지로 이온주입하여 상기 상부게이트(44)의 하부영역을 제외한 기판상에 소오스(46) 및 드레인영역(48)을 형성한다. 상기 제2g도에서 상기 기판(30) 상면에 1000Å 정도의 두께로 질화막(50)을 형성한다. 여기서 상기 질화막(50) 대신 산화막을 형성할 수도 있다. 그후 상기 제2h도에서와 같이 반응성 이온식각법에 의한 질화막 스페이터(spacer)(52)를 상기 상부게이트(44)의 측벽과 상기 상부게이트(44)로 부터 돌출된 하부게이트(43)의 상면사이에 형성한다. 그다음 상기 제2i도에서 상기 기판(30)상면에 노출된 산화막(32)을 제거한 후 상기 노출된 기판(30) 상면에 열산화 공정에 의한 얇은 패드산회막(54)을 형성한다. 여기서 상기 패드 산화막(54)은 하기에 실시되는 이온주입 공정시 기판을 보호하는 역할을 한다. 그 다음 n형 불순물을 5E15ions/cm2의 도우즈와 40keV의 에너지로 이온 주입한다. 상기 제2f도 및 i도의 이온주입 공정에 의해 고농도의 소오스 및 드레인영역(56, 58)과 채널영역 사이에 저농도 접합을 가지는 LDD(Lightly Doped Drain) 구조가 완성된다.2a to i are manufacturing process diagrams of the MOS field effect transistor according to the present invention. In one embodiment of the present invention, a P-type semiconductor substrate is used as a starting material. In FIG. 2A, an oxide film 32 of about 500 mW and a nitride film 34 of about 1500 mW are sequentially formed on the upper surface of the substrate 30. Then, the photoresist 36 is applied to form a pattern by a conventional photolithography process. In FIG. 2B, an opening is formed by sequentially anisotropically etching the oxide film 32 and the nitride film 34 using the patterned photoresist 36 as a mask. The lower region of the opening is used as a channel region below. Then, after removing the photoresist 36, P-type impurities are implanted into the entire surface of the substrate 30 with 1E12ions / cm 2 dose and 30keV of energy to form the ion implantation region 38 for adjusting the threshold voltage. Form. In FIG. 2C, only the oxide layer 32 is overetched by a wet etching process so that the end portion of the nitride layer 34 is exposed. In the embodiment of the present invention using a buffered oxide etchant (BOE) is etched at an etching rate of 1500 Å / min. In this case, the length from the side surface of the nitride film 34 to the side surface of the etched oxide film 32 is about 500 mm 3. In FIG. 2D, a gate oxide layer 40 having a thickness of about 80 μm to about 100 μm is formed on the exposed top surface of the substrate 30. Then, polycrystalline silicon 42 is deposited on the entire surface of the substrate 30. An etch back process is performed in FIG. 2e to planarize the surface of the substrate so that the surface of the polycrystalline silicon 42 coincides with the surface of the nitride film. As a result, an inverted T-type gate 45 including a lower gate 43 having a first width and an upper gate 44 having a second width narrower than the first width is formed. After removing the nitride layer 34 from FIG. 2f, n-type impurities are implanted into the entire surface of the substrate with a dose of 2.4E13ions / cm 2 and an energy of 40 keV to form a substrate on the substrate except the lower region of the upper gate 44. A source 46 and a drain region 48 are formed in this. In FIG. 2G, the nitride film 50 is formed on the upper surface of the substrate 30 with a thickness of about 1000 mm 3. In this case, an oxide film may be formed instead of the nitride film 50. Then, as shown in FIG. 2h, the nitride spacer spacer 52 is formed on the upper surface of the lower gate 43 protruding from the sidewall of the upper gate 44 and the upper gate 44, as shown in FIG. 2H. Form between. Next, in FIG. 2I, the oxide film 32 exposed on the upper surface of the substrate 30 is removed, and a thin pad lime film 54 is formed on the exposed upper surface of the substrate 30 by a thermal oxidation process. Here, the pad oxide film 54 serves to protect the substrate during the ion implantation process to be performed below. The n-type impurity is then ion implanted with a dose of 5E15ions / cm 2 and an energy of 40keV. The ion implantation process of FIGS. 2f and i completes the LDD (Lightly Doped Drain) structure having a low concentration junction between the high concentration source and drain regions 56 and 58 and the channel region.

상술한 바와같이 본 발명은 반도체 트랜지스터의 제조방법에 있어서 기판상면에 접촉되도록 형성한 산화막의 두께를 조절함에 의해 역T형 게이트의 하부게이트의 두께를 용이하게 조절할 수 있다. 따라서 높이가 최소화된 반도체 소자를 구현할 수 있다. 또한 종래에는 게이트산화막을 형성한후 이온주입 공정을 실시하여 게이트산화막의 손상을 피할 수 없었으나 본 발명에서는 드레쉬홀드전압 조절을 위한 이온주입 공정후 게이트산화막을 형성함으로써 막질의 손상이 없는 게이트 산화막을 얻을 수 있는 효과가 있다. 따라서 동작 특성이 양호한 반도체 트랜지스터를 구현할 수 있다.As described above, in the method of manufacturing a semiconductor transistor, the thickness of the lower gate of the inverted-T gate can be easily adjusted by controlling the thickness of the oxide film formed to contact the upper surface of the substrate. Therefore, a semiconductor device having a minimum height can be realized. In addition, in the prior art, the gate oxide film was formed after the gate oxide film was formed, and thus the gate oxide film could not be avoided by the ion implantation process. There is an effect that can be obtained. Therefore, a semiconductor transistor having good operating characteristics can be implemented.

Claims (10)

역T형의 게이트를 가지는 반도체 트랜지스터의 제조방법에 있어서, 제1도 전형의 반도체기판(30)상면에 제1절연막(32)과 제2절연막(34)을 순차적으로 형성하는 제1공정과, 소정영역의 상기 제2절연막(34)의 표면이 노출되도록 패턴을 형성한후 상기 기판(30) 표면이 노출될때까지 상기 제1절연막(32)과 제2절연막(34)을 식각하는 제2공정과, 상기 제2공정에 의해 형성된 개구부를 통하여 드레쉬 홀드전압을 조절하기 위한 소정의 불순물을 이온주입하는 제3공정과, 상기 제1절연막(32)만을 선택식각하여 상기 제2절연막(34)의 단부가 돌출되도록 하는 제4공정과, 상기 제4공정후 상기 노출된 기판(30) 상면에 게이트 절연막(40)을 형성하는 제5공정과, 상기 기판(30) 상면에 제1도전형 물질을 침적한 후 상기 제2절연막(34) 표면과 평탄화 될때까지 상기 도전형 물질을 식각하여 제1폭을 갖는 하부게이트(43)와 상기 제1폭보다 좁은 제2폭을 갖는 상부게이트(44)로 이루어지는 역T형 게이트(45)를 형성하는 제6공정과, 상기 제2절연막(34)을 제거한 후 상기 기판(30) 전면에 제2도전형의 불순물을 이온주입하여 상기 기판 하면에 제1농도의 도우핑영역(46, 48)을 형성하는 제7공정과, 상기 기판(30) 전면에 제3절연막을 형성한 후 소정의 식각공정을 실시하여 상기 상부게이트(44) 측벽에 제3절연막 스페이서(52)를 형성하는 제8공정과, 상기 제1절연막(32)을 제거한 후 노출된 기판(30)상면에 제4절연막(54)을 형성한 다음 상기 기판 전면에 제2도전형의 불순물을 이온주입하여 상기 제4절연막(54) 하면에 제2농도의 도우핑영역(56, 58)을 형성하는 제9공정을 구비함을 특징으로 하는 반도체 트랜지스터의 제조방법.A method of manufacturing a semiconductor transistor having an inverted T-type gate, comprising: a first step of sequentially forming a first insulating film 32 and a second insulating film 34 on an upper surface of a first conductive semiconductor substrate 30; A second process of forming a pattern to expose the surface of the second insulating film 34 in a predetermined region and then etching the first insulating film 32 and the second insulating film 34 until the surface of the substrate 30 is exposed. And a third step of ion implanting a predetermined impurity for adjusting the threshold hold voltage through the opening formed by the second step, and selectively etching only the first insulating film 32 to form the second insulating film 34. A fourth process for protruding the end of the substrate; a fifth process of forming a gate insulating film 40 on the exposed surface of the substrate 30 after the fourth process; and a first conductive material on the upper surface of the substrate 30. And deposit the conductive material until it is planarized with the surface of the second insulating film 34 after A sixth step of forming an inverted-T gate 45 including a lower gate 43 having a first width and an upper gate 44 having a second width narrower than the first width; A seventh step of forming a doped region 46, 48 having a first concentration on the lower surface of the substrate by ion implanting impurities of a second conductivity type on the entire surface of the substrate 30 after removing the 34; An eighth step of forming a third insulating film spacer 52 on the sidewall of the upper gate 44 by removing the first insulating film 32 by forming a third insulating film on the entire surface thereof, and then performing a predetermined etching process. A fourth insulating layer 54 is formed on the exposed substrate 30, and then a second conductive dopant region 56 is formed on the bottom surface of the fourth insulating layer 54 by ion implantation of impurities of a second conductivity type on the entire surface of the substrate. And 58) forming a semiconductor transistor. 제1항에 있어서, 상기 제1절연막(32)이 실리콘 산화막임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of manufacturing a semiconductor transistor according to claim 1, wherein said first insulating film (32) is a silicon oxide film. 제1항에 있어서, 상기 제2절연막(34)이 실리콘 질화막임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of manufacturing a semiconductor transistor according to claim 1, wherein said second insulating film (34) is a silicon nitride film. 제1항에 있어서, 상기 제4공정에서 제1절연막(32)이 습식식각에 의해 식각됨을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of claim 1, wherein in the fourth process, the first insulating layer is etched by wet etching. 제1항에 있어서, 상기 게이트절연막(40)이 실리콘 산화막임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of manufacturing a semiconductor transistor according to claim 1, wherein said gate insulating film (40) is a silicon oxide film. 제1항에 있어서, 상기 도전형 물질이 다결정 실리콘 또는 금속임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of claim 1, wherein the conductive material is polycrystalline silicon or metal. 제1항에 있어서, 상기 제3절연막(50)이 실리콘 질화막 또는 실리콘 산화막임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of claim 1, wherein the third insulating film (50) is a silicon nitride film or a silicon oxide film. 제1항에 있어서, 상기 제4절연막(54)이 후속되는 이온주입 공정시 기판의 손상을 방지하기 위한 막으로 사용됨을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of manufacturing a semiconductor transistor according to claim 1, wherein said fourth insulating film (54) is used as a film for preventing damage to a substrate during a subsequent ion implantation process. 제9항에 있어서, 상기 제4절연막(54)이 열산화에 의한 실리콘 산화막임을 특징으로 하는 반도체 트랜지스터의 제조방법.10. The method of claim 9, wherein the fourth insulating film (54) is a silicon oxide film by thermal oxidation. 제1항에 있어서, 상기 제1농도가 제2농도보다 저농도임을 특징으로 하는 반도체 트랜지스터의 제조방법.The method of claim 1, wherein the first concentration is lower than the second concentration.
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