KR100280520B1 - MOS transistor manufacturing method - Google Patents
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 게이트를 사진식각공정을 통해 형성함으로써, 그 크기를 사진식각공정으로 정의할 수 있는 최소크기로만 제조할 수 있어 상대적으로 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 절연층을 증착하고, 그 절연층 및 기판의 상부일부를 식각하여 트랜치구조를 형성한 후, 그 트랜치구조의 측면에 측벽을 형성하는 게이트영역 설정단계와; 상기 측벽의 사이인 트랜치구조 하면 중앙에 불순물 이온을 주입하여 문턱전압조절영역 및 펀치쓰루방지영역을 형성하고, 상기 절연층의 상부면과 그 상부면이 동일 평면상에 위치하며 상기 측벽의 사이 및 게이트산화막의 상부에 위치하는 게이트전극을 형성하는 게이트형성단계와; 상기 측벽을 제거하고, 그 측벽이 있던 위치의 하부 기판에 불순물 이온을 이온주입하여 할로이온주입영역 및 저농도 소스/드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 절연층을 제거하고, 상기 측벽이 있던 위치에 산화막을 증착하고, 상기 산화막의 상부 및 게이트의 전면에 질화막을 증착하는 게이트 보호단계와; 상기 트랜치구조가 형성되지 않은 기판에 불순물 이온을 주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어져 사진식각공정으로 정의할 수 있는 최소크기 보다 작은 게이트를 형성할 수 있어 집적도가 향상되며, 게이트의 크기가 작을 때 발생할 수 있는 단채널효과 및 핀치오프를 할로(HALO) 이온주입영역과 펀치쓰루방지용 이온주입영역을 형성하여 방지할 수 있어 소자의 특성을 향상시키는 효과가 있으며, 질화막의 하부에 형성된 산화막을 게이트산화막으로 사용하지 않고 용이하게 새로운 게이트산화막을 증착하여 사용함으로써, 모스 트랜지스터의 특성을 향상시키는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor manufacturing method by forming a gate through a photolithography process, the size can be manufactured only the minimum size that can be defined by the photolithography process, the degree of integration is relatively reduced. There was a problem. In view of the above problems, the present invention deposits an insulating layer on an upper portion of a substrate, and forms a trench structure by etching the insulating layer and a portion of the upper portion of the substrate, and then, a gate region setting step of forming sidewalls on the side of the trench structure. Wow; Impurity ions are implanted into the center of the trench structure between the sidewalls to form a threshold voltage control region and a punch-through prevention region, and the upper surface and the upper surface of the insulating layer are located on the same plane and between the sidewalls and A gate forming step of forming a gate electrode positioned on the gate oxide film; A low concentration source and drain forming step of removing the sidewalls and ion implanting impurity ions into the lower substrate at the position where the sidewalls were located to form a halo ion implantation region and a low concentration source / drain; A gate protection step of removing the insulating layer, depositing an oxide film at a position where the sidewalls were, and depositing a nitride film on the top of the oxide film and the entire surface of the gate; High concentration source and drain forming step of forming a high concentration source and drain by implanting impurity ions into the substrate where the trench structure is not formed to form a gate smaller than the minimum size that can be defined by the photolithography process to improve the integration The short channel effect and pinch-off that can occur when the gate size is small can be prevented by forming the HALO ion implantation region and the punch-through prevention ion implantation region, thereby improving the characteristics of the device. By easily depositing and using a new gate oxide film instead of using the oxide film formed under the gate oxide film, there is an effect of improving the characteristics of the MOS transistor.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 사진식각공정으로 정의할 수 있는 최소 크기 이하의 채널을 가지면서, 단채널효과(short channel effect)의 발생을 방지하여 열전자가 발생되는 것을 방지하여 소자의 집적도를 향상시키는 데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, in particular, having a channel of a minimum size or less, which can be defined by a photolithography process, and prevents occurrence of short channel effects to prevent the generation of hot electrons. The present invention relates to a MOS transistor manufacturing method suitable for improving the degree of integration.
일반적으로, 모스 트랜지스터의 집적도를 향상시키는 방안은 게이트의 길이 즉 채널길이가 특정 값이하로 형성될 때 발생하는 단채널효과에 의해 제한되고 있으며, 이로 인해 모스 트랜지스터의 크기는 단채널효과가 발생되지 않는 최소 크기로 정의 할 수 있으며, 단채널효과의 발생을 최소화 하기 위해 채널의 측면에 위치하는 소스 및 드레인 영역을 저농도로 형성하고, 외부의 전극과 접속되는 소스 및 드레인 영역을 고농도로 형성하여 저항을 줄이는 LDD(lightly doped drain)구조는 일반화 되어 있으며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the method of improving the integration density of the MOS transistor is limited by the short channel effect generated when the gate length, that is, the channel length is less than a specific value, and thus the size of the MOS transistor is not generated. In order to minimize the occurrence of short channel effect, the source and drain regions located at the side of the channel are formed at low concentration, and the source and drain regions connected to the external electrode are formed at high concentration, thereby resisting them. LDD (lightly doped drain) structure to reduce the generalized, and will be described in detail with reference to the accompanying drawings, such a conventional MOS transistor manufacturing method.
도1은 종래 모스 트랜지스터의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트산화막(2)을 증착하고, 그 게이트산화막(2)의 상부전면에 실리콘, 텅스텐실리사이드, 질화막을 순차적으로 증착하고, 그 질화막, 텅스텐실리사이드, 실리콘을 패터닝하여 게이트전극(3)을 형성하는 단계와; 상기 질화막이 상부에 형성된 게이트전극(3)을 이온주입마스크로 사용하는 이온주입공정으로 상기 기판(1)에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성하는 단계와; 상기 게이트전극(3)의 측면에 질화막측벽(5)을 형성한 후, 상기 게이트전극(3)의 상부의 질화막과 상기 질화막측벽(5)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 기판(1)에 고농도 소스 및 드레인(6)을 형성하는 단계로 제조하게 된다.1 is a cross-sectional view of a conventional MOS transistor, in which a gate oxide film 2 is deposited on the substrate 1, and silicon, tungsten silicide, and nitride films are sequentially formed on the upper surface of the gate oxide film 2. Depositing and patterning the nitride film, tungsten silicide and silicon to form a gate electrode 3; Forming a low concentration source and drain (4) by implanting low concentration impurity ions into the substrate (1) by an ion implantation process using the gate electrode (3) formed on the nitride film as an ion implantation mask; After the nitride film side wall 5 is formed on the side of the gate electrode 3, the substrate is formed by an ion implantation process using the nitride film on the upper portion of the gate electrode 3 and the nitride film side wall 5 as an ion implantation mask. In step 1) to form a high concentration source and drain (6).
이와 같이 제조된 모스 트랜지스터의 크기를 결정하는 요소는 채널길이인 게이트전극(3)의 크기이며, 이는 상기 실리콘, 텅스텐실리사이드, 질화막 적층구조를 사진식각공정을 통해 패터닝하여 형성하기 때문에 사진식각공정으로 정의할수 있는 최소 크기까지만 모스 트랜지스터의 크기를 줄일 수 있게 된다.The factor for determining the size of the manufactured MOS transistor is the size of the gate electrode 3, which is the channel length, which is formed by patterning the silicon, tungsten silicide, and nitride film stacked structures through a photolithography process. Only the minimum size that can be defined reduces the size of the MOS transistor.
상기 사진식각공정에 의해 정의 할 수 있는 최소 크기를 갖는 모스 트랜지스터는 반도체 장치의 집적도가 계속 향상되고 있는 추세에 적합하지 않으며, 사진식각공정으로 정의할 수 있는 최소크기 보다 더 작은 크기의 모스 트랜지스터가 요구된다.The MOS transistor having a minimum size that can be defined by the photolithography process is not suitable for the trend that the degree of integration of semiconductor devices continues to improve, and a MOS transistor having a smaller size than the minimum size that can be defined by the photolithography process is provided. Required.
그러나, 이와 같이 모스 트랜지스터를 작게 형성하면, 게이트 채널 길이의 감소로 인해 단채널효과, 펀치쓰루(PUNCH THROUGH) 등의 문제점이 발생되는 것은 잘 알려진 사실로서, 모스 트랜지스터의 집적도를 향상시키기 위해서는 상기 단채널효과 및 펀치쓰루 등의 문제를 해결해야 한다.However, it is well known that when the MOS transistor is formed small in this way, problems such as short channel effect and punch through occur due to the reduction of the gate channel length. In order to improve the density of the MOS transistor, Problems such as channel effects and punch-through should be solved.
상기한 바와 같이 종래 모스 트랜지스터는 게이트를 사진식각공정을 통해 형성함으로써, 그 크기를 사진식각공정으로 정의할 수 있는 최소크기로만 제조할 수 있어 상대적으로 집적도가 감소하는 문제점이 있었다.As described above, in the conventional MOS transistor, the gate is formed through a photolithography process, so that the size of the gate transistor may be manufactured only to a minimum size that can be defined by the photolithography process, thereby reducing the degree of integration.
이와 같은 문제점을 감안한 본 발명은 사진식각공정으로 정의할 수 있는 최소크기 이하의 게이트 채널을 가지면서, 단채널효과 등 모스 트랜지스터 특성을 열화시키는 요소의 발생을 방지할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, the present invention provides a MOS transistor manufacturing method capable of preventing generation of elements deteriorating MOS transistor characteristics such as short channel effects while having a gate channel having a minimum size less than that defined by a photolithography process. Has its purpose.
도1은 종래 모스 트랜지스터의 단면도.1 is a cross-sectional view of a conventional MOS transistor.
도2a 내지 도2l은 본 발명 모스 트랜지스터의 제조공정 수순단면도.2A to 2L are cross-sectional views of a manufacturing process of the MOS transistor of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:패드산화막1: Substrate 2: Pad oxide film
3:고온저압산화막 4:버퍼산화막3: high temperature low pressure oxide film 4: buffer oxide film
5:질화막(측벽) 6:펀치쓰루 방지영역5: Nitride film (side wall) 6: Punch-through prevention area
7:문턱전압조절영역 8:게이트산화막7: Threshold voltage control area 8: Gate oxide film
9:다결정실리콘 10:텅스텐실리사이드9: polycrystalline silicon 10: tungsten silicide
11:할로이온주입층 12:저농도 소스 및 드레인11: halogen ion injection layer 12: low concentration source and drain
13:산화막 14:질화막13: Oxide film 14: Nitride film
15:고농도 소스 및 드레인15: high concentration source and drain
상기와 같은 목적은 기판의 상부에 절연층을 증착하고, 그 절연층 및 기판의 상부일부를 식각하여 트랜치구조를 형성한 후, 그 트랜치구조의 측면에 측벽을 형성하는 게이트영역 설정단계와; 상기 측벽의 사이인 트랜치구조 하면 중앙에 불순물 이온을 주입하여 문턱전압조절영역 및 펀치쓰루방지영역을 형성하고, 상기 절연층의 상부면과 그 상부면이 동일 평면상에 위치하며 상기 측벽의 사이 및 게이트산화막의 상부에 위치하는 게이트전극을 형성하는 게이트형성단계와; 상기 측벽을 제거하고, 그 측벽이 있던 위치의 하부 기판에 불순물 이온을 이온주입하여 할로이온주입영역 및 저농도 소스/드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 절연층을 제거하고, 상기 측벽이 있던 위치에 산화막을 증착하고, 상기 산화막의 상부 및 게이트의 전면에 질화막을 증착하는 게이트 보호단계와; 상기 트랜치구조가 형성되지 않은 기판에 불순물 이온을 주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a gate region setting step of forming a trench structure by depositing an insulating layer on top of the substrate, etching the insulating layer and the upper portion of the substrate, and then forming sidewalls on the side surfaces of the trench structure; Impurity ions are implanted into the center of the trench structure between the sidewalls to form a threshold voltage control region and a punch-through prevention region, and the upper surface and the upper surface of the insulating layer are located on the same plane and between the sidewalls and A gate forming step of forming a gate electrode positioned on the gate oxide film; A low concentration source and drain forming step of removing the sidewalls and ion implanting impurity ions into the lower substrate at the position where the sidewalls were located to form a halo ion implantation region and a low concentration source / drain; A gate protection step of removing the insulating layer, depositing an oxide film at a position where the sidewalls were, and depositing a nitride film on the top of the oxide film and the entire surface of the gate; It is achieved by forming a high concentration source and drain forming step of forming a high concentration source and drain by implanting impurity ions into the substrate where the trench structure is not formed, as described in detail with reference to the accompanying drawings as follows. same.
도2a 내지 도2l은 본 발명 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 고온저압산화막(HLD,3)을 순차적으로 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 고온저압산화막(3), 패드산화막(2), 기판(1)의 일부를 식각하여 상기 기판(1)에 트랜치구조를 형성하는 단계(도2b)와; 상기 트랜치구조의 측면 및 하면과 상기 고온저압산화막(3)의 상부전면에 버퍼산화막(4)을 증착하고, 상기 트랜치구조가 모두 채워지도록 상기 버퍼산화막(4)의 상부에 두꺼운 질화막(5)을 증착하는 단계(도2c)와; 상기 질화막(5)을 건식식각하여 상기 트랜치구조의 내측면에 질화막측벽(5)을 형성하는 단계(도2d)와; 상기의 구조에 주입에너지 조절을 통한 불순물 이온을 이온주입하여 상기 트랜치구조의 하부 중앙부 기판(1)에 펀치쓰루 방지영역(6)과 문턱전압조절영역(7)을 형성하는 단계(도2e)와; 상기 트랜치구조의 하부중앙에 노출된 버퍼산화막(4)을 식각하여 그 하부의 기판(1)을 노출시킨 후, 그 노출된 기판(1)의 상부에 게이트산화막(8)을 형성하는 단계(도2f)와; 상기 게이트산화막(8), 질화막측벽(5) 및 버퍼산화막(4)의 상부전면에 다결정실리콘(9)과 텅스텐실리사이드(10)를 순차적으로 증착하는 단계(도2g)와; 상기 증착된 텅스텐실리사이드(10)와 다결정실리콘(9) 및 버퍼산화막(4)을 평탄화하여 상기 질화막측벽(5)의 사이 및 상기 게이트산화막(8)의 상부에 위치하며, 다결정실리콘(9)의 상부중앙에 텅스텐실리사이드(10)가 삽입된 형태의 게이트를 형성하는 단계(도2h)와; 상기 질화막측벽(5)을 선택적으로 식각하여 트랜치구조 하부에 증착된 버퍼산화막(4)을 노출시키고, 그 노출된 버퍼산화막(4)을 통해 저농도 불순물 이온을 이온주입하여 기판에 할로이온주입층(11)과 저농도 소스 및 드레인(12)을 형성하는 단계(도2i)와; 상기 고온저압산화막(3), 버퍼산화막(4) 및 패드산화막(2)을 제거하여 상기 게이트가 기판(1)의 상부측으로 돌출되도록 하는 단계(도2j)와; 상기 게이트의 상부일부가 노출되도록 상기 기판(1)의 상부에 산화막(13)을 증착하고, 상기 돌출된 게이트의 상부일부가 모두 매몰되도록 질화막(14)을 두껍게 증착하는 단계(도2k)와; 상기 질화막(14)의 일부를 식각하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부에 증착된 산화막(13)을 노출시킨 후, 잔존하는 질화막(14)을 이온주입마스크로 사용하는 이온주입공정으로 고농도 불순물 이온을 이온주입하여 상기 트랜치구조의 측면 기판(1)에 고농도 소스 및 드레인(15)을 형성하는 단계(도2l)로 구성된다.2A to 2L are cross-sectional views illustrating a manufacturing process of the MOS transistor of the present invention, in which a step of sequentially depositing a pad oxide film 2 and a high temperature low pressure oxide film HLD 3 on the substrate 1 is shown (Fig. 2a); Etching a portion of the high temperature low pressure oxide film 3, the pad oxide film 2, and the substrate 1 through a photolithography process to form a trench structure on the substrate 1 (FIG. 2B); A buffer oxide film 4 is deposited on the side and bottom surfaces of the trench structure and an upper surface of the high temperature low pressure oxide film 3, and a thick nitride film 5 is disposed on the buffer oxide film 4 so as to fill the trench structure. Depositing (FIG. 2C); Dry etching the nitride film 5 to form a nitride film side wall 5 on the inner side of the trench structure (FIG. 2D); Implanting impurity ions through implantation energy into the structure to form a punch-through prevention region 6 and a threshold voltage regulation region 7 in the lower central substrate 1 of the trench structure (FIG. 2E); ; Etching the buffer oxide film 4 exposed in the lower center of the trench structure to expose the substrate 1 under the trench structure, and then forming a gate oxide film 8 on the exposed substrate 1 (Fig. 2f); Depositing polycrystalline silicon (9) and tungsten silicide (10) sequentially on the top surfaces of the gate oxide film (8), nitride film side wall (5) and buffer oxide film (FIG. 2G); The deposited tungsten silicide 10, the polycrystalline silicon 9, and the buffer oxide film 4 are planarized to be positioned between the nitride film side walls 5 and above the gate oxide film 8. Forming a gate in which tungsten silicide 10 is inserted in the upper center (FIG. 2H); The nitride film side wall 5 is selectively etched to expose the buffer oxide film 4 deposited under the trench structure, and low concentration impurity ions are implanted through the exposed buffer oxide film 4 to inject a halo ion implantation layer into the substrate ( 11) and forming a low concentration source and drain 12 (FIG. 2I); Removing the high temperature low pressure oxide film 3, the buffer oxide film 4, and the pad oxide film 2 so that the gate protrudes to the upper side of the substrate 1 (FIG. 2J); Depositing an oxide film (13) on top of the substrate (1) to expose an upper portion of the gate, and thickly depositing a nitride layer (14) so that the upper portion of the protruding gate is buried (FIG. 2K); A portion of the nitride film 14 is etched to expose the oxide film 13 deposited on the substrate 1 on which the trench structure is not formed, and then ion implantation using the remaining nitride film 14 as an ion implantation mask. In the process, a high concentration of impurity ions are implanted to form a high concentration source and drain 15 on the side substrate 1 of the trench structure (FIG. 2L).
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the method of manufacturing the MOS transistor of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 고온저압산화막(3)을 순차적으로 증착한다.First, as shown in FIG. 2A, the pad oxide film 2 and the high temperature low pressure oxide film 3 are sequentially deposited on the substrate 1.
그 다음, 도2b에 도시한 바와 같이 상기 고온저압산화막(3)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 고온저압산화막(3)의 상부일부를 노출시키는 패턴을 형성하고, 상기 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 고온저압산화막(3)을 식각하고, 계속해서 그 하부의 패드산화막(2)을 식각하여 기판(1)을 노출시킨 후, 노출된 기판(1)의 상부일부를 식각하여 기판(1)에 트랜치구조를 형성한다. 이때의 트랜치구조는 사진식각공정으로 정의할 수 있는 최소크기로 형성한다.Next, as shown in FIG. 2B, a photoresist (not shown) is applied to the upper portion of the high temperature low pressure oxide film 3, and exposed and developed to expose a portion of the upper portion of the high temperature low pressure oxide film 3. The exposed high temperature low pressure oxide film 3 is etched by a dry etching process using the photoresist having the pattern formed thereon as an etching mask, and then the pad oxide film 2 below is etched to form a substrate 1. After exposure, the upper portion of the exposed substrate 1 is etched to form a trench structure in the substrate 1. The trench structure at this time is formed to a minimum size that can be defined by a photolithography process.
그 다음, 도2c에 도시한 바와 같이 상기 형성한 트랜치구조의 측면 및 하면과 상기 고온저압산화막(3)의 상부전면에 버퍼산화막(4)을 증착하고, 상기 트랜치구조가 모두 채워지도록 상기 버퍼산화막(4)의 상부에 두꺼운 질화막(5)을 증착한다.Next, as shown in FIG. 2C, a buffer oxide film 4 is deposited on the side and bottom surfaces of the formed trench structure and the upper front surface of the high temperature low pressure oxide film 3, and the buffer oxide film is filled so that the trench structure is completely filled. A thick nitride film 5 is deposited on top of (4).
그 다음, 도2d에 도시한 바와 같이 상기 질화막(5)을 건식식각하여 상기 트랜치구조의 내측면에 질화막측벽(5)을 형성한다.Next, as shown in FIG. 2D, the nitride film 5 is dry etched to form the nitride film side wall 5 on the inner surface of the trench structure.
그 다음, 도2e에 도시한 바와 같이 상기 질화막측벽(5)의 사이에 노출된 버퍼산화막(4)을 이온주입버퍼로 사용하는 이온주입공정으로 상기 트랜치구조의 하부 중앙부 기판(1)에 펀치쓰루 방지영역(6)과 문턱전압조절영역(7)을 형성한다. 이때의 이온주입은 이온주입에너지를 높게 하여 기판(1)으로의 매몰깊이가 더 깊게 불순물 이온을 이온주입하여 펀치쓰루 방지영역(6)을 형성하고, 상기 이온주입에너지를 상대적으로 낮게 하여 상기 트랜치구조와 인접한 기판(1)영역에 문턱전압조절영역(7)을 형성한다.Next, as shown in Fig. 2E, a punch through is applied to the lower central substrate 1 of the trench structure by an ion implantation process using the buffer oxide film 4 exposed between the nitride film side walls 5 as an ion implantation buffer. The prevention region 6 and the threshold voltage adjusting region 7 are formed. At this time, the ion implantation is performed by implanting impurity ions into the substrate 1 with a higher implantation energy, thereby forming a punch-through prevention region 6, and lowering the ion implantation energy relatively to the trench. A threshold voltage regulating region 7 is formed in the region of the substrate 1 adjacent to the structure.
그 다음, 도2f에 도시한 바와 같이 상기 트랜치구조의 하부중앙에 노출된 버퍼산화막(4)을 식각하여 그 하부의 기판(1)을 노출시킨 후, 그 노출된 기판(1)의 상부에 게이트산화막(8)을 형성한다.Next, as shown in FIG. 2F, the buffer oxide film 4 exposed in the lower center of the trench structure is etched to expose the substrate 1 under the trench, and then the gate is disposed on the exposed substrate 1. An oxide film 8 is formed.
그 다음, 도2g에 도시한 바와 같이 상기 게이트산화막(8), 질화막측벽(5) 및 버퍼산화막(4)의 상부전면에 다결정실리콘(9)과 텅스텐실리사이드(10)를 순차적으로 증착한다.Next, as shown in FIG. 2G, polycrystalline silicon 9 and tungsten silicide 10 are sequentially deposited on the upper surfaces of the gate oxide film 8, the nitride film side wall 5, and the buffer oxide film 4. As shown in FIG.
그 다음, 도2h에 도시한 바와 같이 상기 증착된 텅스텐실리사이드(10)와 다결정실리콘(9) 및 버퍼산화막(4)을 평탄화하여 상기 질화막측벽(5)의 사이 및 상기 게이트산화막(8)의 상부에 위치하며, 다결정실리콘(9)의 상부중앙에 텅스텐실리사이드(10)가 삽입된 형태의 게이트를 형성한다.Next, as shown in FIG. 2H, the deposited tungsten silicide 10, the polysilicon 9, and the buffer oxide film 4 are planarized, between the nitride film side walls 5 and the upper portion of the gate oxide film 8. It is located at, and forms a gate in the form of tungsten silicide 10 is inserted in the upper center of the polysilicon (9).
이와 같이 상기 사진식각공정을 통해 제조할 수 있는 최소 크기인 트랜치구조의 측면에 질화막측벽(5)을 형성하고, 사진식각공정을 사용하지 않는 셀프어라인 방법으로 게이트를 형성함으로써, 모스 트랜지스터의 게이트 크기를 줄일 수 있으며, 상기 트랜치구조의 깊이를 조절하여 트랜치구조 측면에 형성되는 질화막측벽(5)의 두께를 조절하여 게이트의 크기를 조절할 수 있다.Thus, by forming the nitride film side wall 5 on the side of the trench structure which is the smallest size that can be manufactured through the photolithography process, and forming the gate by the self-aligned method without using the photolithography process, the gate of the MOS transistor is formed. The size of the gate structure may be reduced, and the size of the gate may be adjusted by controlling the thickness of the nitride film side wall 5 formed on the side of the trench structure by adjusting the depth of the trench structure.
그 다음, 도2i에 도시한 바와 같이 상기 질화막측벽(5)을 선택적으로 식각하여 트랜치구조 하부에 증착된 버퍼산화막(4)을 노출시키고, 그 노출된 버퍼산화막(4)을 통해 저농도 불순물 이온을 이온주입하여 기판에 할로이온주입층(11)과 저농도 소스 및 드레인(12)을 형성한다.Next, as shown in FIG. 2I, the nitride film side wall 5 is selectively etched to expose the buffer oxide film 4 deposited under the trench structure, and low concentration impurity ions are exposed through the exposed buffer oxide film 4. Ion implantation forms a halo ion implantation layer 11 and a low concentration source and drain 12 on the substrate.
그 다음, 도2j에 도시한 바와 같이 상기 고온저압산화막(3), 버퍼산화막(4) 및 패드산화막(2)을 제거하여 상기 게이트가 기판(1)의 상부측으로 돌출되도록 한다.Next, as shown in FIG. 2J, the high temperature low pressure oxide film 3, the buffer oxide film 4, and the pad oxide film 2 are removed so that the gate protrudes toward the upper side of the substrate 1.
그 다음, 도2k에 도시한 바와 같이 상기 게이트의 상부일부가 노출되도록 상기 기판(1)의 상부에 산화막(13)을 증착하고, 상기 돌출된 게이트의 상부일부가 모두 매몰되도록 질화막(14)을 두껍게 증착한다. 이때, 게이트측면에 증착한 산화막(13)에 의해 열전하의 발생을 억제할 수 있다.Next, as illustrated in FIG. 2K, an oxide layer 13 is deposited on the substrate 1 so that the upper portion of the gate is exposed, and the nitride layer 14 is buried so that all the upper portion of the protruding gate is buried. Deposit thickly. At this time, generation of thermal charges can be suppressed by the oxide film 13 deposited on the gate side surface.
그 다음, 도2l에 도시한 바와 같이 상기 질화막(14)의 일부를 식각하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부에 증착된 산화막(13)을 노출시킨 후, 잔존하는 질화막(14)을 이온주입 마스크로 사용하는 이온주입공정으로 고농도 불순물 이온을 이온주입하여 상기 트랜치구조의 측면 기판(1)에 고농도 소스 및 드레인(15)을 형성한다.Next, as shown in FIG. 2L, a portion of the nitride film 14 is etched to expose the oxide film 13 deposited on the substrate 1 on which the trench structure is not formed, and then the remaining nitride film 14 is exposed. In the ion implantation process using ion as a ion implantation mask, high concentration impurity ions are implanted to form a high concentration source and drain 15 on the side substrate 1 of the trench structure.
상기한 바와 같이 본 발명은 사진식각공정으로 정의할 수 있는 최소크기 보다 작은 게이트를 형성할 수 있어 집적도가 향상되며, 게이트의 크기가 작을 때 발생할 수 있는 단채널효과 및 핀치오프를 할로(HALO) 이온주입영역과 펀치쓰루방지용 이온주입영역을 형성하여 방지할 수 있어 소자의 특성을 향상시키는 효과가 있으며, 질화막의 하부에 형성된 산화막을 게이트산화막으로 사용하지 않고 용이하게 새로운 게이트산화막을 증착하여 사용함으로써, 모스 트랜지스터의 특성을 향상시키는 효과가 있다.As described above, the present invention can form a gate smaller than the minimum size that can be defined by a photolithography process, thereby improving integration, and shorting channel effects and pinch-off that can occur when the gate size is small. The ion implantation area and the punch-through prevention ion implantation area can be formed and prevented, thereby improving the characteristics of the device, and by easily depositing a new gate oxide film without using the oxide film formed under the nitride film as the gate oxide film. This has the effect of improving the characteristics of the MOS transistor.
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