KR0129984B1 - Semiconductor device and its manufacturing method - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 125000006850 spacer group Chemical group 0.000 claims abstract description 64
- 229920005591 polysilicon Polymers 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 59
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000006227 byproduct Substances 0.000 claims description 2
- 230000000116 mitigating effect Effects 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 80
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 239000000376 reactant Substances 0.000 description 3
- 238000004626 scanning electron microscopy Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
Description
제1도는 종래의 실리사이드 게이트를 갖는 MOS 트랜지스터의 단면도.1 is a cross-sectional view of a conventional MOS transistor having a silicide gate.
제2도 및 제3도는 종래의 실리사이드 게이트를 갖는 MOS 트랜지스터의 단면을 나타낸 SEM 사진.2 and 3 are SEM photographs showing a cross section of a conventional MOS transistor having a silicide gate.
제4도는 본 발명에 의해 제조된 MOS 트랜지스터의 단면도.4 is a cross-sectional view of a MOS transistor manufactured by the present invention.
제5도 내지 제7도는 본 발명의 일실시예에 의해 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.5 through 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
제8도 및 제9도는 본 발명의 다른 실시예에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.8 and 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to another embodiment of the present invention.
* 도면의 주요부분에 대한 간단한 설명* Brief description of the main parts of the drawing
10 : 반도체기판 12 : 필드산화막10: semiconductor substrate 12: field oxide film
13 : 게이트절연막 14 : 다결정실리콘 하부 게이트부재13 gate insulating film 14 polysilicon lower gate member
15 : 실리사이드 상부 게이트부재 16 : 덮개 절연층15: silicide upper gate member 16: cover insulating layer
17 : 소오스 및 드레인영역 18 : 제1스페이서17 source and drain regions 18 first spacer
20 : 제2스페이서 22 : 패드 전극20: second spacer 22: pad electrode
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 신뢰성 있는 MOS(Metal Oxide Semiconductor; 이하 MOS라 한다) 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a reliable MOS (Metal Oxide Semiconductor) transistor and a method of manufacturing the same.
반도체장치의 집적도가 증가함에 따라 저저항 배선의 중요성이 증대되고 있고, 최근에는 폴리실리콘을 대체하는 저저항 배선 구조로서 폴리실리콘 상에 고융점 금속 실리사이드(Refractory Metal Silicide)를 형성시킨 구조가 비트라인이나 게이트전극 등에 널리 사용되고 있다.As the degree of integration of semiconductor devices increases, the importance of low-resistance wiring is increasing, and in recent years, a low-resistance wiring structure that replaces polysilicon is formed by forming a high melting point metal silicide on polysilicon. Widely used in gate electrodes and the like.
제1도는 종래의 실리사이드 게이트를 갖는 MOS 트랜지스터의 단면도이며, 그 제조방법은 다음과 같다.1 is a cross-sectional view of a conventional MOS transistor having a silicide gate, and the manufacturing method thereof is as follows.
필드산화막(2)에 의해 활성영역 및 비활성영역이 구분된 반도체기판(1)의 상기 활성영역에 통상의 열산화 방법으로 게이트절연막(3)을 형성한 다음, 계속해서 다결정실리콘증, 텅스텐 실리사이드(WSi2)층 및 HTO(High Temperature Oxide; 이하 HTO라 한다)층을 차례로 형성한다. 이어서, 사진식각 공정으로 상기 WSi2층이 노출될 때까지 HTO층을 식각하여 HTO층 패턴(6)을 형성한 다음, 상기 HTO층 패턴(6)을 마스크로 하여 WSi2층 및 다결정실리콘층을 건식 식각함으로써, WSi2층 패턴(5) 및 다결정실리콘층 패턴(4)으로 이루어진 게이트를 수득한다.A gate insulating film 3 is formed in the active region of the semiconductor substrate 1 in which the active region and the inactive region are separated by the field oxide film 2 by a conventional thermal oxidation method, and then polysilicon and tungsten silicide ( A WSi 2 ) layer and an HTO (High Temperature Oxide) layer are formed in this order. Subsequently, the HTO layer is etched to form the HTO layer pattern 6 by the photolithography process until the WSi 2 layer is exposed, and then the WSi 2 layer and the polysilicon layer are formed using the HTO layer pattern 6 as a mask. By dry etching, a gate consisting of the WSi two- layer pattern 5 and the polysilicon layer pattern 4 is obtained.
다음에, 상기 게이트(3, 4)가 형성된 결과물 전면에, 예컨대, n-형의 불순물을 이온주입하여 소오스 및 드레인 영역(7)을 형성하고, 계속해서 통상의 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 방법에 의해 HTO를 증착한다. 이어서, 상기 HTO를 이방성 식각하여 게이트의 측면부에 HTO 스페이스(Spacer)(8)를 형성한 후, 결과물 상에 다결정실리콘을 증착한다. 다음에, 사진식각 공정으로 상기 다결정실리콘을 패터닝하여 게이트(3, 4)들 사이의 노출된 소오스 및 드레인영역(7)에 각각 접속되는 패드도전층(9)을 형성한다. 여기서, 상기 패드도전층(9)은 후속공정에서 커패시터 스토리지전극 및 비트라인의 콘택 마진을 증가시키는 역할을 한다.Next, for example, an n-type impurity is ion-implanted on the entire surface of the resultant in which the gates 3 and 4 are formed, thereby forming the source and drain regions 7, and then a conventional low pressure chemical vapor deposition. HTO is deposited by a Vapor Deposition method. Subsequently, the HTO is anisotropically etched to form an HTO spacer 8 on the side surface of the gate, and then polycrystalline silicon is deposited on the resultant. Next, the polysilicon is patterned by a photolithography process to form a pad conductive layer 9 connected to the exposed source and drain regions 7 between the gates 3 and 4, respectively. Here, the pad conductive layer 9 serves to increase the contact margin of the capacitor storage electrode and the bit line in a subsequent process.
제2도 및 제3도는 상술한 종래의 실리사이드 게이트를 갖는 MOS 트랜지스터의 단면을 나타낸 SEM(Scanning Electron Microscopy) 사진이다.2 and 3 are SEM (Scanning Electron Microscopy) photographs showing a cross section of the MOS transistor having the conventional silicide gate described above.
제2도 및 제3도에 도시된 바와 같이, 상술한 종래방법은 다음과 같은 문제점들을 갖는다.As shown in Figs. 2 and 3, the conventional method described above has the following problems.
첫째, WSi2층과 다결정실리콘층을 식각한 다음, 상기 식각공정에 의해 발생되는 손상들을 완화(cure)하는 공정을 실시하지 못한다. 즉, 통상의 다결정실리콘 게이트를 사용하는 메모리 제품들은, 게이트를 형성하기 위한 식각공정시 발생한 손상 완화 및 게이트절연막의 품질(quality) 향상을 위하여 열산화 공정을 실시한다. 그러나, 실리사이드 게이트를 사용하는 경우는, 손상 완화를 위해 열산화 공정을 실시하게 되면 제2도에 도시된 바와 같이 WSi2층의 부피 팽창으로 인하여 상기 WSi2층이 파열되게 된다.First, the WSi 2 layer and the polysilicon layer are etched, and then a process of cure damages caused by the etching process is not performed. That is, memory products using conventional polysilicon gates perform a thermal oxidation process in order to alleviate damage generated during the etching process for forming the gate and to improve the quality of the gate insulating film. However, in the case of using a silicide gate, it is presented When subjected to a thermal oxidation process to mitigate damage due to the volume expansion of the WSi 2 layer as shown in FIG. 2 the WSi 2 layer is ruptured.
둘째, 반도체 메모리소자의 집적도가 증가함에 따라 게이트의 측면부에 형성되는 스페이서의 두께가 점차적으로 감소하게 된다. 그 결과, WSi2층과 패드도전층 간에 전기적인 단락(short)이 발생한다.Second, as the degree of integration of semiconductor memory devices increases, the thickness of the spacers formed on the side portions of the gate gradually decreases. As a result, an electrical short occurs between the WSi 2 layer and the pad conductive layer.
셋째, 게이트를 형성하기 위한 다결정실리콘층의 식각시 CL2가스나 HBr 가스 등이 사용되는데, 상기 가스와 WSi2층과의 반응물이 제3도에 도시된 바와 같이 상기 WSi2층 주변이나 HTO층 패턴의 주변에 흡착되어 전도체로서 작용한다. 그 결과, 게이트와 패드도전층 간에 전기적인 단락이 발생하게 되고, 상기 스페이서가 굴곡이 진 형상으로 형성되게 된다. 따라서, 본 발명의 목적은 상술한 종래의 문제점들을 해결할 수 있는 신뢰성있는 반도체장치를 제공하는데 있다.Third, CL 2 gas or HBr gas is used to etch the polysilicon layer to form the gate. The reactant between the gas and the WSi 2 layer is formed around the WSi 2 layer or the HTO layer as shown in FIG. Adsorbed around the pattern, it acts as a conductor. As a result, an electrical short circuit occurs between the gate and the pad conductive layer, and the spacer is formed in a curved shape. Accordingly, it is an object of the present invention to provide a reliable semiconductor device that can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 상기 목적을 달성하기에 적합한 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for producing the same suitable for achieving the above object.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 게이트절연막; 상기 게이트절연막 상에 형성된 제1길이의 다결정실리콘 하부 게이트부재;In order to achieve the above object, the present invention, a gate insulating film formed on a semiconductor substrate; A polysilicon lower gate member of a first length formed on the gate insulating film;
상기 다결정실리콘 하부 게이트부재 상에 형성된, 상기 제1길이보다 짧은 제2길이의 실리사이드 상부 게이트부재; 상기 실리사이드 상부 게이트부재 상에 형성된 절연층; 상기 다결정실리콘 하부 게이트부재 상의 상기 실리사이드 상부 게이트부재 및 절연층의 측면부 상에 형성된 제1측벽 스페이서; 상기 제1측벽 스페이서 각각에 이웃하여 형성된 제2측벽 스페이서; 및A silicide upper gate member of a second length shorter than the first length formed on the polysilicon lower gate member; An insulating layer formed on the silicide upper gate member; First sidewall spacers formed on side surfaces of the silicide upper gate member and the insulating layer on the polysilicon lower gate member; Second side wall spacers formed adjacent to each of the first side wall spacers; And
상기 다결정실리콘 하부 게이트부재의 측변부에 정렬되어 상기 반도체기판 내에 일정한 간격을 두고 형성된 제1소오스영역 및 제1드레인 영역을 구비하는 것을 특징으로 하는 반도체장치를 제공한다.A semiconductor device comprising: a first source region and a first drain region arranged in a side of the polysilicon lower gate member at regular intervals in the semiconductor substrate.
본 발명의 바람직한 실시예의 의하면, 상기 제2측벽 스페이서에 정렬되어 각각 상기 제1소오스 영역 및 제1드레인 영역 내에 형성된 제2소오스 영역 및 제2드레인 영역을 더 구비할 수 있다.According to a preferred embodiment of the present invention, it may further include a second source region and a second drain region which are aligned with the second side wall spacers and are formed in the first source region and the first drain region, respectively.
본 발명의 다른 실시예에 의하면,According to another embodiment of the present invention,
반도체 기판 상에 형성된 게이트절연막; 상기 게이트절연막 상에 형성된 제1길이의 다결정실리콘 하부 게이트부재; 상기 다결정실리콘 하부 게이트부재 상에 형성된, 상기 제1길이보다 짧은 제2길이의 실리사이드 상부 게이트부재; 상기 실리사이드 상부 게이트부재 상에 형성된, 상기 제1길이보다 짧고 제2길이보다 긴 제3길이의 절연층; 상기 다결정실리콘 하부 게이트부재 상의 상기 실리사이드 상부 게이트부재 및 절연층의 측면부 상에 형성된 제1측벽 스페이서; 및 상기 다결정 실리콘 하부 게이트부재의 측면부에 정렬되어 상기 반도체기판 내에 일정한 간격을 두고 형성된 제1소오스 영역 및 제1드레인 영역을 구비하는 것을 특징으로 하는 반도체장치를 제공할 수 있다.A gate insulating film formed on the semiconductor substrate; A polysilicon lower gate member of a first length formed on the gate insulating film; A silicide upper gate member of a second length shorter than the first length formed on the polysilicon lower gate member; An insulating layer formed on the silicide upper gate member, the insulating layer having a third length shorter than the first length and longer than the second length; First sidewall spacers formed on side surfaces of the silicide upper gate member and the insulating layer on the polysilicon lower gate member; And a first source region and a first drain region which are aligned with side surfaces of the polycrystalline silicon lower gate member and formed at regular intervals in the semiconductor substrate.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판 상에 게이트절연막을 형성하는 공정; 상기 게이트절연막 상에 다결정실리콘층 및 실리사이드층을 차례로 형성하는 공정; 상기 실리사이드층 상에 절연물질을 증착하고, 이를 사진식각 공정으로 패터닝하여 절연층을 형성하는 공정; 상기 절연층을 마스크로 하여 상기 실리사이드층을 식각함으로써, 실리사이드 상부 게이트부재를 형성하는 공정; 상기 절연층 및 실리사이드 상부 게이트부재의 측면부에 제1측벽 스페이서를 형성하는 공정; 상기 제1측벽 스페이서를 마스크로 하여 상기 다결정 실리콘층을 식각함으로써, 다결정시릴콘 하부 게이트부재를 형성하는 공정; 상기 제1측벽 스페이서를 마스크로 하여 제1불순물을 이온주입함으로써, 상기 다결정실리콘 하부 게이트부재의 측면부에 정렬되어 상기 반도체기판 내에 일정한 간격으로 떨어진 제1소오스 영역 및 제2드레인 영역을 형성하는 공정; 및 상기 제1측벽 스페이서 각각에 이웃하는 제2측벽 스페이서를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 본 발명의 바람직한 실시예에 의하면, 실리사이드 상부 게이트부재를 형성하는 공정 후, 상기 실리사이드층의 식각공정에 의해 발생된 부산물을 제거하기 위한 세정공정을 더 구비할 수 있다.In order to achieve the above object another object of the present invention is to form a gate insulating film on a semiconductor substrate; Sequentially forming a polysilicon layer and a silicide layer on the gate insulating film; Depositing an insulating material on the silicide layer and patterning the insulating material by a photolithography process to form an insulating layer; Forming a silicide upper gate member by etching the silicide layer using the insulating layer as a mask; Forming a first side wall spacer on side surfaces of the insulating layer and the silicide upper gate member; Etching the polycrystalline silicon layer using the first sidewall spacer as a mask to form a polycrystalline silicon lower gate member; Forming a first source region and a second drain region aligning a side portion of the lower polycrystalline silicon gate member to be spaced apart at regular intervals in the semiconductor substrate by ion implanting a first impurity using the first sidewall spacer as a mask; And forming a second side wall spacer adjacent to each of the first side wall spacers. According to a preferred embodiment of the present invention, after the process of forming the silicide upper gate member, a cleaning process for removing the by-products generated by the etching process of the silicide layer may be further provided.
상기 제2측벽 스페이서를 형성하는 공정 후, 상기 제2측벽 스페이서를 마스크로 하여 제2불순물을 이온주입함으로써, 상기 제1소오스영역 및 제1드레인영역 내에 제2소오스 영역 및 제2드레인 영역을 형성하는 공정을 더 구비할 수 있다.After the process of forming the second side wall spacers, ion implantation of a second impurity using the second side wall spacers as a mask forms a second source region and a second drain region in the first source region and the first drain region. The process can further be provided.
또한, 상기 다결정실리콘 하부 게이트부재를 형성하는 공정 후, 상기 다결정실리콘의 식각공정에 의한 손상을 완화하기 위한 산화공정을 더 구비할 수도 있다.In addition, after the process of forming the polysilicon lower gate member, an oxidation process may be further provided to mitigate damage caused by the etching process of the polysilicon.
본 발명의 다른 실시예에 의하면,According to another embodiment of the present invention,
반도체기판 상에 게이트절연막을 형성하는 공정; 상기 게이트절연막 상에 다결정실리사이드층 및 실리사이드층을 차례로 형성하는 공정; 상기 실리사이드층 상에 절연물질을 증착하고, 이를 사진식각 공정으로 페터닝하여 절연층을 형성하는 공정; 상기 절연층을 마스크로 하여 상기 실리사이드층을 식각함으로써, 실리사이드 상부 게이트부재를 형성하는 공정; 결과물 전면에 세정공정을 실시하여 상기 실리사이드 상부 게이트부재의 측면 일부분을 식각하는 공정; 상기 절연층 및 실리사이드 상부 게이트부재의 측면부에 제1측벽 스페이서를 형성하는 공정; 상기 제1측벽 스페이서를 마스크로 하여 상기 다결정실리콘층을 식각함으로써, 다결정실리콘 상부 게이트부재를 형성하는 공정; 및 상기 제1측벽 스페이서를 마스크로 하여 제1불순물을 이온주입함으로써, 상기 다결정실리콘 하부 게이트부재의 측면부에 정렬되어 상기 반도체기판 내에 일정한 간격으로 떨어진 제1소오스 영역 및 제2드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공할 수 있다.Forming a gate insulating film on the semiconductor substrate; Sequentially forming a polysilicon layer and a silicide layer on the gate insulating film; Depositing an insulating material on the silicide layer and patterning the insulating material by photolithography to form an insulating layer; Forming a silicide upper gate member by etching the silicide layer using the insulating layer as a mask; Etching a portion of the side surface of the silicide upper gate member by performing a cleaning process on the entire surface of the resultant; Forming a first side wall spacer on side surfaces of the insulating layer and the silicide upper gate member; Forming a polysilicon upper gate member by etching the polysilicon layer using the first sidewall spacer as a mask; And ion-implanting a first impurity using the first sidewall spacer as a mask to form a first source region and a second drain region aligned at a side surface of the lower polycrystalline silicon gate member and spaced at regular intervals in the semiconductor substrate. It can provide a method for manufacturing a semiconductor device characterized in that it comprises.
본 발명은, 다결정실리콘 하부 게이트부재 및 실리사이드 상부 게이트부재로 이루어진 역T(Inverse-T)형 게이트를 형성하고, 제1측벽 스페이서에 의해 상기 실리사이드 상부 게이트부재의 노출을 방지함으로써, 종래의 실리사이드 게이트에서 발생하던 문제점들을 해결할 수 있다.The present invention provides a conventional silicide gate by forming an inverse-T gate including a polysilicon lower gate member and a silicide upper gate member and preventing exposure of the silicide upper gate member by a first sidewall spacer. You can solve problems that occurred in.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제4도는 본 발명에 의해 제조된 MOS 트랜지스터의 단면도이다. 제4도를 참조하면, p형의 반도체기판(10)에 활성영역을 한정하기 위한 소자분리 영역으로서 필드산화막(12)이 선택적으로 형성되어 있다. 상기 활성영역은 n-채널 MOS 트랜지스터의 채널영역을 제공한다.4 is a cross-sectional view of a MOS transistor manufactured by the present invention. Referring to FIG. 4, a field oxide film 12 is selectively formed as an isolation region for defining an active region in the p-type semiconductor substrate 10. The active region provides the channel region of the n-channel MOS transistor.
상기 기판(10) 상에 게이트절연막(13)이 형성되어 있고, 상기 게이트절연막(13) 상에 n+ 다결정실리콘 하부 게이트부재(14)가 형성되어 있다. 상기 다결정실리콘 하부 게이트부재(14) 상에는 텅스텐 실리사이드(WSi2) 상부 게이트부재(15)가 형성되어 있다. 실리사이드 상부 게이트부재(15)는 다결정실리콘 하부 게이트부재(14)보다 짧은 길이를 가짐으로써 게이트가 역T 형태를 갖도록 한다.A gate insulating layer 13 is formed on the substrate 10, and an n + polysilicon lower gate member 14 is formed on the gate insulating layer 13. Tungsten silicide (WSi 2 ) upper gate member 15 is formed on the polysilicon lower gate member 14. The silicide upper gate member 15 has a shorter length than the polysilicon lower gate member 14 so that the gate has an inverted T shape.
상기 실리사이드 상부 게이트부재(15) 상에는 덮개 절연층(16)이 형성되어 있는데, 상기 실리사이드 상부 게이트부재(15)는 제4도에 도시된 바와 같이 덮개 절연층(16)과 동일한 길이를 가질 수 있고, 상기 덮개 절연층(16)보다 짧은 길이를 가질 수도 있다.A cover insulating layer 16 is formed on the silicide upper gate member 15, and the silicide upper gate member 15 may have the same length as the cover insulating layer 16 as illustrated in FIG. 4. It may have a length shorter than that of the cover insulating layer 16.
상기 다결정실리콘 하부 게이트부재(14) 상의 상기 실리사이드 상부 게이트부재(15) 및 덮게 절연층(16)의 측면부 상에는, 다결정실리콘 하부 게이트부재(14)를 한정하고 n- 소오스 및 드레인 영역(17)을 정렬하기 위한 제1측벽 스페이서(sidewall spacer; 18)가 형성되어 있다. 상기 n- 소오스 및 드레인 영역(17)은 상기 다결정실리콘 하부 게이트부재(14)의 측면부에 정렬되어 상기 반도체기판 내에 일정한 간격을 두고 형성되어 있다.On the side surface of the silicide upper gate member 15 and the insulating layer 16 on the polysilicon lower gate member 14, the polysilicon lower gate member 14 is defined and the n- source and drain regions 17 are defined. A first sidewall spacer 18 is formed for alignment. The n- source and drain regions 17 are arranged at the side portions of the polysilicon lower gate member 14 at regular intervals in the semiconductor substrate.
상기 제1측벽 스페이서(18) 각각에 이웃하여 n+ 소오스 및 제2드레인영역(21)을 정렬하기 위한 제2측벽 스페이서(20)가 형성되어 n+ 있고 소오스 및 제2드레인영역(21)은 상기 제2측벽 스페이서(20)에 정렬되어 각각 n- 소오스 및 드레인 영역(17) 내에 형성되어 있다.Adjacent to each of the first sidewall spacers 18, a second sidewall spacer 20 for aligning the n + source and second drain regions 21 is formed and n + and the source and second drain regions 21 are formed of the first sidewall spacers 18. Aligned with the two sidewall spacers 20, they are formed in the n- source and drain regions 17, respectively.
상기 역T형 게이트들 간의 노출된 소오스 및 드레인 영역 상에는 커패시터의 스토리전극 및 비트라인의 콘택 마진을 증가시키기 위한 패드도전층(22)이 형성되어 있다.A pad conductive layer 22 is formed on the exposed source and drain regions between the inverted T-type gates to increase contact margins of the story electrode and the bit line of the capacitor.
이하, 상기와 같은 구조를 갖는 MOS 트랜지스터의 제조방법을 첨부한 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a MOS transistor having the above structure will be described in detail with reference to the accompanying drawings.
제5도 내지 제7도는 본 발명의 일실시예에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
제5도는 게이트절연막(13), 다결정실리콘층(14'), 텅스텐실리사이드 상부 게이트부재(15) 및 덮개 절연층(16)을 형성하는 단계를 도시한다. 반도체기판(10)에 활성영역 및 비활성영역을 구분하기 위하여 통상의 LOCOS방법 또는 SEPOX 방법 등을 이용하여 필드산화막(12)을 형성한 다음, 결과물 전면에 열산화 공정을 실시하여 상기 기판(10) 상에 게이트절연막(13)을 형성한다. 이어서, 상기 게이트절연막(13) 상에 다결정실리콘(14'), 텅스텐실리사이드(WSi2) 및 고온산화물과 같은 절연물질(도시되지 않음)을 차례로 증착한다. 여기서, 상기 다결정 실리콘(14')의 증착 후, POCl3을 침적하여 상기 다결정실리콘을 n+로 도우핑시킬 수도 있고, n+로 도우프된 다결정실리콘을 바로 사용할 수도 있다.FIG. 5 shows the steps of forming the gate insulating film 13, the polysilicon layer 14 ', the tungsten silicide upper gate member 15 and the cover insulating layer 16. As shown in FIG. In order to distinguish between active and inactive regions on the semiconductor substrate 10, a field oxide film 12 is formed by using a LOCOS method, a SEPOX method, or the like, and then a thermal oxidation process is performed on the entire surface of the substrate 10 to provide the substrate 10. The gate insulating film 13 is formed on it. Subsequently, an insulating material (not shown), such as polycrystalline silicon 14 ′, tungsten silicide WSi 2 , and a high temperature oxide, is sequentially deposited on the gate insulating film 13. Here, after deposition of the polycrystalline silicon 14 ', POCl 3 may be deposited to dope the polycrystalline silicon with n +, or polycrystalline silicon doped with n + may be used directly.
다음에, 게이트전극을 형성하기 위한 마스크를 적용하여 상기 절연물질층 상에 포트레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 WSi2층이 노출될 때까지 절연물질층을 식각함으로써, 예컨대 고온산화물로 이루어진 덮개 절연층(16)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한 다음, 덮개 절연층(16)을 식각 마스크로 사용하여 상기 WSi2층을 식각함으로써, WSi2상부 게이트부재(15)를 형성한다.Next, a photoresist pattern (not shown) is formed on the insulating material layer by applying a mask for forming a gate electrode, and then the photoresist pattern is used as an etching mask until the WSi 2 layer is exposed. By etching the insulating material layer, for example, the cover insulating layer 16 made of a high temperature oxide is formed. Subsequently, after removing the photoresist pattern, the WSi 2 layer is etched by using the cover insulating layer 16 as an etching mask, thereby forming the WSi 2 upper gate member 15.
제6도는 다결정실리콘 하부 게이트부재(14), 제1측벽 스페이서(18) 및 n- 소오스 및 드레인 영역(17)을 형성하는 단계를 도시한다. 상기 Wsi2상부 게이트부재(15)가 형성된 결과물 전면에 절연물질로서, 예컨대 산화물이나 질화물을 증착한 다음 상기 산화물을 이방성 식각함으로써, 하부 게이트부재를 한정하기 위한 제1측벽 스페이서(18)를 상기 덮개 절연층(16) 및 WSi2게이트부재(15)의 측면부 상에 형성한다. 여기서, 상기 제1측벽 스페이서(18)는 후 속의 식각공정에 의해 Wsi2하부 게이트부재(15)가 노출되는 것을 방지하는 역할을 한다.FIG. 6 shows the steps of forming the polysilicon bottom gate member 14, the first sidewall spacers 18, and the n- source and drain regions 17. As shown in FIG. The lid covers the first sidewall spacer 18 for defining the lower gate member by, for example, depositing an oxide or nitride and then anisotropically etching the oxide as an insulating material on the entire surface of the resulting Wsi 2 upper gate member 15. It is formed on the side surface of the insulating layer 16 and the WSi 2 gate member 15. Here, the first side wall spacer 18 serves to prevent the Wsi 2 lower gate member 15 from being exposed by a subsequent etching process.
이어서, 상기 제1측벽 스페이서(18)를 식각 마스크로 사용하여 다결정실리콘층(제5도의 참조부호 14')을 식각함으로써, 다결정실리콘 하부 게이트부재(14)를 형성한다. 그 결과, 다결정실리콘 하부 게이트부재(14)와 WSi2상부 게이트부재(15)로 이루어진 역T형 게이트를 수득한다.Subsequently, the polysilicon lower gate member 14 is formed by etching the polysilicon layer (14 'in FIG. 5) using the first sidewall spacer 18 as an etching mask. As a result, an inverse T-type gate consisting of the polysilicon lower gate member 14 and the WSi 2 upper gate member 15 is obtained.
상기와 같이 역T형 게이트를 수득한 다음, 필요에 따라, 상기 다결정실리콘층이 식각시 발생한 손상을 완화하기 위한 산화공정을 실시하여, 상기 다결정실리콘 하부 게이트부재(14)의 측면부 및 기판(10)상에 얇은 산화막(19)을 형성한다. 이어서, 결과물 전면에 n- 불순물을 이온주입하여, 상기 다결정실리콘 하부 게이트부재(14)의 측면부에 각각 정렬되는 n- 소오스 및 드레인영역(17)을 형성한다.After obtaining the inverted T-type gate as described above, if necessary, by performing an oxidation process to mitigate the damage caused during etching of the polysilicon layer, the side portion and the substrate 10 of the polysilicon lower gate member 14 ), A thin oxide film 19 is formed. Subsequently, n- impurity is implanted into the entire surface of the resultant product to form n-source and drain regions 17 which are respectively aligned with the side portions of the polysilicon lower gate member 14.
제1도에서 설명한 종래방법은 WSi2층의 부피 팽창으로 인하여 상기 식각손상의 완화를 위한 산화공정을 실시할 수 없지만, 본 발명을 WSi2하부 게이트부재(15)가 제1측벽 스페이서(18)에 의해 차단되기 때문에 상기 산화공정을 실시할 수 있다. 또한, 상기 다결정실리콘층의 식각시 사용되는 화학물질이 제1측벽 스페이서(18)에 의해 차단된 WSi2층과 반응하지 못하므로, 종래방법에서 문제시되던 전도체로서 작용하는 반응물이 생성되지 않는다. 제7도는 제2측벽 스페이서(20). n+ 소오스 및 드레인영역(21) 및 패드도전층(22)을 형성하는 단계를 도시한다. 상기 n- 소오스 및 드레인영역(17)이 형성된 결과물 전면에 절연물질로서, 예컨대 고온사화물을 증착한 다음, 상기 고온산화물을 이방성 식각함으로써 제1측벽 스페이서(18) 각각에 이웃하는 제2측벽 스페이서(20)를 형성한다. 이 때, 상기 제2측벽 스페이서(20)를 형성하기 위한 이방성 식각시, n- 소오스 및 드레인영역(17) 상에 잔존하는 게이트절연막(13) 또는 산화막(19)이 식각되어, 상기 n- 소오스 및 드레인영역(17)을 노출시킨다. 반도체 메모리소자의 집적도가 증가함에 따라 상기 제2측벽 스페이서(20)의 두께 및 게이트의 길이를 점차적으로 감소시켜야 하는데, 상기 게이트 길이를 소자의 전기적 특성을 고려하여 어느 수준 이하로 감소시키는 것은 매우 어렵다. 본 발명은 역T형 게이트구조를 사용하기 때문에 다결정실리콘 하부 게이트부재의 길이를 적정수준으로 유지할 수 있다. 또한, 상기 제1측벽 스페이서(18)와 제2측벽 스페이서(20)가 WSi2상부 게이트부재(15)와 후속공정에서 형성될 패드도전층과의 층간절연막으로서 작용하기 때문에, 상기 제2측벽 스페이서(20)의 두께를 감소시킬 수 있다.The conventional method described in FIG. 1 cannot perform the oxidation process to alleviate the etch damage due to the volume expansion of the WSi 2 layer. However, the WSi 2 lower gate member 15 has the first sidewall spacer 18. Since it is interrupted | blocked by, the said oxidation process can be performed. In addition, since the chemicals used in the etching of the polysilicon layer do not react with the WSi 2 layer blocked by the first sidewall spacer 18, no reactant is generated that acts as a conductor, which is a problem in the conventional method. 7 shows a second sidewall spacer 20. The steps of forming the n + source and drain regions 21 and the pad conductive layer 22 are shown. Second side wall spacers adjacent to each of the first side wall spacers 18 by anisotropic etching of the high temperature oxide, for example, by depositing a high temperature sulfide as an insulating material on the entire surface of the resultant product on which the n- source and drain regions 17 are formed. 20 is formed. At this time, during the anisotropic etching for forming the second sidewall spacer 20, the gate insulating film 13 or the oxide film 19 remaining on the n− source and drain region 17 is etched to form the n− source. And the drain region 17 are exposed. As the degree of integration of semiconductor memory devices increases, the thickness of the second sidewall spacers 20 and the gate lengths must be gradually reduced. It is very difficult to reduce the gate length to a certain level in consideration of the electrical characteristics of the device. . Since the present invention uses an inverted T gate structure, the length of the polysilicon lower gate member can be maintained at an appropriate level. Further, since the first side wall spacer 18 and the second side wall spacer 20 act as an interlayer insulating film between the WSi 2 upper gate member 15 and the pad conductive layer to be formed in a subsequent process, the second side wall spacer The thickness of 20 can be reduced.
이어서, 결과를 전면에 n+ 불순물을 이온주입하여, 상기 제2측벽 스페이서(20)에 각각 정렬되는 n+ 소오스 및 드레인영역(21)을 상기 n- 소오스 및 드레인영역(17)내에 형성한다. 상기 n+ 불순물 이온주입은 필요에 따라 제1측벽 스페이서(18)를 형성한 다음에 실시할 수도 있다. 다음에, 결과물 전면에 도전물질로서, 예컨대 불순물이 도우프된 다결정실리콘을 증착한 후, 사진식각 공정으로 상기 다결정실리콘층을 패터닝함으로써 소오스 및 드레인영역에 접속되는 패드도전층(22)을 형성한다. 상기 패드도전층(22)은 후송공정에서 형성되는 커패시터스 토리지전극 및 비트라인의 콘택 마진을 증가시키는 역할을 한다. 제8도 및 제9도는 본 발명의 다른 실시예에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 제8도를 참조하면, 상기 제5도의 결과물 전면에, WSi2상부 게이트부재(15)를 형성하기 위한 식각공정시 발생될 수 있는 방응물을 제거하기 위한 세정공정으로서, 예컨대 100:1 HF처리, 또는 SCI(NH40H+H2O2+H2O)처리를 실시한다. 이 때, 상기 세정공정으로 인하여 WSi2하부 게이트부재915)의 측면부가 약간 식각된다.(점선 표시부분 참조).Subsequently, n + impurities are ion-implanted on the entire surface to form n + source and drain regions 21 aligned with the second side wall spacers 20 in the n− source and drain regions 17, respectively. The n + impurity ion implantation may be performed after the first sidewall spacers 18 are formed as necessary. Next, after depositing polysilicon doped with impurities, for example, as a conductive material on the entire surface of the resultant, the pad conductive layer 22 connected to the source and drain regions is formed by patterning the polysilicon layer by a photolithography process. . The pad conductive layer 22 serves to increase the contact margin of the capacitor storage electrode and the bit line formed in the transport process. 8 and 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to another embodiment of the present invention. Referring to FIG. 8, as a cleaning process for removing an anticorrosive which may be generated during an etching process for forming the WSi 2 upper gate member 15 on the entire surface of the resultant of FIG. 5, for example, 100: 1 HF treatment. Or SCI (NH 4 0H + H 2 O 2 + H 2 O) treatment. At this time, the side part of the WSi 2 lower gate member 915 is slightly etched due to the cleaning process (see dotted line).
제9도를 참조하면, 상기 제6도 및 제7도와 동일한 방법을 실시하여 역T형 게이트를 갖는 MOS 트랜지스터를 수득한다.Referring to FIG. 9, the same method as in FIGS. 6 and 7 is performed to obtain a MOS transistor having an inverted T gate.
이상, 상술한 바와 같이 본 발명은, 다결정실리콘 하부 게이트부재와 실리사이드 상부 게이트부재로 이루어진 역T형 게이트를 형성하고, 제1측벽 스페이서 및 덮개 절연층에 의해 상기 실리사이드 상부 게이트부재의 노출을 방지한다.As described above, the present invention forms an inverted T-type gate composed of a polysilicon lower gate member and a silicide upper gate member, and prevents the silicide upper gate member from being exposed by the first sidewall spacer and the cover insulating layer. .
따라서, 실리사이드층 및 다결정실리콘층의 식각 후에 발생되는 손상을 완화시킬 수 있는 산화공정을 실시할 수 있고, 상기 다결정실리콘층의 식각시 사용되는 화학물질과 실리사이드층과의 반응물에 의한 전기적인 단락을 방지함으로써, 신뢰성 있는 반도체장치를 확보할 수 있다.Therefore, an oxidation process can be performed to mitigate the damage generated after etching the silicide layer and the polysilicon layer, and an electrical short circuit caused by the reactant between the chemical substance and the silicide layer used during the etching of the polysilicon layer is prevented. By preventing it, a reliable semiconductor device can be secured.
또한, 실리사이드층과 패드도전측과의 층간절연막이 제1 및 제2측벽 스페이서로 형성되기 때문에, 제2측벽 스페이서의 두께로 감소시켜도 상기 실리사이드층과 패드도전층과의 전기적 단락을 방지할 수 있다.In addition, since the interlayer insulating film between the silicide layer and the pad conductive side is formed of the first and second side wall spacers, an electrical short between the silicide layer and the pad conductive layer can be prevented even when the thickness of the second side wall spacers is reduced. .
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031028A KR0129984B1 (en) | 1993-12-29 | 1993-12-29 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031028A KR0129984B1 (en) | 1993-12-29 | 1993-12-29 | Semiconductor device and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021531A KR950021531A (en) | 1995-07-26 |
| KR0129984B1 true KR0129984B1 (en) | 1998-04-07 |
Family
ID=19374023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930031028A KR0129984B1 (en) | 1993-12-29 | 1993-12-29 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0129984B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101466846B1 (en) * | 2012-09-29 | 2014-11-28 | 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 | Mos transistor and method for forming the same |
| KR20200034137A (en) | 2018-09-21 | 2020-03-31 | 어업회사법인 자이아쿠아팜 유한회사 | Manufacturing method of semi dry eel |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349367B1 (en) * | 1999-06-28 | 2002-08-21 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
1993
- 1993-12-29 KR KR1019930031028A patent/KR0129984B1/en not_active IP Right Cessation
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| KR101466846B1 (en) * | 2012-09-29 | 2014-11-28 | 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 | Mos transistor and method for forming the same |
| KR20200034137A (en) | 2018-09-21 | 2020-03-31 | 어업회사법인 자이아쿠아팜 유한회사 | Manufacturing method of semi dry eel |
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| Publication number | Publication date |
|---|---|
| KR950021531A (en) | 1995-07-26 |
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