KR19990042916A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- KR19990042916A KR19990042916A KR1019970063852A KR19970063852A KR19990042916A KR 19990042916 A KR19990042916 A KR 19990042916A KR 1019970063852 A KR1019970063852 A KR 1019970063852A KR 19970063852 A KR19970063852 A KR 19970063852A KR 19990042916 A KR19990042916 A KR 19990042916A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- nitride film
- substrate
- film
- depositing
- Prior art date
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 고집적화와 빠른 스피드에 대한 요구로 인해 게이트길이가 감소됨으로써, 열전자에 의한 영향으로 펀치쓰루가 발생하고, 게이트산화막의 두께가 감소됨으로써, 문턱전압이 급격히 감소되고, 게이트누설전류가 증가하여 반도체소자의 신뢰성이 저하되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 기판의 상부에 산화막과 제1질화막을 순차적으로 증착한 후, 그 제1질화막의 일부를 식각하는 단계와; 상기 제1질화막 및 산화막의 상부에 고온저압산화막을 증착한 후, 선택적으로 식각하여 제1질화막의 측면에 제1측벽을 형성하는 단계와; 상기 제1질화막 및 제1측벽을 자기정렬 마스크로 이용하여 노출된 산화막을 통한 기판상에 질소이온을 주입한 후, 그 노출된 산화막 및 상기 제1측벽을 식각하여 기판을 노출시키는 단계와; 상기 노출된 기판에 산화공정을 통해 게이트산화막을 형성하는 단계와; 상기 게이트산화막 및 제1질화막의 상부에 폴리실리콘을 증착하고, 제1질화막이 노출되도록 에치백한 후, 노출된 제1질화막을 제거하는 단계와; 상기 산화막 및 폴리실리콘의 상부전면에 버퍼산화막을 증착한 후, 기판상에 저농도의 불순물이온을 주입하여 저농도의 소스/드레인을 형성하는 단계와; 상기 저농도의 소스/드레인이 형성된 반도체기판상에 제2질화막을 증착한 후, 선택적으로 식각하여 상기 폴리실리콘의 측면에 형성된 버퍼산화막의 측면에 질화막측벽을 형성하는 단계와; 상기 질화막측벽이 형성된 반도체 기판상에 고농도의 불순물이온을 주입하여 고농도의 소스/드레인을 형성하는 단계로 이루어지는 반도체소자의 제조방법을 통해 질소이온의 산화억제특성을 이용하여 게이트산화막을 중앙이 얇고, 가장자리가 두껍게 형성함으로써, 반도체소자의 문턱전압을 증가시키고, 게이트 누설전류를 최소화하며, 열전자로 인한 펀치쓰루를 억제함으로써, 고집적 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In the related art, the gate length is reduced due to the demand for high integration and high speed, and punch through occurs due to the influence of hot electrons, and the thickness of the gate oxide film is reduced, thereby providing a threshold voltage. There is a problem in that the abrupt decrease and the gate leakage current increase to deteriorate the reliability of the semiconductor device. In view of the above problems, the present invention includes the steps of sequentially depositing an oxide film and a first nitride film on the substrate, and then etching a portion of the first nitride film; Depositing a high temperature low pressure oxide film on the first nitride film and the oxide film, and selectively etching to form a first side wall on a side of the first nitride film; Injecting nitrogen ions onto the substrate through the exposed oxide film using the first nitride film and the first side wall as a self-aligning mask, and then etching the exposed oxide film and the first side wall to expose the substrate; Forming a gate oxide film on the exposed substrate through an oxidation process; Depositing polysilicon on the gate oxide film and the first nitride film, etching back to expose the first nitride film, and then removing the exposed first nitride film; Depositing a buffer oxide film on the upper surface of the oxide film and the polysilicon, and implanting a low concentration of impurity ions onto a substrate to form a low concentration of source / drain; Depositing a second nitride film on the semiconductor substrate on which the low concentration source / drain is formed, and selectively etching to form a nitride film sidewall on a side of the buffer oxide film formed on the side of the polysilicon; Through the method of manufacturing a semiconductor device comprising the step of injecting a high concentration of impurity ions on the semiconductor substrate on which the nitride film side wall is formed to form a high concentration source / drain, the gate oxide film is thin in the center using the oxidation inhibitory properties of nitrogen ions, By forming the thicker edge, it is possible to increase the threshold voltage of the semiconductor device, minimize the gate leakage current, and suppress the punch-through caused by the hot electrons, thereby improving the reliability of the highly integrated semiconductor device.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 게이트의 하부에 형성되는 게이트산화막의 두께를 차별화하여 모스트랜지스터의 특성을 향상시키기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a thickness of a gate oxide film formed under a gate is differentiated so as to be suitable for improving characteristics of a morph transistor.
종래 반도체소자의 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a conventional semiconductor device will be described in detail with reference to the accompanying drawings.
도1은 종래 반도체소자의 구조를 보인 단면도로서, 이에 도시한 바와같이 반도체기판(1)의 상부양측면에 소정거리 이격되어 매립된 고농도 및 저농도 소스/드레인(2,2`)과; 그 소정거리 이격된 저농도 소스/드레인(2`)의 일부가 겹치도록 반도체기판(1)의 상부에 게이트산화막(3), 폴리실리콘(4), 텅스텐실리사이드(5) 및 질화막(6)의 적층구조로 이루어진 게이트와; 그 게이트의 양측면에 형성된 게이트측벽(7)으로 구성되며, 상기한 바와같은 종래 반도체소자의 제조방법을 상세히 설명하면 다음과 같다.1 is a cross-sectional view showing a structure of a conventional semiconductor device, as shown in FIG. 1, a high concentration and a low concentration source / drain 2, 2 'buried at a predetermined distance on both sides of the upper surface of the semiconductor substrate 1; Laminating the gate oxide film 3, the polysilicon 4, the tungsten silicide 5, and the nitride film 6 on the semiconductor substrate 1 so that a portion of the low concentration source / drain 2 'spaced apart from the predetermined distance overlaps. A gate made of a structure; The gate side wall 7 formed on both side surfaces of the gate is described in detail as follows.
반도체기판(1)의 상부에 산화공정을 통해 게이트산화막(3)을 증착하는 단계와; 그 게이트산화막(3)의 상부에 순차적으로 폴리실리콘(4), 텅스텐실리사이드(5) 및 질화막(6)을 적층한 후, 사진식각공정을 통해 질화막(6), 텅스텐실리사이드(5), 폴리실리콘(4) 및 게이트산화막(3)의 일부를 식각하여 게이트를 형성하는 단계와; 그 게이트를 자기정렬 마스크로 이용하여 게이트 양측면의 반도체기판(1)에 저농도의 불순물이온을 주입함으로써 저농도 소스/드레인(2`)을 형성하는 단계와; 그 저농도 소스/드레인(2`)이 형성된 반도체기판(1)상에 고온저압산화막(HLD)을 증착한 후, 선택적으로 식각하여 상기 게이트의 측면에 게이트측벽(7)을 형성하는 단계와; 그 게이트측벽(7)과 게이트를 자기정렬마스크로 이용하여 저농도 소스/드레인(2`)에 고농도의 불순물이온을 주입함으로써 고농도 소스/드레인(2)을 형성하는 단계로 이루어진다. 이하, 종래 반도체소자의 제조방법을 좀더 상세히 설명한다.Depositing a gate oxide film 3 on the semiconductor substrate 1 through an oxidation process; Polysilicon (4), tungsten silicide (5), and nitride film (6) are sequentially stacked on the gate oxide film (3), and then the nitride film (6), tungsten silicide (5), and polysilicon are formed by a photolithography process. (4) and etching a portion of the gate oxide film 3 to form a gate; Forming a low concentration source / drain (2 ') by injecting a low concentration of impurity ions into the semiconductor substrate (1) on both sides of the gate using the gate as a self-aligning mask; Depositing a high temperature low pressure oxide film (HLD) on the semiconductor substrate 1 on which the low concentration source / drain 2 'is formed, and then selectively etching to form a gate side wall 7 on the side of the gate; The high concentration source / drain 2 is formed by injecting high concentration impurity ions into the low concentration source / drain 2 'using the gate side wall 7 and the gate as a self-aligning mask. Hereinafter, a method of manufacturing a conventional semiconductor device will be described in more detail.
먼저, 반도체기판(1)의 상부에 산화공정을 통해 게이트산화막(3)을 증착한다.First, the gate oxide film 3 is deposited on the semiconductor substrate 1 through an oxidation process.
그리고, 게이트산화막(3)의 상부에 순차적으로 폴리실리콘(4), 텅스텐실리사이드(5) 및 질화막(6)을 적층한 후, 사진식각공정을 통해 질화막(6), 텅스텐실리사이드(5), 폴리실리콘(4) 및 게이트산화막(3)의 일부를 식각하여 게이트를 형성한다. 이때, 텅스텐실리사이드(5)는 게이트전극의 저항을 감소시켜 빠른 스피드를 구현하기 위해 증착하며, 질화막(6)은 텅스텐실리사이드(5)와 이후의 공정에서 형성되는 금속배선을 절연시키는 절연막이다.Then, polysilicon 4, tungsten silicide 5, and nitride film 6 are sequentially stacked on the gate oxide film 3, and the nitride film 6, tungsten silicide 5, and poly are deposited through a photolithography process. A portion of the silicon 4 and the gate oxide film 3 are etched to form a gate. At this time, the tungsten silicide 5 is deposited to reduce the resistance of the gate electrode to achieve high speed, and the nitride film 6 is an insulating film that insulates the tungsten silicide 5 and the metal wiring formed in a subsequent process.
그리고, 게이트를 자기정렬 마스크로 이용하여 게이트 양측면의 반도체기판(1)에 저농도의 불순물이온을 주입함으로써 저농도 소스/드레인(2`)을 형성하고, 그 저농도 소스/드레인(2`)이 형성된 반도체기판(1)상에 고온저압산화막(HLD)을 증착한 후, 선택적으로 식각하여 상기 게이트의 측면에 게이트측벽(7)을 형성하며, 그 게이트측벽(7)과 게이트를 자기정렬마스크로 이용하여 저농도 소스/드레인(2`)에 고농도의 불순물이온을 주입함으로써 고농도 소스/드레인(2)을 형성한다. 이때, 고농도 및 저농도 소스/드레인(2,2`)을 형성하는 이유는 엘디디(lightly doped drain : LDD)구조를 형성하여 단채널(short channel)에 의한 영향으로 펀치쓰루가 발생하는 것을 억제하기 위해서이다.A low concentration source / drain 2 'is formed by injecting low concentrations of impurity ions into the semiconductor substrate 1 on both sides of the gate using the gate as a self-aligning mask, and a semiconductor having the low concentration source / drain 2 ′ formed thereon. After depositing a high temperature low pressure oxide film (HLD) on the substrate (1), it is selectively etched to form a gate side wall (7) on the side of the gate, using the gate side wall (7) and the gate as a self-aligning mask The high concentration source / drain 2 is formed by injecting high concentration impurity ions into the low concentration source / drain 2 '. At this time, the reason for forming the high concentration and low concentration source / drain (2, 2`) is to form a lightly doped drain (LDD) structure to suppress the occurrence of punch-through due to the influence of the short channel (short channel) For that.
상기한 바와같은 반도체소자는 게이트에 문턱전압(threshold voltage) 이상의 전압이 인가되면 게이트산화막(3) 하부의 저농도 소스/드레인(2`) 사이에 채널이 형성되고, 고농도 소스/드레인(2)단에 발생하는 전계차에 의해 채널에 전류가 흐르게 되며, 이 전류의 제어를 통해 스위칭동작을 한다.In the semiconductor device as described above, when a voltage equal to or greater than a threshold voltage is applied to the gate, a channel is formed between the low concentration source / drain 2 ′ under the gate oxide layer 3, and the high concentration source / drain 2 stage is formed. The current flows through the channel by the electric field generated in the circuit, and the switching operation is performed by controlling the current.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 고집적화와 빠른 스피드에 대한 요구로 인해 게이트길이가 감소됨으로써, 열전자에 의한 영향으로 펀치쓰루가 발생하고, 게이트산화막의 두께가 감소됨으로써, 문턱전압이 급격히 감소되고, 게이트누설전류가 증가하여 반도체소자의 신뢰성이 저하되는 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above, the gate length is reduced due to the demand for high integration and fast speed, punch-through occurs due to the influence of hot electrons, and the thickness of the gate oxide film is reduced, so that the threshold voltage is increased. There is a problem that the sharp decrease, the gate leakage current increases, thereby reducing the reliability of the semiconductor device.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 중앙과 가장자리의 게이트산화막 두께를 차별화하여 고집적 반도체소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device that can improve the reliability of the highly integrated semiconductor device by differentiating the thickness of the gate oxide film at the center and the edge. .
도1은 종래 반도체소자의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a conventional semiconductor device.
도2는 본 발명의 일 실시예를 보인 수순단면도.Figure 2 is a cross-sectional view showing an embodiment of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
11:반도체기판 12:산화막11: semiconductor substrate 12: oxide film
13:질화막 14:측벽13: nitride film 14: side wall
15:게이트산화막 16:폴리실리콘15: gate oxide film 16: polysilicon
17:버퍼산화막 18,18`:고농도 및 저농도 소스드레인17: buffer oxide film 18,18`: high concentration and low concentration source drain
19:질화막측벽19: nitride film side wall
상기한 바와같은 본 발명의 목적은 기판의 상부에 산화막과 제1질화막을 순차적으로 증착한 후, 그 제1질화막의 일부를 식각하는 단계와; 상기 제1질화막 및 산화막의 상부에 고온저압산화막을 증착한 후, 선택적으로 식각하여 제1질화막의 측면에 제1측벽을 형성하는 단계와; 상기 제1질화막 및 제1측벽을 자기정렬 마스크로 이용하여 노출된 산화막을 통한 기판상에 질소이온을 주입한 후, 그 노출된 산화막 및 상기 제1측벽을 식각하여 기판을 노출시키는 단계와; 상기 노출된 기판에 산화공정을 통해 게이트산화막을 형성하는 단계와; 상기 게이트산화막 및 제1질화막의 상부에 폴리실리콘을 증착하고, 제1질화막이 노출되도록 에치백한 후, 노출된 제1질화막을 제거하는 단계와; 상기 산화막 및 폴리실리콘의 상부전면에 버퍼산화막을 증착한 후, 기판상에 저농도의 불순물이온을 주입하여 저농도의 소스/드레인을 형성하는 단계와; 상기 저농도의 소스/드레인이 형성된 반도체기판상에 제2질화막을 증착한 후, 선택적으로 식각하여 상기 폴리실리콘의 측면에 형성된 버퍼산화막의 측면에 질화막측벽을 형성하는 단계와; 상기 질화막측벽이 형성된 반도체 기판상에 고농도의 불순물이온을 주입하여 고농도의 소스/드레인을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An object of the present invention as described above comprises the steps of sequentially depositing an oxide film and a first nitride film on the substrate, and then etching a portion of the first nitride film; Depositing a high temperature low pressure oxide film on the first nitride film and the oxide film, and selectively etching to form a first side wall on a side of the first nitride film; Injecting nitrogen ions onto the substrate through the exposed oxide film using the first nitride film and the first side wall as a self-aligning mask, and then etching the exposed oxide film and the first side wall to expose the substrate; Forming a gate oxide film on the exposed substrate through an oxidation process; Depositing polysilicon on the gate oxide film and the first nitride film, etching back to expose the first nitride film, and then removing the exposed first nitride film; Depositing a buffer oxide film on the upper surface of the oxide film and the polysilicon, and implanting a low concentration of impurity ions onto a substrate to form a low concentration of source / drain; Depositing a second nitride film on the semiconductor substrate on which the low concentration source / drain is formed, and selectively etching to form a nitride film sidewall on a side of the buffer oxide film formed on the side of the polysilicon; It is achieved by the step of forming a high concentration source / drain by implanting a high concentration of impurity ions on the semiconductor substrate formed with the nitride film side wall, will be described in detail with reference to the accompanying drawings a method of manufacturing a semiconductor device according to the present invention Is as follows.
도2a 내지 도2i는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체기판(11)의 상부에 순차적으로 산화막(12)과 질화막(13)을 증착한 후, 사진식각공정을 이용하여 질화막(13)의 일부를 식각하는 단계(도2a)와; 그 질화막(13) 및 산화막(12)의 상부에 고온저압산화막을 증착한 후, 선택적으로 식각하여 질화막(13)의 측면에 측벽(14)을 형성하는 단계(도2b)와; 그 질화막(13) 및 측벽(14)을 자기정렬 마스크로 이용하여 노출된 산화막(12)을 통해 기판(11)상에 질소(N2)이온을 주입하는 단계(도2c)와; 그 노출된 산화막(12) 및 측벽(14)을 식각하여 기판(11)을 노출시키는 단계(도2d)와; 그 노출된 기판(11)에 산화공정을 통해 게이트산화막(15)을 형성하는 단계(도2e)와; 그 게이트산화막(15) 및 질화막(13)의 상부에 폴리실리콘(16)을 증착하고, 질화막(13)이 노출되도록 에치백한 후, 노출된 질화막(13)을 제거하는 단계(도2f)와; 그 산화막(12) 및 폴리실리콘(16)의 상부전면에 버퍼산화막(17)을 증착한 후, 기판(11)상에 저농도의 불순물이온을 주입하여 저농도의 소스/드레인(18`)을 형성하는 단계(도2g)와; 그 저농도의 소스/드레인(18`)이 형성된 반도체기판(11)상에 질화막을 증착한 후, 선택적으로 식각하여 상기 폴리실리콘(16)의 측면에 형성된 버퍼산화막(17)의 측면에 질화막측벽(19)을 형성하는 단계(도2h)와; 그 질화막측벽(19)이 형성된 반도체 기판(11)상에 고농도의 불순물이온을 주입하여 고농도의 소스/드레인(18)을 형성하는 단계(도2i)로 이루어진다. 이하, 상기한 바와같은 본 발명의 실시예를 좀더 상세히 설명한다.2A to 2I are cross-sectional views showing an embodiment of the present invention. As shown therein, after the oxide film 12 and the nitride film 13 are sequentially deposited on the semiconductor substrate 11, a photolithography process is performed. Etching a part of the nitride film 13 by using (FIG. 2A); Depositing a high temperature low pressure oxide film on the nitride film 13 and the oxide film 12, and then selectively etching to form sidewalls 14 on the side of the nitride film 13 (FIG. 2B); Injecting nitrogen (N 2 ) ions onto the substrate 11 through the exposed oxide film 12 using the nitride film 13 and the sidewall 14 as a self-aligning mask (FIG. 2C); Etching the exposed oxide film 12 and sidewall 14 to expose the substrate 11 (FIG. 2D); Forming a gate oxide film 15 on the exposed substrate 11 through an oxidation process (FIG. 2E); Depositing polysilicon 16 on the gate oxide film 15 and the nitride film 13, etching back to expose the nitride film 13, and then removing the exposed nitride film 13 (FIG. 2F) and ; After depositing a buffer oxide film 17 on the upper surface of the oxide film 12 and the polysilicon 16, a low concentration of source / drain 18 'is formed by implanting a low concentration of impurity ions onto the substrate 11. Step (Fig. 2g); After depositing a nitride film on the semiconductor substrate 11 on which the low concentration source / drain 18 ′ is formed, the nitride film side wall ( 19) (FIG. 2H); A high concentration of impurity ions are implanted onto the semiconductor substrate 11 on which the nitride film side wall 19 is formed to form a high concentration of source / drain 18 (FIG. 2I). Hereinafter, embodiments of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 순차적으로 산화막(12)과 질화막(13)을 증착한 후, 사진식각공정을 이용하여 질화막(13)의 일부를 식각한다. 이때, 산화막(12)의 일부가 노출된다.First, as shown in FIG. 2A, the oxide film 12 and the nitride film 13 are sequentially deposited on the semiconductor substrate 11, and then a part of the nitride film 13 is etched by using a photolithography process. At this time, part of the oxide film 12 is exposed.
그리고, 도2b에 도시한 바와같이 질화막(13) 및 산화막(12)의 상부에 고온저압산화막을 증착한 후, 선택적으로 식각하여 질화막(13)의 측면에 측벽(14)을 형성한다.As shown in FIG. 2B, a high temperature low pressure oxide film is deposited on the nitride film 13 and the oxide film 12, and then selectively etched to form sidewalls 14 on the side surfaces of the nitride film 13.
그리고, 도2c에 도시한 바와같이 질화막(13) 및 측벽(14)을 자기정렬 마스크로 이용하여 노출된 산화막(12)을 통해 기판(11)상에 질소(N2)이온을 주입한다. 이때, 질소(N2)이온은 측벽(14)에 의한 영향으로 노출된 기판(11)의 중앙에 집중된다.As shown in FIG. 2C, nitrogen (N 2 ) ions are implanted onto the substrate 11 through the exposed oxide film 12 using the nitride film 13 and the sidewall 14 as a self-aligning mask. At this time, nitrogen (N 2 ) ions are concentrated in the center of the substrate 11 exposed by the side wall 14.
그리고, 도2d에 도시한 바와같이 노출된 산화막(12) 및 측벽(14)을 식각하여 기판(11)을 노출시킨다.As shown in FIG. 2D, the exposed oxide film 12 and the sidewall 14 are etched to expose the substrate 11.
그리고, 도2e에 도시한 바와같이 노출된 기판(11)에 산화공정을 통해 게이트산화막(15)을 형성한다. 이때, 상기에서 기판(11)에 주입된 질소(N2)이온의 산화억제로 인해 게이트산화막(15)은 중앙이 얇고, 가장자리가 두껍게 형성된다.As shown in FIG. 2E, the gate oxide film 15 is formed on the exposed substrate 11 through an oxidation process. At this time, the gate oxide film 15 has a thin center and a thick edge due to oxidation of nitrogen (N 2 ) ions implanted into the substrate 11.
그리고, 도2f에 도시한 바와같이 게이트산화막(15) 및 질화막(13)의 상부에 폴리실리콘(16)을 증착하고, 질화막(13)이 노출되도록 에치백한 후, 노출된 질화막(13)을 제거한다. 이때, 질화막(13)은 습식식각방법을 이용하여 제거한다.As shown in FIG. 2F, polysilicon 16 is deposited on the gate oxide film 15 and the nitride film 13, etched back to expose the nitride film 13, and then the exposed nitride film 13 is exposed. Remove At this time, the nitride film 13 is removed using a wet etching method.
그리고, 도2g에 도시한 바와같이 산화막(12) 및 폴리실리콘(16)의 상부전면에 버퍼산화막(17)을 증착한 후, 기판(11)상에 저농도의 불순물이온을 주입하여 저농도의 소스/드레인(18`)을 형성한다. 이때, 버퍼산화막(17)을 증착하는 이유는 게이트전극이 되는 폴리실리콘(16)에 저농도의 불순물이온이 주입되는 것을 최소화하여 소자의 특성이 열화되는 것을 방지하기 위해서이다.Then, as shown in FIG. 2G, after depositing the buffer oxide film 17 on the upper surface of the oxide film 12 and the polysilicon 16, a low concentration of impurity ions are implanted onto the substrate 11 to inject a low concentration source / A drain 18 'is formed. At this time, the reason for depositing the buffer oxide film 17 is to prevent the deterioration of device characteristics by minimizing the injection of low concentration of impurity ions into the polysilicon 16 serving as the gate electrode.
그리고, 도2h에 도시한 바와같이 저농도의 소스/드레인(18`)이 형성된 반도체기판(11)상에 질화막을 증착한 후, 선택적으로 식각하여 상기 폴리실리콘(16)의 측면에 형성된 버퍼산화막(17)의 측면에 질화막측벽(19)을 형성하고, 도2i에 도시한 바와같이 그 질화막측벽(19)이 형성된 반도체 기판(11)상에 고농도의 불순물이온을 주입하여 고농도의 소스/드레인(18)을 형성한다. 이때, 고농도 및 저농도의 소스/드레인(18,18`)을 형성하는 이유는 종래와 동일하게 엘디디구조를 형성하여 단채널에 의한 영향으로 펀치쓰루가 발생하는 것을 억제하기 위해서이다.As shown in FIG. 2H, a nitride film is deposited on the semiconductor substrate 11 on which the low concentration source / drain 18 ′ is formed, and then selectively etched to form a buffer oxide film formed on the side of the polysilicon 16. A nitride film side wall 19 is formed on the side surface of the substrate 17, and a high concentration of source / drain 18 is implanted by implanting a high concentration of impurity ions onto the semiconductor substrate 11 on which the nitride film side wall 19 is formed. ). At this time, the reason for forming the high concentration and low concentration source / drain 18,18` is to form the LED structure as in the prior art and to suppress the occurrence of punch-through under the influence of the short channel.
또한, 본 발명의 다른 실시예로 상기 일 실시예에서 게이트산화막(15) 및 질화막(13)의 상부에 폴리실리콘(16)을 증착하고, 질화막(13)이 노출되도록 에치백한 후, 노출된 질화막(13)을 제거하는 단계(도2f) 이후에 큰 편향각(large angle tilt : LAT)을 갖는 이온주입을 통해 저농도의 불순물이온을 산화막(12)을 통해 기판(11)상에 주입하여 저농도 소스/드레인(18`)을 형성하는 단계와; 저농도의 소스/드레인(18`)이 형성된 반도체기판(11)상에 질화막을 증착한 후, 선택적으로 식각하여 상기 폴리실리콘(16)의 측면에 질화막측벽(19)을 형성하는 단계와; 그 질화막측벽(19) 및 폴리실리콘(16)을 자기정렬 마스크로 이용하여 큰 편향각을 갖는 이온주입을 통해 고농도의 불순물이온을 산화막(12)을 통해 기판(11)상에 주입하여 고농도 소스/드레인(18)을 형성하는 단계를 통한 반도체소자의 제조방법도 본 발명의 목적을 달성할 수 있다.In another embodiment of the present invention, the polysilicon 16 is deposited on the gate oxide film 15 and the nitride film 13 in the above-described embodiment, and then etched back to expose the nitride film 13 and then exposed. After removing the nitride film 13 (FIG. 2F), a low concentration of impurity ions are implanted onto the substrate 11 through the oxide film 12 through ion implantation having a large angle tilt (LAT). Forming a source / drain 18 ′; Depositing a nitride film on a semiconductor substrate (11) having a low concentration source / drain (18 ') and then selectively etching to form a nitride film sidewall (19) on the side of the polysilicon (16); Using the nitride film side wall 19 and the polysilicon 16 as a self-aligning mask, a high concentration of impurity ions are implanted onto the substrate 11 through the oxide film 12 through ion implantation having a large deflection angle. The method of manufacturing a semiconductor device through forming the drain 18 may also achieve the object of the present invention.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 질소이온의 산화억제특성을 이용하여 게이트산화막을 중앙이 얇고, 가장자리가 두껍게 형성함으로써, 반도체소자의 문턱전압을 증가시키고, 게이트 누설전류를 최소화하며, 열전자로 인한 펀치쓰루를 억제함으로써, 고집적 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In the method of manufacturing a semiconductor device according to the present invention as described above, the gate oxide film is formed with a thin center and a thick edge by using oxidation resistance of nitrogen ions, thereby increasing the threshold voltage of the semiconductor device and minimizing the gate leakage current. And, by suppressing the punch-through caused by the hot electrons, there is an effect that can improve the reliability of the highly integrated semiconductor device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063852A KR19990042916A (en) | 1997-11-28 | 1997-11-28 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063852A KR19990042916A (en) | 1997-11-28 | 1997-11-28 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990042916A true KR19990042916A (en) | 1999-06-15 |
Family
ID=66095026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970063852A KR19990042916A (en) | 1997-11-28 | 1997-11-28 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990042916A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044343A (en) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | Transistor in a semiconductor device and a method of manufacturing the same |
| KR20040051697A (en) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR100448166B1 (en) * | 2001-12-27 | 2004-09-13 | 동부전자 주식회사 | gate oxide manufacturing method of MOS device |
| KR100504432B1 (en) * | 1998-12-31 | 2005-09-26 | 주식회사 하이닉스반도체 | Gate electrode formation method of semiconductor device |
| KR100598163B1 (en) * | 1999-12-17 | 2006-07-10 | 주식회사 하이닉스반도체 | Method for fabricating MOS transistor with LDD structure |
| KR100741467B1 (en) * | 2006-07-12 | 2007-07-20 | 삼성전자주식회사 | Semiconductor device and forming the same |
| KR100809601B1 (en) * | 2006-07-25 | 2008-03-04 | 삼성전자주식회사 | Method of Fabricating Semiconductor Device |
| KR100866112B1 (en) * | 2002-06-28 | 2008-10-30 | 매그나칩 반도체 유한회사 | Method for fabricating of semiconductor device |
-
1997
- 1997-11-28 KR KR1019970063852A patent/KR19990042916A/en not_active Application Discontinuation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504432B1 (en) * | 1998-12-31 | 2005-09-26 | 주식회사 하이닉스반도체 | Gate electrode formation method of semiconductor device |
| KR100598163B1 (en) * | 1999-12-17 | 2006-07-10 | 주식회사 하이닉스반도체 | Method for fabricating MOS transistor with LDD structure |
| KR20030044343A (en) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | Transistor in a semiconductor device and a method of manufacturing the same |
| KR100448166B1 (en) * | 2001-12-27 | 2004-09-13 | 동부전자 주식회사 | gate oxide manufacturing method of MOS device |
| KR100866112B1 (en) * | 2002-06-28 | 2008-10-30 | 매그나칩 반도체 유한회사 | Method for fabricating of semiconductor device |
| KR20040051697A (en) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR100741467B1 (en) * | 2006-07-12 | 2007-07-20 | 삼성전자주식회사 | Semiconductor device and forming the same |
| US7759263B2 (en) | 2006-07-12 | 2010-07-20 | Samsung Electronics Co., Ltd. | Methods for fabricating improved gate dielectrics |
| US7879737B2 (en) | 2006-07-12 | 2011-02-01 | Samsung Electronics Co., Ltd. | Methods for fabricating improved gate dielectrics |
| KR100809601B1 (en) * | 2006-07-25 | 2008-03-04 | 삼성전자주식회사 | Method of Fabricating Semiconductor Device |
| US7569480B2 (en) | 2006-07-25 | 2009-08-04 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5804856A (en) | Depleted sidewall-poly LDD transistor | |
| US20030082861A1 (en) | Method for fabricating a MOSFET | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR19990042916A (en) | Manufacturing method of semiconductor device | |
| US6987038B2 (en) | Method for fabricating MOS field effect transistor | |
| KR100343469B1 (en) | Fabricating method of transistor | |
| KR0131992B1 (en) | Semiconductor device | |
| KR100487633B1 (en) | Manufacturing method of semiconductor device | |
| KR960013947B1 (en) | Mos transistor | |
| KR100504432B1 (en) | Gate electrode formation method of semiconductor device | |
| KR100226261B1 (en) | Method of manufacturing semiconductor device | |
| KR20010066328A (en) | A method for fabricating a transistor of a semiconductor device | |
| KR940002781B1 (en) | Manufacturing method for semiconductor device with curved double gate | |
| KR100247634B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR100324338B1 (en) | Fabricating method of high voltage transistor | |
| KR100253348B1 (en) | Method of fabricating mos transistor | |
| KR100259347B1 (en) | Structure of mos transistor and fabrication method thereof | |
| KR100215857B1 (en) | Method for fabricating transistor | |
| KR100973091B1 (en) | Method for manufacturing of mos transistor | |
| KR20020052680A (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100587379B1 (en) | Method for manufacturing of semiconductor device | |
| KR100202642B1 (en) | Method for manufacturing mos transistor | |
| KR20030087159A (en) | Semiconductor device and fabrication method thereof | |
| JP2002124667A (en) | Method of manufacturing semiconductor device | |
| KR20040058832A (en) | Soi semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |