KR100587379B1 - Method for manufacturing of semiconductor device - Google Patents
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Abstract
본 발명은 문턱전압 조절용 이온이 주입된 영역과 소오스 및 드레인 불순물 영역과 서로 접하지 않도록하여 소자의 특성 및 신뢰성을 개선시키는데 적당한 반도체 소자의 제조방법을 제공하기 위한 것으로서, 반도체 기판상에 마스크층을 형성하는 공정, 상기 마스크층을 선택적으로 제거하여 게이트 전극이 형성될 영역의 기판을 노출시키는 공정, 상기 노출된 기판을 포함한 마스크층상에 절연층을 형성하는 공정, 상기 절연층을 마스크로 이용하여 상기 노출된 기판내에 상기 게이트 전극이 형성될 영역보다 작은 범위로 문턱전압 조절용 이온주입을 실시하는 공정, 상기 마스크층을 제거하는 공정, 상기 노출된 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정, 상기 절연층을 제거하는 공정, 및 상기 게이트 전극 양측의 기판내에 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The present invention is to provide a method for manufacturing a semiconductor device suitable for improving the characteristics and reliability of the device by avoiding contact with the region implanted with the threshold voltage ion and the source and drain impurity regions. Forming the insulating layer; selectively removing the mask layer to expose a substrate in a region where a gate electrode is to be formed; forming an insulating layer on the mask layer including the exposed substrate; and using the insulating layer as a mask. Performing ion implantation for adjusting the threshold voltage in a region smaller than a region where the gate electrode is to be formed in the exposed substrate, removing the mask layer, and forming a gate electrode on the exposed substrate through a gate insulating film Removing the insulating layer, and in the substrates on both sides of the gate electrode. Including a step of forming a trehalose / drain impurity region is characterized in that formed.
문턱전압Threshold voltage
Description
도 1a 내지 1f는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2a 내지 2g는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 공정단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 제 1 절연층21
23 : 제 2 절연층 24 : 제 3 절연층23: second insulating layer 24: third insulating layer
25 : 게이트 절연막 26 : 게이트 전극25 gate
27 : LDD영역 28 : 측벽27: LDD region 28: side wall
29,29a : 소오스 및 드레인 불순물 영역29,29a: source and drain impurity regions
본 발명은 반도체 소자에 관한 것으로, 특히 트랜지스터의 문턱전압 조절용 이온이 주입된 영역과 소오스 및 드레인 불순물 영역이 서로 접하지 않도록 하는 것에 의해 셀의 특성 및 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for improving cell characteristics and reliability by preventing a region into which an ion for threshold voltage adjustment of a transistor is implanted and a source and drain impurity region do not contact each other. will be.
이하, 종래 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 1f는 종래 반도체 소자의 제조방법을 설명하기 위한 공정단면도로써, 도 1a에 도시한 바와 같이, 반도체 기판(11)을 활성영역과 필드영역으로 분리한 후, 기판(11)의 표면내에 셀 트랜지스터의 문턱전압 조절용 이온주입을 실시한다.1A to 1F are process cross-sectional views for explaining a conventional method of manufacturing a semiconductor device. As shown in FIG. 1A, after separating a
도 1b에 도시한 바와 같이, 상기 기판(11)상에 게이트 절연막(12)을 형성한 후, 도 1c에 도시한 바와 같이, 게이트전극 물질 예를들어 폴리실리콘층(13)을 형성한다.As shown in FIG. 1B, after the gate
폴리실리콘층(13)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 게이트 전극 영역을 정의한 다음 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 폴리실리콘층(13)을 제거하여 도 1d에 도시한 바와 같이, 게이트 전극(13a)을 형성한다.After applying a photoresist (not shown) on the
이후, 도 1e에 도시한 바와 같이, 상기 게이트 전극(13a)을 마스크로 이용하여 LDD이온주입을 실시하여 상기 게이트 전극(13a) 양측의 기판(11) 표면내에 LDD영역(14)을 형성한다.Thereafter, as shown in FIG. 1E, LDD ion implantation is performed using the
도 1f에 도시한 바와 같이, 게이트 전극(13a)을 포함한 기판(11)상에 절연막을 증착한 후 에치백하여 상기 게이트 전극(13a)의 양측면에 측벽(15)을 형성한다.As shown in FIG. 1F, an insulating film is deposited on the
상기 측벽(15) 및 게이트 전극(13a)을 마스크로 고농도의 소오스/드레인용 불순물 이온주입을 통해 소오스/드레인 불순물 영역(16,16a)을 형성하면 종래 기술에 따른 반도체 소자의 제조공정이 완료된다. When the source /
그러나 종래 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.However, the conventional method of manufacturing a semiconductor device has the following problems.
첫째, 집적도가 증가함에 따라 셀 트랜지스터의 게이트 길이가 줄어들면서 문턱전압을 확보하기 위한 문턱전압 조절용 이온의 도즈량은 증가할 수 밖에 없다.First, as the degree of integration increases, the gate length of the cell transistor decreases, so that the dose amount of the threshold voltage control ion for securing the threshold voltage increases.
이러한 상황속에 셀 트랜지스터의 문턱전압을 증가시키기 위해 문턱전압 조절용 이온의 도즈량을 증가시킬 경우, 기판과 소오스 및 드레인 불순물 영역과의 접합부에서 전계가 증가하게 되어 누설전류가 증가하게 되는 문제점이 있었다.In this situation, when the dose amount of the threshold voltage control ion is increased to increase the threshold voltage of the cell transistor, the electric field increases at the junction between the substrate and the source and drain impurity regions, thereby increasing the leakage current.
이는 포즈 리프레쉬(Pause Refresh) 특성을 저하시키는 요인으로 작용한다.This acts as a factor of lowering the pause refresh characteristic.
둘째, 첫번째 문제점을 고려하여 문턱전압 조절용 이온의 도즈량을 감소시킬 경우 트랜지스터의 오프 전류에 의한 디스터브 리프레쉬(Disturb Refresh)특성의 저하를 초래한다.Second, when the dose amount of the threshold voltage adjustment ion is reduced in consideration of the first problem, the disturb refresh characteristic due to the off current of the transistor is reduced.
셋째, 소오스 및 드레인 불순물 영역의 도즈량을 증가시킬 경우, 펀치쓰루우에 의한 숏 채널 마진 확보가 어려우며, 상기 불순물 영역의 도즈량을 변화시키지 않은 상태에서 문턱전압 조절용 이온의 도즈량이 증가할 경우, 소오스/드레인의 저항이 커져 특성이 나빠지며, 셀 트랜지스터의 핫 캐리어 특성이 극도로 저하되는 문제가 발생한다.Third, when increasing the dose amount of the source and drain impurity regions, it is difficult to secure a short channel margin by punch-through, and when the dose amount of the threshold voltage control ion increases without changing the dose amount of the impurity region, The resistance of the / drain becomes large, resulting in deterioration of the characteristics, and a problem in that the hot carrier characteristic of the cell transistor is extremely degraded.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로써, 문턱전압 조절용 이온이 주입된 영역과 소오스 및 드레인 불순물 영역과 서로 접하지 않도록하여 전술한 종래의 문제점을 해결하므로써, 소자의 특성 및 신뢰성을 개선시키는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problems of the prior art, and solves the above-mentioned conventional problems by avoiding contact with the region into which the threshold voltage adjustment ions are implanted and the source and drain impurity regions. And to provide a method for manufacturing a semiconductor device suitable for improving the reliability.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 마스크층을 형성하는 공정, 상기 마스크층을 선택적으로 제거하여 게이트 전극이 형성될 영역의 기판을 노출시키는 공정, 상기 노출된 기판을 포함한 마스크층상에 절연층을 형성하는 공정, 상기 절연층을 마스크로 이용하여 상기 노출된 기판내에 상기 게이트 전극이 형성될 영역보다 작은 범위로 문턱전압 조절용 이온주입을 실시하는 공정, 상기 마스크층을 제거하는 공정, 상기 노출된 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정, 상기 절연층을 제거하는 공정, 및 상기 게이트 전극 양측의 기판내에 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is a step of forming a mask layer on a semiconductor substrate, selectively removing the mask layer to expose the substrate of the region where the gate electrode is to be formed, the exposure Forming an insulating layer on the mask layer including the substrate, and performing ion implantation for adjusting the threshold voltage within a range smaller than a region where the gate electrode is to be formed in the exposed substrate using the insulating layer as a mask, the mask Removing the layer, forming a gate electrode on the exposed substrate via a gate insulating film, removing the insulating layer, and forming a source / drain impurity region in the substrate on both sides of the gate electrode. It is characterized by comprising.
먼저, 본 발명의 반도체 소자의 제조방법은 게이트 전극이 형성될 영역의 반도체 기판이 노출되도록 마스크를 형성한다.First, in the method of manufacturing a semiconductor device of the present invention, a mask is formed to expose a semiconductor substrate in a region where a gate electrode is to be formed.
이때, 마스크는 절연막 또는 포토레지스트를 적용하는 것이 가능하다.At this time, the mask can be applied to the insulating film or photoresist.
이후, 마스크의 측면에 측벽을 형성하여 최초 마스크에 의해 노출된 영역보다 더 작은 폭으로 기판을 노출시킨다.Thereafter, sidewalls are formed on the sides of the mask to expose the substrate with a smaller width than the area exposed by the original mask.
그리고 노출된 기판에 문턱전압 조절용 이온을 주입한다. 따라서, 적어도 측벽의 하부에는 문턱전압 조절용 이온이 주입되지 않는다.And the threshold voltage control ion is implanted into the exposed substrate. Therefore, at least the lower portion of the sidewall is not implanted with the threshold voltage adjustment ions.
이후, 상기 측벽을 제거한 후, 게이트 절연막과 게이트 전극을 형성하면, 게이트 전극의 양쪽 엣지부위에 상응하는 기판에는 문턱전압 조절용 이온이 존재하지 않는다.Subsequently, after the sidewalls are removed, when the gate insulating layer and the gate electrode are formed, the threshold voltage control ions do not exist in the substrate corresponding to both edge portions of the gate electrode.
이어서, 상기 마스크를 제거한 후, 게이트 전극을 마스크로 그 양측의 기판내에 소오스/드레인 불순물 영역을 형성한다.Subsequently, after removing the mask, source / drain impurity regions are formed in the substrates on both sides thereof using the gate electrode as a mask.
따라서, 문턱전압 조절용 이온은 상기 소오스/드레인 불순물 영역과 접하지 않게 된다.Therefore, the threshold voltage adjusting ion does not come into contact with the source / drain impurity region.
이는 문턱전압 조절용 이온의 도즈량을 증가시키더라도 접합부위에서 전계가 증가하지 않게 된다.This does not increase the electric field at the junction even if the dose of the threshold voltage control ion is increased.
이하, 본 발명의 반도체 소자 제조방법의 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, an embodiment of a semiconductor device manufacturing method of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2g는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(21)을 활성영역과 필드영역으로 정의한 후, 상기 반도체 기판(21)상에 제 1 절연층(22)을 형성하고, 상기 제 1 절연층(22)상에 제 2 절연층(23)을 차례로 적층한다.As shown in FIG. 2A, after the
여기서, 상기 제 1 절연층(22)의 물질은 실리콘 산화막이고, 제 2 절연층(23)의 물질은 실리콘 질화막이다.Here, the material of the first
상기 제 2 절연층(23)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상공정으로 패터닝한다.After applying a photoresist (not shown) on the second
패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 2 절연층(23) 및 제 1 절연층(22)을 선택적으로 제거하여 도 2b에 도시한 바와 같이, 게이트 전극이 형성될 영역의 기판(21)을 노출시킨다.The second
도 2c에 도시한 바와 같이, 노출된 기판(21)을 포함한 제 2 절연층(23)상에 제 3 절연층(24)을 형성한다.As shown in FIG. 2C, a third
여기서, 상기 제 3 절연층(24)의 물질은 상기 제 2 절연층(23)과 식각선택비가 큰 실리콘 산화막이다.The material of the third
도 2d에 도시한 바와 같이, 상기 제 3 절연층(24)을 마스크로 이용하여 문턱전압 조절용 이온주입을 실시한다.As shown in FIG. 2D, ion implantation for threshold voltage adjustment is performed using the third
따라서, 상기 제 2 절연층(23)의 측면에는 제 3 절연층(24)이 형성되어 있으므로 상기 제 3 절연층(24) 하부의 기판에는 문턱전압 조절용 이온이 주입되지 않는다.Accordingly, since the third
이는 문턱전압 조절용 이온이 이후에 형성될 게이트 전극의 길이에 상응하여 주입되는 것이 아니라 게이트 전극의 길이보다 작은 범위로 형성되는 것을 의미한다.This means that the threshold voltage adjusting ions are not implanted corresponding to the length of the gate electrode to be formed later, but are formed in a range smaller than the length of the gate electrode.
따라서, 문턱전압 조절용 이온은 상기 게이트 전극 양측에 형성되는 소오스 드레인 불순물 영역과 접하지 않게 된다.Accordingly, the threshold voltage adjusting ions do not come into contact with the source drain impurity regions formed on both sides of the gate electrode.
이후, 도 2e에 도시한 바와 같이, 상기 제 3 절연층(24)을 제거한 후, 상기 노출된 기판(21)상에 게이트 절연막(25)을 형성한다.Thereafter, as shown in FIG. 2E, after the third insulating
도 2f에 도시한 바와 같이, 게이트 전극 물질을 충분한 두께로 증착한 후, 평탄화 공정을 실시하여 상기 제 2 절연층(23)의 높이로 형성되는 게이트 전극(26)을 형성한다.As shown in FIG. 2F, the gate electrode material is deposited to a sufficient thickness, and then the planarization process is performed to form the
도 2g에 도시한 바와 같이, 제 2 절연층(23)과 제 1 절연층(22)을 제거하여 기판(21)을 노출시킨 후, 상기 게이트 전극(26)을 마스크로 저농도 불순물 이온주입을 통해 기판(21) 표면내에 LDD영역(27)을 형성한다.As shown in FIG. 2G, the second insulating
그리고 게이트 전극(26)의 양측면에 측벽(28)을 형성한 다음 고농도의 소오스/드레인용 불순물 이온주입을 실시하여 소오스 및 드레인 불순물 영역(29,29a)을 형성하면, 본 발명의 반도체 소자 제조공정이 완료된다. The
이상에서 상술한 바와 같이, 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As mentioned above, the manufacturing method of the semiconductor element of this invention has the following effects.
첫째, 셀 트랜지스터의 문턱전압 조절용 이온이 소오스/드레인 경계면에까지 형성되지 않아 문턱전압 조절용 이온의 도즈량을 증가시켜도 접합근처에서 전계가 증가하지 않아 포즈 및 디스터브 리프레쉬 특성을 개선시킬 수 있다.First, even though the threshold voltage adjusting ions of the cell transistor are not formed at the source / drain interface, even if the dose amount of the threshold voltage adjusting ions is increased, the electric field does not increase near the junction, thereby improving the pose and disturb refresh characteristics.
둘째, 셀 트랜지스터의 문턱전압 조절용 이온주입이 소오스 및 드레인 경계면에까지 형성되지 않아 소오스 및 드레인용 불순물의 도즈량을 증가시키지 않고 소오스/드레인 저항을 감소시킬 수 있어 셀 트랜지스터의 특성을 개선시킨다.Second, since the ion implantation for adjusting the threshold voltage of the cell transistor is not formed at the source and drain interface, the source / drain resistance can be reduced without increasing the dose of the source and drain impurities, thereby improving the characteristics of the cell transistor.
셋째, 핫 캐리어 현상을 방지하므로 소자의 신뢰성을 개선시킨다.Third, the reliability of the device is improved by preventing the hot carrier phenomenon.
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| KR (1) | KR100587379B1 (en) |
-
1999
- 1999-01-30 KR KR1019990003119A patent/KR100587379B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20000052201A (en) | 2000-08-16 |
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