KR100386610B1 - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 드레인 불순물 영역과 문턱전압 조절용 불순물층간에 전계가 발생하는 것을 방지하여 소자의 신뢰성을 개선시키기 위한 것으로, 본 발명 반도체 소자는 반도체 기판과, 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 게이트 전극 하부의 기판 표면내에 형성되며 게이트 전극보다 작은 폭을 갖는 문턱전압 조절용 불순물층과, 문턱전압 조절용 불순물층과 소정거리를 두고 게이트 전극 양측의 기판내에 형성되는 소오스 및 드레인 불순물 영역을 포함하여 구성되고, 본 발명의 반도체 소자 제조방법은 반도체 기판의 일부가 노출되도록 기판상에 제 1 반도체 물질층을 형성하는 공정과, 노출된 기판을 포함한 제 1 반도체 물질층의 표면상에 제 2 반도체 물질층을 형성하는 공정과, 제 2 반도체 물질층 하부의 기판내에 노출부위보다 작은 폭으로 문턱전압 조절용 불순물층을 형성하는 공정과, 제 2 반도체 물질층을 제거한 후, 노출부위에 그에 상응하는 폭으로 게이트 절연막과 게이트 전극을 차례로 형성하는 공정과, 제 1 반도체 물질층을 제거한 후, 게이트 전극 양측의 기판내에 문턱전압 조절용 불순물층과 각각 이격되도록 소오스 및 드레인 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.The present invention is to improve the reliability of the device by preventing the generation of an electric field between the drain impurity region and the impurity layer for adjusting the threshold voltage. And an impurity layer for adjusting a threshold voltage having a width smaller than that of the gate electrode, and a source and drain impurity region formed in the substrate on both sides of the gate electrode at a predetermined distance from the impurity layer for controlling the threshold voltage. The semiconductor device manufacturing method of the present invention comprises the steps of forming a first semiconductor material layer on a substrate such that a portion of the semiconductor substrate is exposed, and a second semiconductor on the surface of the first semiconductor material layer including the exposed substrate. Forming a material layer and an exposed portion in the substrate under the second semiconductor material layer Forming an impurity layer for adjusting the threshold voltage with a width smaller than the above; removing the second semiconductor material layer, and subsequently forming a gate insulating film and a gate electrode in a width corresponding to the exposed portion; and first semiconductor material layer. And removing the source and forming source and drain impurity regions in the substrates on both sides of the gate electrode so as to be spaced apart from the impurity layer for adjusting the threshold voltage, respectively.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 모스팻 소자의 구조 및 그제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a structure of a MOSFET and a method of manufacturing the same.
통상, 저전압 소자는 오프(off)상태에서 누설전류를 최소화하기 위해 문턱전압(Threshold voltage)을 높여 주여야 한다.Typically, low voltage devices must increase the threshold voltage to minimize leakage current in the off state.
문턱전압을 높여주기 위해 가장 많이 사용되는 방법은 문턱전압 조절용 이온주입을 실시하는 것이다.The most commonly used method to increase the threshold voltage is to perform ion implantation for adjusting the threshold voltage.
하지만, 문턱전압 조절용 이온주입을 실시함에 따라 여러가지 문제들이 대두되게 되는데, 이를 효율적으로 억제시키기 위한 연구들이 계속되고 있다.However, various problems arise as the ion implantation for adjusting the threshold voltage arises, and researches for effectively suppressing them continue.
이하, 종래 기술에 따른 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 반도체 소자의 구조단면도이다.1 is a structural cross-sectional view of a semiconductor device according to the prior art.
도 1에 도시한 바와 같이, 액티브 영역의 반도체 기판(11)상에 게이트 절연막(14)을 개재하여 형성된 게이트 전극(15a), 상기 게이트 전극(15a) 양측의 기판 표면내에 형성된 소오스/드레인 불순물 영역(16,17), 상기 게이트 전극(15a)과 동일한 폭을 갖고 그 하부의 기판 표면내에 형성되는 문턱전압 조절용 불순물층(13)으로 구성된다.As shown in FIG. 1, a gate electrode 15a formed on a semiconductor substrate 11 in an active region via a gate insulating film 14 and a source / drain impurity region formed in the substrate surface on both sides of the gate electrode 15a. (16,17), and the impurity layer (13) for adjusting the threshold voltage which is the same width as the gate electrode (15a) and is formed in the substrate surface below.
여기서, 문턱전압 조절용 불순물층(13)과 상기 소오스 및 드레인 불순물 영역(16,17)은 게이트 전극(15a)의 양쪽 에지 부위에서 서로 접하게 된다.Here, the threshold voltage adjusting impurity layer 13 and the source and drain impurity regions 16 and 17 are in contact with each other at both edge portions of the gate electrode 15a.
이와 같이 구성된 종래 반도체 소자 제조방법을 도 2a 내지 2e를 참조하여 설명하기로 한다.A conventional semiconductor device manufacturing method configured as described above will be described with reference to FIGS. 2A through 2E.
도 2a 내지 2d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2a에 도시한 바와 같이, 반도체 기판(11)을 필드 영역과 액티브 영역으로 정의한 후, 상기 필드 영역에 트렌치 아이솔레이션(Trench Isolation) 공정을 이용하여 소자 격리 영역(도시하지 않음)을 형성한다.As shown in FIG. 2A, after the semiconductor substrate 11 is defined as a field region and an active region, a device isolation region (not shown) is formed in the field region by using a trench isolation process.
이후, 기판(11) 전면에 제 1 절연층(12)을 형성하고, 제 1 절연층(12)상에 포토레지스트(도시하지 않음)를 도포한 후, 패터닝하여 게이트 전극이 형성될 영역을 정의(define)한다.Thereafter, a first insulating layer 12 is formed on the entire surface of the substrate 11, a photoresist (not shown) is applied on the first insulating layer 12, and then patterned to define an area in which the gate electrode is to be formed. (define)
그리고, 패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 제 1 절연층(12)을 선택적으로 제거하여 게이트 전극이 형성될 부위의 기판(11)을 노출시킨다.Then, the first insulating layer 12 is selectively removed by an etching process using the patterned photoresist as a mask to expose the substrate 11 at a portion where the gate electrode is to be formed.
이어, 문턱전압 조절용 이온주입을 실시하여 노출부위의 기판 표면내에 문턱전압 조절용 불순물층(13)을 형성한다.Subsequently, the threshold voltage adjustment ion implantation is performed to form the threshold voltage control impurity layer 13 in the substrate surface of the exposed portion.
도 2b에 도시한 바와 같이, 포토레지스트를 제거한 후, 상기 노출된 기판(11)상에 게이트 산화막(14)을 성장시킨 후, 상기 게이트 산화막(14)을 포함한 제 1 절연층(12)상에 게이트 전극 물질(15)을 형성한다.As shown in FIG. 2B, after the photoresist is removed, a gate oxide film 14 is grown on the exposed substrate 11, and then on the first insulating layer 12 including the gate oxide film 14. Gate electrode material 15 is formed.
이때, 게이트 전극 물질(15)로서는 통상 폴리실리콘을 적용한다.In this case, polysilicon is usually applied as the gate electrode material 15.
도 2c에 도시한 바와 같이, CMP(Chemical Mechanical Polishing) 공정을 이용하여 제 1 절연층(12)의 표면이 노출될 때까지 평탄화 공정을 수행한다.As shown in FIG. 2C, the planarization process is performed until the surface of the first insulating layer 12 is exposed using a chemical mechanical polishing (CMP) process.
이어서, 도 2d에 도시한 바와 같이, 제 1 절연층(12)만을 제거하여 게이트 전극(15a)을 형성한 후, 게이트 전극(15a)을 마스크로 이용한 고농도 불순물이온주입 및 확산 공정을 실시하여 게이트 전극(15a) 양측의 기판내에 소오스/드레인 불순물 영역(16,17)을 형성하면, 종래 기술에 따른 반도체 소자 제조공정이 완료된다.Subsequently, as shown in FIG. 2D, only the first insulating layer 12 is removed to form the gate electrode 15a, and then a high concentration impurity ion implantation and diffusion process using the gate electrode 15a as a mask is performed. When the source / drain impurity regions 16 and 17 are formed in the substrates on both sides of the electrode 15a, the semiconductor device manufacturing process according to the prior art is completed.
그러나 상기와 같은 종래 반도체 소자 및 그 제조방법은 다음과 같은 문제점이 있었다.However, the conventional semiconductor device and its manufacturing method as described above had the following problems.
오프(off) 상태에서의 누설전류를 감소시키기 위해 문턱전압 조절용 불순물층을 형성함에 따라 기판의 도핑농도가 증가하게 되고, 이에 따라 드레인 불순물 영역과 문턱전압 조절용 불순물층과의 사이에 강한 전계가 형성된다.As the impurity layer for adjusting the threshold voltage is formed to reduce the leakage current in the off state, the doping concentration of the substrate is increased, thereby forming a strong electric field between the drain impurity region and the impurity layer for adjusting the threshold voltage. do.
따라서, 오프상태에서도 게이트 유도(induce)에 따른 리키지 전류가 흐르게 되어 소자의 신뢰성을 저하시키게 된다.Therefore, even in the off state, a leakage current due to gate induction flows, thereby lowering the reliability of the device.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 드레인 불순물 영역과 문턱전압 조절용 불순물층간에 전계가 발생하지 않도록하여 누설전류를 감소시켜 소자의 신뢰성을 개선시키는데 적당한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, and a semiconductor device suitable for improving the reliability of the device by reducing the leakage current by preventing an electric field is generated between the drain impurity region and the threshold voltage control impurity layer and its fabrication The purpose is to provide a method.
도 1은 종래 기술에 따른 반도체 소자의 구조단면도1 is a structural cross-sectional view of a semiconductor device according to the prior art
도 2a 내지 2d는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 3은 본 발명에 따른 반도체 소자의 구조단면도3 is a structural cross-sectional view of a semiconductor device according to the present invention.
도 4a 내지 4e는 본 발명 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도4A through 4E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 5a 내지 5e는 본 발명 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도5A through 5E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
41 : 반도체 기판 42,43 : 제 1, 제 2 절연층41: semiconductor substrate 42,43: first and second insulating layers
44 : 문턱전압 조절용 불순물층 45 : 게이트 절연막44 impurity layer for adjusting the threshold voltage 45 gate insulating film
46a : 게이트 전극 47,48 : 소오스/드레인 불순물 영역46a: gate electrode 47,48: source / drain impurity region
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판과, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극 하부의 상기 기판 표면내에 형성되며 상기 게이트 전극보다 작은 폭을 갖는 문턱전압 조절용 불순물층과, 상기 문턱전압 조절용 불순물층과 소정거리를 두고 상기 게이트 전극 양측의 기판내에 형성되는 소오스 및 드레인 불순물 영역을 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a semiconductor substrate, a gate electrode formed on the semiconductor substrate via a gate insulating film, and formed in the substrate surface below the gate electrode and having a width smaller than the gate electrode. And a source and drain impurity region formed in the substrate on both sides of the gate electrode at a predetermined distance from the impurity layer for controlling the threshold voltage.
그리고, 본 발명 제 1 실시예의 반도체 소자 제조방법은 반도체 기판의 일부가 노출되도록 상기 기판상에 제 1 반도체 물질층을 형성하는 공정과, 상기 노출된 기판을 포함한 제 1 반도체 물질층의 표면상에 제 2 반도체 물질층을 형성하는 공정과, 상기 제 2 반도체 물질층 하부의 기판내에 상기 노출부위보다 작은 폭으로 문턱전압 조절용 불순물층을 형성하는 공정과, 상기 제 2 반도체 물질층을 제거한 후, 상기 노출부위에 그에 상응하는 폭으로 게이트 절연막과 게이트 전극을 차례로 형성하는 공정과, 상기 제 1 반도체 물질층을 제거한 후, 상기 게이트 전극 양측의 기판내에 상기 문턱전압 조절용 불순물층과 각각 이격되도록 소오스 및 드레인 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하고, 본 발명 제 2 실시예의 반도체 소자 제조방법은 반도체 기판상에 반도체 물질층을 형성한 후, 소정부분 식각하여 상기 기판의 일부를 노출시키는 공정과, 상기 식각된 부위의 반도체 물질층의 측면에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 이용한 이온주입으로 상기 기판 표면내에 문턱전압 조절용 불순물층을 형성하는 공정과, 상기 측벽을 제거한 후, 상기 노출부위의 기판상에 게이트 절연막과 게이트 전극을 차례로 형성하는 공정과, 상기 반도체 물질층을 제거하는 공정과, 상기 게이트 전극 양측의 기판내에 상기 문턱전압 조절용 불순물층과는 각각 이격되는 소오스 및 드레인 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.In the semiconductor device manufacturing method of the first embodiment of the present invention, there is provided a process of forming a first semiconductor material layer on the substrate such that a part of the semiconductor substrate is exposed, and on the surface of the first semiconductor material layer including the exposed substrate. Forming a second semiconductor material layer, forming an impurity layer for controlling the threshold voltage in a width smaller than the exposed portion in the substrate under the second semiconductor material layer, and removing the second semiconductor material layer, Forming a gate insulating film and a gate electrode in order to have a width corresponding to the exposed portion, and removing the first semiconductor material layer, and then separating the source and drain so as to be spaced apart from the impurity layer for controlling the threshold voltage in the substrate on both sides of the gate electrode. And a step of forming an impurity region, wherein the semiconductor device fabrication method of the second embodiment of the present invention Forming a semiconductor material layer on the semiconductor substrate, and then etching a predetermined portion to expose a portion of the substrate, forming a sidewall on a side surface of the semiconductor material layer of the etched portion, and using the sidewall as a mask. Forming an impurity layer for adjusting the threshold voltage in the surface of the substrate by ion implantation, removing the sidewalls, and subsequently forming a gate insulating film and a gate electrode on the exposed portion of the substrate; and removing the semiconductor material layer. And forming source and drain impurity regions spaced apart from the threshold voltage impurity layer, respectively, in the substrates on both sides of the gate electrode.
이하, 본 발명의 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same will be described with reference to the accompanying drawings.
먼저, 본 발명은 저전압 소자의 구현을 위한 문턱전압 조절용 불순물영역 형성시, 상기 문턱전압 조절용 불순물 영역이 드레인 불순물 영역과 서로 접촉되지 않도록 형성하여 두 영역간의 전계 발생을 방지하는데 특징이 있다.First, the present invention is characterized in that when forming the impurity region for adjusting the threshold voltage for implementing the low voltage device, the impurity region for adjusting the threshold voltage is formed so as not to be in contact with the drain impurity region to prevent the generation of an electric field between the two regions.
도 3은 본 발명에 따른 반도체 소자의 구조단면도이다.3 is a structural cross-sectional view of a semiconductor device according to the present invention.
도 3에 도시한 바와 같이, 반도체 기판(41), 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극(46a), 상기 게이트 전극(46a) 하부의 상기 기판 표면내에 형성되며 상기 게이트 전극보다 작은 폭을 갖는 문턱전압 조절용 불순물층(44), 상기 문턱전압 조절용 불순물층(44)과 소정거리를 두고 상기 게이트 전극(46a) 양측의 기판내에 형성되는 소오스 및 드레인 불순물 영역(47,48)을 포함하여 구성된다.As illustrated in FIG. 3, a semiconductor substrate 41, a gate electrode 46a formed on the semiconductor substrate via a gate insulating film, and formed in the substrate surface below the gate electrode 46a and smaller than the gate electrode. A threshold voltage regulating impurity layer 44 having a width, and source and drain impurity regions 47 and 48 formed in the substrate on both sides of the gate electrode 46a at a predetermined distance from the threshold voltage regulating impurity layer 44. It is configured by.
여기서, 상기 문턱전압 조절용 불순물층(44)은 소오스 불순물 영역(47)과는 서로 접촉되어도 무관하나, 드레인 불순물 영역(48)과는 반드시 이격되어야 한다.The threshold voltage adjusting impurity layer 44 may be in contact with the source impurity region 47, but must be spaced apart from the drain impurity region 48.
따라서, 문턱전압 조절용 불순물층(44)이 소오스 및 드레인 불순물 영역(47,48)과 각각 이격되는 구조가 가능하고, 소오스 불순물 영역(47)과는 접촉되고 드레인 불순물 영역(48)과는 이격되는 구조가 가능하다.Thus, a structure in which the threshold voltage regulating impurity layer 44 is spaced apart from the source and drain impurity regions 47 and 48, respectively, is possible, and is in contact with the source impurity region 47 and spaced apart from the drain impurity region 48. The structure is possible.
이와 같은 본 발명의 반도체 소자 제조방법을 보다 상세하게 설명하기로 한다.Such a semiconductor device manufacturing method of the present invention will be described in more detail.
도 4a 내지 4e는 본 발명 반도체 소자 제조방법에 따른 제 1 실시예를 설명하기 위한 공정단면도이다.4A through 4E are cross-sectional views illustrating a first embodiment of the method of manufacturing a semiconductor device according to the present invention.
도 4a에 도시한 바와 같이, 반도체 기판(41)상에 제 1 반도체 물질층으로서, 제 1 절연층(42)을 형성한다.As shown in FIG. 4A, the first insulating layer 42 is formed on the semiconductor substrate 41 as the first semiconductor material layer.
상기 제 1 절연층(42)은 산화막 또는 질화막 또는 산화막과 질화막의 적층막을 적용한다.The first insulating layer 42 may be an oxide film, a nitride film, or a laminate film of an oxide film and a nitride film.
상기 제 1 절연층(42)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상 공정으로 패터닝한다.A photoresist (not shown) is applied on the first insulating layer 42, and then patterned by exposure and development processes.
패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 상기 제 1 절연층(42)을 소정부분 제거하여 게이트 전극이 형성될 부위에 상응하는 기판(41)의 일부를 노출시킨다.In the etching process using the patterned photoresist as a mask, a portion of the first insulating layer 42 is removed to expose a portion of the substrate 41 corresponding to a portion where the gate electrode is to be formed.
도 4b에 도시한 바와 같이, 상기 노출된 기판(41)을 포함한 제 1 절연층(42)의 표면상에 제 2 반도체 물질층으로서, 제 2 절연층(43)을 형성한다.As shown in FIG. 4B, a second insulating layer 43 is formed as a second semiconductor material layer on the surface of the first insulating layer 42 including the exposed substrate 41.
이때, 상기 제 2 절연층(43)은 산화막 또는 질화막 또는 산화막과 질화막의 적층막을 적용하며, 상기 제 2 절연층(43)은 CVD(Chemical Vapor Deposition)공정으로 형성한다.In this case, the second insulating layer 43 may be formed of an oxide film or a nitride film or a laminated film of an oxide film and a nitride film, and the second insulating layer 43 is formed by a chemical vapor deposition (CVD) process.
이후, 마스크없이 문턱전압 조절용 이온주입을 실시하여 상기 노출부위에 상응하는 기판의 표면내에 문턱전압 조절용 불순물층(44)을 형성한다.Thereafter, the threshold voltage adjusting ion implantation is performed without a mask to form the threshold voltage adjusting impurity layer 44 in the surface of the substrate corresponding to the exposed portion.
이때, 상기 문턱전압 조절용 불순물층(44)은 최초 기판의 노출부위보다 더 작은 폭으로 형성된다. 즉, 이후에 형성될 게이트 전극의 폭 보다 더 작은 폭을 갖는다.At this time, the threshold voltage adjusting impurity layer 44 is formed to have a smaller width than the exposed portion of the original substrate. That is, it has a width smaller than the width of the gate electrode to be formed later.
한편, 문턱전압 조절용 불순물층(44)을 형성할 때, 이온주입(Ion Implant)대신에 이온 샤워(Ion Shower)공정을 이용하여 형성할 수도 있으며, 상기 문턱전압 조절용 불순물층을 형성하기 위해 사용되는 이온은 As, B, BF2, P, Sb 중 어느 하나이다.Meanwhile, when forming the impurity layer 44 for adjusting the threshold voltage, it may be formed using an ion shower process instead of ion implantation, and is used to form the impurity layer for adjusting the threshold voltage. The ion is any one of As, B, BF 2 , P, and Sb.
이어서, 도 4c에 도시한 바와 같이, 상기 제 2 절연층(43)을 제거한 후, 노출된 기판(41)상에 게이트 절연막(45)을 형성하고, 상기 게이트 절연막(45)을 포함한 기판 전면에 게이트 전극 물질층(46)을 형성한다.Subsequently, as shown in FIG. 4C, after the second insulating layer 43 is removed, a gate insulating film 45 is formed on the exposed substrate 41, and the entire surface including the gate insulating film 45 is formed. A gate electrode material layer 46 is formed.
게이트 전극 물질층(46)으로서는 통상 폴리실리콘을 적용한다.As the gate electrode material layer 46, polysilicon is usually applied.
이어, 도 4d에 도시한 바와 같이, 상기 제 1 절연층(42)의 표면이 노출될 때까지 평탄화 공정을 진행한다.Subsequently, as shown in FIG. 4D, the planarization process is performed until the surface of the first insulating layer 42 is exposed.
이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing)공정을 이용한다.In this case, the planarization process uses a chemical mechanical polishing (CMP) process.
도 4e에 도시한 바와 같이, 상기 제 1 절연층(42)을 제거하면, 게이트 전극(46a)이 형성된다.As shown in FIG. 4E, when the first insulating layer 42 is removed, the gate electrode 46a is formed.
이후, 게이트 전극(46a)을 마스크로 이용한 고농도 불순물 이온주입을 실시하여 상기 게이트 전극(46a) 양측의 기판내에 소오스 및 드레인 불순물 영역(47,48)을 형성하면 본 발명 제 1 실시예의 반도체 소자 제조공정이 완료된다.Subsequently, a high concentration of impurity ions are implanted using the gate electrode 46a as a mask to form source and drain impurity regions 47 and 48 in the substrates on both sides of the gate electrode 46a, thereby manufacturing the semiconductor device of the first embodiment of the present invention. The process is complete.
한편, 도 5a 내지 5e는 본 발명 반도체 소자 제조방법에 따른 제 2 실시예를 설명하기 위한 공정단면도이다.5A to 5E are cross-sectional views illustrating a second embodiment of the semiconductor device manufacturing method of the present invention.
도 5a에 도시한 바와 같이, 반도체 기판(41)상에 제 1 반도체 물질층으로서, 제 1 절연층(42)을 형성한다.As shown in FIG. 5A, a first insulating layer 42 is formed on the semiconductor substrate 41 as the first semiconductor material layer.
상기 제 1 절연층(42)은 산화막 또는 질화막 또는 산화막과 질화막의 적층막을 적용한다.The first insulating layer 42 may be an oxide film, a nitride film, or a laminate film of an oxide film and a nitride film.
상기 제 1 절연층(42)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상 공정으로 패터닝한다.A photoresist (not shown) is applied on the first insulating layer 42, and then patterned by exposure and development processes.
패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 1 절연층(42)을 소정부분 제거하여 게이트 전극이 형성될 부위에 상응하는 기판(41)의 일부를 노출시킨다.In the etching process using the patterned photoresist as a mask, a portion of the first insulating layer 42 is removed to expose a portion of the substrate 41 corresponding to a portion where the gate electrode is to be formed.
도 5b에 도시한 바와 같이, 상기 노출된 기판을 포함한 제 1 절연층(42)의 표면상에 제 2 반도체 물질층으로서 제 2 절연층(43)을 형성한다.As shown in FIG. 5B, a second insulating layer 43 is formed as a second semiconductor material layer on the surface of the first insulating layer 42 including the exposed substrate.
이때, 제 2 절연층(43)은 산화막 또는 질화막 또는 산화막과 질화막의 적층막을 적용하며, CVD공정으로 형성한다.In this case, the second insulating layer 43 is formed by an CVD process by applying an oxide film or a nitride film or a laminated film of an oxide film and a nitride film.
이어, 도 5c에 도시한 바와 같이, 에치백(etchback) 공정을 이용하여 상기 제 1 절연층(42)의 측면에 측벽(43a)을 형성한다.Subsequently, as illustrated in FIG. 5C, the sidewall 43a is formed on the side surface of the first insulating layer 42 using an etchback process.
이후, 측벽(43a)을 마스크로 이용한 불순물 이온주입을 통해 기판의 표면내에 문턱전압 조절용 불순물층(44)을 형성한다.Thereafter, the impurity layer 44 for adjusting the threshold voltage is formed in the surface of the substrate through the implantation of impurity ions using the sidewall 43a as a mask.
여기서, 주입되는 이온은 As, B, BF2, P, Sb 중 어느하나이다.Here, the implanted ion is any one of As, B, BF 2 , P, and Sb.
한편, 문턱전압 조절용 불순물층(44)을 형성함에 있어서, 이온주입(Ion Implant) 대신에 이온 샤워(Ion Shower)공정을 이용하는 것이 가능하다.Meanwhile, in forming the impurity layer 44 for adjusting the threshold voltage, it is possible to use an ion shower process instead of ion implantation.
도 5d에 도시한 바와 같이, 상기 측벽(43a)을 제거한 후, 노출된 기판(41)상에 게이트 절연막(45)을 형성한 후, 상기 게이트 절연막(45)을 포함한 기판 전면에 게이트 전극 물질층(46)을 형성한 후, 상기 제 1 절연층(42)의 표면이 노출될 때까지 평탄화 공정을 수행한다.As shown in FIG. 5D, after the sidewall 43a is removed, a gate insulating layer 45 is formed on the exposed substrate 41, and then a gate electrode material layer is formed on the entire surface of the substrate including the gate insulating layer 45. After forming 46, the planarization process is performed until the surface of the first insulating layer 42 is exposed.
이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing)공정을 이용한다.In this case, the planarization process uses a chemical mechanical polishing (CMP) process.
도 5e에 도시한 바와 같이, 제 1 절연층(42)을 제거하여 게이트 전극(46a)을 형성한 후, 상기 게이트 전극(46a)을 마스크로 불순물 이온주입을 실시하여 게이트 전극(46a) 양측의 기판내에 소오스 및 드레인 불순물 영역(47,48)을 형성하면 본 발명 제 2 실시예에 따른 반도체 소자 제조공정이 완료된다.As shown in FIG. 5E, after the first insulating layer 42 is removed to form the gate electrode 46a, impurity ions are implanted using the gate electrode 46a as a mask to form the gate electrode 46a. Forming source and drain impurity regions 47 and 48 in the substrate completes the semiconductor device manufacturing process according to the second embodiment of the present invention.
이상 상술한 바와 같이, 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the semiconductor device of the present invention and its manufacturing method have the following effects.
문턱전압 조절용 불순물층이 드레인 불순물 영역과 접촉되지 않도록 서로 이격시키는 것에 의해 드레인 불순물 영역과 문턱전압 조절용 불순물층간의 전계가 발생하지 않도록하여 오프 커런트(off current)을 방지하므로써, 저전압 동작이 가능하다.Low-voltage operation is possible by preventing the off current from occurring by preventing an electric field between the drain impurity region and the threshold voltage regulating impurity layer from being spaced apart from each other so that the threshold voltage regulating impurity layer does not come into contact with the drain impurity region.
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