KR100485004B1 - Soi semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 SOI(Silicon On Insulator, 이하, SOI라 칭함) 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 SOI 반도체 소자의 제조 방법은, 실리콘 기판상에 매몰산화막을 증착한 다음, 상기 매몰산화막 상부에 액티브 실리콘층을 형성하는 단계; 상기 실리콘 기판에 P형 이온을 주입함으로써, 매몰산화막의 하부의 실리콘 영역에 P 월 영역를 형성하는 단계; 소자의 문턱 전압을 조정하기 위해 채널 문턱 전압 이온 주입 공정을 실시하여 N-채널 영역을 형성하는 단계; 상기 N-채널 영역 위에 게이트 전극으로 사용되는 게이트 산화막을 형성하는 단계; 게이트 전극을 패터닝하여 형성한 후, 소오스/드레인 영역으로서 사용될 활성 영역(8)을 형성하기 위해 N+ 이온을 이온 주입하는 단계; 상기 실리콘 기판 및 매몰 산화층(2)를 제거하기 위해, 산화막과 질화막으로 이루어진 스페이서(9)를 형성하는 단계; 및 스페이서(9)를 이용하여 실리콘 기판 및 매몰 산화층을 식각 공정에 의해 제거하고, 상기 노출된 게이트 전극 구조물의 측벽에 전도성 스페이서(10)을 형성하는 단계를 포함한다. The present invention relates to a silicon on insulator (SOI) semiconductor device and a method of manufacturing the same. A method of manufacturing an SOI semiconductor device according to an embodiment of the present invention includes depositing an investment oxide film on a silicon substrate, and then forming an active silicon layer on the investment oxide film; Forming a P-wall region in the silicon region under the buried oxide film by implanting P-type ions into the silicon substrate; Performing a channel threshold voltage ion implantation process to form an N-channel region to adjust the threshold voltage of the device; Forming a gate oxide film on the N-channel region, the gate oxide film being used as a gate electrode; After patterning and forming the gate electrode, ion implanting N + ions to form an active region 8 to be used as a source / drain region; Forming a spacer (9) consisting of an oxide film and a nitride film to remove the silicon substrate and the buried oxide layer (2); And removing the silicon substrate and the buried oxide layer by the etching process using the spacer 9, and forming the conductive spacer 10 on the sidewall of the exposed gate electrode structure.
Description
본 발명은 SOI(Silicon On Insulator, 이하, SOI라 칭함) 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세히 설명하면, 본 발명은 SOI 반도체 소자에 있어서, 게이트의 스페이서를 전도성이 있는 물질로 대체함으로써, 킨크(Kink) 현상 및 오프 누설 전류(Off Leakage Current, 이하, Ioff라 칭함)를 줄이기 위한 것이다. The present invention relates to a silicon on insulator (SOI) semiconductor device and a method of manufacturing the same. More specifically, in the SOI semiconductor device, the present invention is to reduce the kink phenomenon and the off leakage current (hereinafter referred to as Ioff) by replacing the spacer of the gate with a conductive material. .
종래의 SOI 소자의 특성은 벌크(BULK) 소자에 비해 기판에 일정한 전압을 잡아 주지 못함으로 인하여 기판에 정공이 축적되어 작은 전압에서도 항복 전압이 발생되어 채널을 통해 제어하는 소자로서의 역할을 하지 못하는 문제점이 있다. 이러한 문제점을 해결하기 위해 여러 가지 방법이 모색되어 왔다. 그 한 방법으로서 활성 영역이 형성될 지역을 먼저 패터닝한 후, 매몰 산화막(Buried Oxide : BOX)를 제거한 상태에서 전도성이 있는 물질의 스페이서를 형성한다. 그 스페이서를 포함하는 SOI 반도체 소자 구조물 전체에 산화물을 충분히 증착한 후, CMP(Chemical Machinary Polishing) 방식으로 산화막을 연마하여 STI(Shallow Trench Isolation)를 형성하고, 그 STI 위에 게이트 전극을 형성하였다.The characteristics of the conventional SOI device are not able to hold a constant voltage on the substrate as compared to the bulk device, so holes accumulate on the substrate and a breakdown voltage is generated even at a small voltage, thereby failing to function as a device to control through a channel. There is this. Various methods have been sought to solve this problem. As a method, a region where an active region is to be formed is first patterned, and then a spacer of a conductive material is formed in a state where buried oxide (BOX) is removed. After sufficiently depositing an oxide on the entire SOI semiconductor device structure including the spacer, the oxide film was polished by chemical mechanical polishing (CMP) to form shallow trench isolation (STI), and a gate electrode was formed on the STI.
상술한 종래의 SOI 반도체 소자의 제조 방법은, 도 1a 내지 도 1e에 예시적으로 도시한 바와 같이 단계별로 설명될 수 있다. 도 1a 내지 도 1e를 참조하여 종래의 SOI 반도체 소자의 제조 공정에 대해 간단히 설명한다..The above-described method for manufacturing a conventional SOI semiconductor device may be described step by step as exemplarily illustrated in FIGS. 1A to 1E. A manufacturing process of a conventional SOI semiconductor device will be briefly described with reference to FIGS. 1A to 1E.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(11)상에 매몰산화막(12)을 증착한 다음, 상기 매몰산화막(12) 상부에 액티브 실리콘층(13)을 형성한다. 상기 액티브 실리콘층(13) 상부에 절연막(14)과 마스크막(15)을 차례로 증착한다. 이어서, 상기 마스크막(15) 상부에 공통 소오스 영역을 형성하기 위하여 소정의 감광막 패턴(미도시)을 증착하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막(15)과 절연막(14)을 차례로 패터닝한다. 상기 포토레지스트 패턴을 제거한 후, 전체 구조의 상면에 제1 불순물 이온주입을 실시하여, 상기 액티브 실리콘층(13)에 공통 소오스 영역(30)을 형성한다.First, as shown in FIG. 1A, the buried oxide film 12 is deposited on the silicon substrate 11, and then an active silicon layer 13 is formed on the buried oxide film 12. The insulating film 14 and the mask film 15 are sequentially deposited on the active silicon layer 13. Subsequently, a predetermined photoresist pattern (not shown) is deposited to form a common source region on the mask layer 15, and the mask layer 15 and the insulating layer 14 are formed using the photoresist pattern as an etching mask. Patterning in turn. After removing the photoresist pattern, first impurity ions are implanted into the upper surface of the entire structure to form a common source region 30 in the active silicon layer 13.
도 1b에 도시된 바와 같이, 상기 공통 소오스 영역(30)을 형성한 후의 결과물상에 폴리실리콘막(16)을 증착하고, 그 상부에 하드마스크막(17)을 증착한다. 상기 하드마스크막(17)과 폴리실리콘막(16)을 차례로 연마하여 상기 마스크막(15)을 노출시킨다. 그 다음, 상기 마스크막(15)과 절연막(14)을 차례로 제거하여 게이트 구조로 형성된 공통 소오스 라인(18)을 형성한다. 그 다음, 상기 공통 소오스 라인(18)이 형성된 전체구조 상면에 열산화막(19)을 증착한 다음, 이어서, 실리콘 질화막(미도시)을 증착한다. 그 다음, 상기 실리콘 질화막을 등방성 식각하여 상기 공통 소오스 라인(18) 양측벽에 소정의 박막 스페이서(20)를 형성한다.As shown in FIG. 1B, a polysilicon film 16 is deposited on the resultant after the common source region 30 is formed, and a hard mask film 17 is deposited thereon. The hard mask layer 17 and the polysilicon layer 16 are polished in order to expose the mask layer 15. Next, the mask layer 15 and the insulating layer 14 are sequentially removed to form a common source line 18 having a gate structure. Next, a thermal oxide film 19 is deposited on the upper surface of the entire structure on which the common source line 18 is formed, and then a silicon nitride film (not shown) is deposited. Then, the silicon nitride film is isotropically etched to form a predetermined thin film spacer 20 on both sidewalls of the common source line 18.
이 때, 상기 열산화막(19) 및 박막 스페이서(20)는 상기 공통 소오스 라인(18)과 이후 형성될 게이트 전극용 스페이서와의 일정한 간격을 유지하기 위해 형성된다.In this case, the thermal oxide film 19 and the thin film spacer 20 are formed to maintain a constant distance between the common source line 18 and the spacer for the gate electrode to be formed later.
도 1c에 도시된 바와 같이, 상기 박막 스페이서(20)가 형성된 전체구조 상면에 폴리실리콘막(미도시)를 증착한 다음, 상기 폴리실리콘막을 등방성 식각하여 상기 박막 스페이서(20) 양측벽에 게이트 전극용 스페이서(21)를 형성한다. 상기 게이트 전극용 스페이서(21)가 형성된 전체구조 상면에 배리어 질화막(22)을 증착한다.As illustrated in FIG. 1C, a polysilicon film (not shown) is deposited on the entire structure on which the thin film spacer 20 is formed, and then the isotropic etching of the polysilicon film is performed to gate electrodes on both sidewalls of the thin film spacer 20. The spacer 21 is formed. The barrier nitride layer 22 is deposited on the upper surface of the entire structure on which the gate electrode spacer 21 is formed.
도 1d에 도시된 바와 같이, 상기 배리어 질화막(22)이 형성된 전체 표면상에 제2 불순물 이온주입을 실시한다. 이에 따라, 상기 하드마스크막(15) 하부에 있는 공통 소오스 라인(18)은 영향을 받지 않으면서, 한 쌍의 게이트 전극(21a) 및 상기 액티브 실리콘층(13)에 한 쌍의 드레인 영역(40)을 형성한다.As shown in Fig. 1D, second impurity ion implantation is performed on the entire surface of the barrier nitride film 22 formed thereon. Accordingly, the common source line 18 under the hard mask layer 15 is not affected, and the pair of drain regions 40 are disposed on the pair of gate electrodes 21a and the active silicon layer 13. ).
이 때, 상기 드레인 영역(40)에 발생하는 전계를 줄이기 위하여 낮은 에너지로 불순물 이온주입을 실시하거나, 확산 공정을 실시하여 드레인 영역(40)을 형성할 수 있다. In this case, in order to reduce the electric field generated in the drain region 40, impurity ion implantation may be performed with low energy, or a diffusion process may be performed to form the drain region 40.
그 다음, 상기 액티브 실리콘층(13)의 드레인 영역(40)이 노출되도록 상기 배리어 질화막(22)과 열산화막(19)을 식각한다.Next, the barrier nitride film 22 and the thermal oxide film 19 are etched to expose the drain region 40 of the active silicon layer 13.
그 다음, 도 1e에 도시된 바와같이, 후속 금속배선라인 형성공정 중, 상기 금속배선라인과 상기 드레인 영역(40)과의 콘택시 상기 게이트 전극(21a)을 보호하기 위해, 상기 드레인 영역(40) 상부에 에피택셜 성장법을 이용하여 한 쌍의 엘리베이티드(elevated) 드레인전극(40a)을 형성한다. Next, as shown in FIG. 1E, during the subsequent metal wiring line forming process, to protect the gate electrode 21a during contact between the metal wiring line and the drain region 40, the drain region 40. A pair of elevated drain electrodes 40a are formed on the upper part of the wafer by using an epitaxial growth method.
이러한 종래의 SOI 반도체 소자에 있어서는 나이트라이드 막을 사용하여 소자 분리를 수행하고, 성 영역이 형성될 지역을 먼저 패터닝한 후, 매몰 산화막(Buried Oxide : BOX)를 제거한 상태에서 전도성이 있는 물질의 스페이서를 형성한다. 그 스페이서를 포함하는 SOI 반도체 소자 구조물 전체에 산화물을 충분히 증착한 후, CMP(Chemical Machinary Polishing) 방식으로 산화막을 연마하여 STI(Shallow Trench Isolation)를 형성하고, 그 STI 위에 게이트 전극을 형성하기 때문에 SOI 반도체 소자 제조 공정은 복잡하다는 문제점이 있다. In such a conventional SOI semiconductor device, device isolation is performed using a nitride film, a region where a region is to be formed is first patterned, and then a spacer of a conductive material is removed in a state where a buried oxide film (BOX) is removed. Form. After the oxide is sufficiently deposited on the entire SOI semiconductor device structure including the spacer, the oxide film is polished by chemical mechanical polishing (CMP) to form shallow trench isolation (STI), and a gate electrode is formed on the STI. The semiconductor device manufacturing process is complicated.
또한, 종래의 SOI 반도체 소자는 킨크 현상 및 오프 누설 전류가 발생하는 문제점이 있다. In addition, the conventional SOI semiconductor device has a problem that the kink phenomenon and the off leakage current occurs.
이러한 점을 감안하여, 본 발명의 목적은 SOI 반도체 소자의 저전압, 고속의 소자 특성을 유지하면서, 킨크 현상 및 오프 누설 전류를 감소시키기 위한 것이다. In view of this point, an object of the present invention is to reduce the kink phenomenon and the off leakage current while maintaining the low voltage and high speed device characteristics of the SOI semiconductor device.
또한, 본 발명은 소자 분리와 동시에 활성 영역을 형성하는 임의의 공정에서 게이트 전극을 형성함으로써, 제조 공정을 단순화하기 위한 것이다. In addition, the present invention aims to simplify the manufacturing process by forming the gate electrode in any process of forming active regions simultaneously with device isolation.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 매몰 산화막을 증착하는 단계와, 상기 매몰 산화막 상부에 액티브 실리콘층을 형성하는 단계와, 상기 매몰 산화막의 하부에 월 영역를 형성하는 단계와, 상기 액티브 실리콘층 내에 채널 영역을 형성하는 단계와, 상기 채널 영역 상부의 일부 영역에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 액티브 실리콘층 내에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 산화막과 질화막으로 이루어진 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 이용한 식각공정을 통해 상기 소오스/드레인 영역, 상기 액티브 실리콘층 및 상기 매몰 산화막을 식각하여 상기 월 영역을 노출시키는 단계와, 상기 제1 스페이서, 식각공정을 통해 노출된 상기 소오스/드레인 영역, 상기 액티브 실리콘층 및 상기 매몰 산화막의 양측벽에 전도성 물질로 제2 스페이서를 형성하는 단계를 포함하는 SOI 반도체 소자의 제조 방법을 제공한다. According to an aspect of the present invention, there is provided a method of depositing a buried oxide film on a substrate, forming an active silicon layer on the buried oxide film, and forming a wall region below the buried oxide film. Forming a channel region in the active silicon layer, forming a gate oxide film and a gate electrode in a portion of the upper portion of the channel region, and forming a source / gate in the active silicon layer exposed to both sides of the gate electrode. Forming a drain region, forming a first spacer formed of an oxide film and a nitride film on both sidewalls of the gate electrode, and etching the source / drain region, the active silicon layer, and an etching process using the first spacer; Etching the buried oxide layer to expose the wall region, the first spacer, A method of manufacturing a SOI semiconductor device includes forming a second spacer of a conductive material on both sidewalls of the source / drain region, the active silicon layer, and the buried oxide layer exposed through an etching process.
본 발명의 실시예에 따른 SOI 반도체 소자의 제조 방법에 있어서, 상기 채널 문턱 전압 이온 주입 공정은 단채널 효과로 인한 문턱 전압의 감소 및 오프 누설 전류의 증가를 방지하기 위해 일반 소자 보다 2-3 배 증가시켜 수행되는 것이 바람직하다. In the method of manufacturing an SOI semiconductor device according to an embodiment of the present invention, the channel threshold voltage ion implantation process is 2-3 times higher than that of a general device to prevent a decrease in threshold voltage and an increase in off leakage current due to a short channel effect. It is preferable to carry out by increasing.
본 발명의 실시예에 따른 SOI 반도체 소자의 제조 방법에 있어서, LDD 이온 주입 공정이 소스/드레인 의 활성 영역 이온 주입 공정보다 먼저 실시하고, 상기 게이트 전극(7)과 소스/드레인의 활성영역 간의 미중첩으로 인하여 게이트 전극(7)의 측벽을 제거하며, 상기 게이트 전극(7)의 측벽을 제거한 후, 저에너지, 고농도롤 소스/드레인 영역 이온 주입을 추가로 실시한하고, 상기 소스/드레인의 이온 주입을 추가로 실시할 때, 측벽의 두께에 따라 0 ∼30 °로 틸트(Tilt)를 주어 이온 주입을 실시하며, 또한, 게이트 전극의 측벽을 제거한 상태에서 벌크 쪽의 펀치 스루를 개선하기 위해 하로(Halo) 이온 주입을 실시하는 것이 바람직하다. In the method for fabricating an SOI semiconductor device according to an embodiment of the present invention, the LDD ion implantation process is performed before the active region ion implantation process of the source / drain, and there is no difference between the gate electrode 7 and the active region of the source / drain. Due to the overlap, the sidewalls of the gate electrode 7 are removed, the sidewalls of the gate electrode 7 are removed, and low energy, high concentration roll source / drain region ion implantation is further performed, and ion implantation of the source / drain is performed. In addition, the ion implantation is performed by giving a tilt at 0 to 30 ° depending on the thickness of the sidewall, and further improving the bulk punch through while removing the sidewall of the gate electrode. It is preferable to perform ion implantation.
(실시예)(Example)
이하, 도 2a 내지 도 2g를 참조하여 SOI 반도체 소자 및 그 제조 공정에 대해 상세히 설명한다. Hereinafter, an SOI semiconductor device and a manufacturing process thereof will be described in detail with reference to FIGS. 2A to 2G.
도 2a에 도시한 바와 같이, 실리콘 기판(1)상에 매몰 산화막(BOX; 3)을 증착한 다음, 상기 매몰 산화막(3) 상부에 액티브 실리콘층(4)을 형성한다. 상기 실리콘 기판에 P형 이온을 주입함으로써, 매몰 산화막(BOX; 3)의 하부의 실리콘 영역에 P 월 영역(2)를 형성한다. As shown in FIG. 2A, the buried oxide film BOX 3 is deposited on the silicon substrate 1, and then an active silicon layer 4 is formed on the buried oxide film 3. By implanting P-type ions into the silicon substrate, the P-wall region 2 is formed in the silicon region under the buried oxide film BOX 3.
도 2b에 있어서, 액티브 실리콘 층(4) 상부에 소자의 펀치 스루(Punch Through)와 소자 분리막 아래의 펀치 스루를 방지하기 위해 이온 주입을 실시한 후, 소자의 문턱 전압을 조정하기 위해 채널 문턱 전압(Channel VT) 이온 주입 공정을 실시하여 N-채널 영역(5)을 형성한다. 여기서, 상기 채널 문턱 전압 이온 주입 공정은 단채널 효과로 인한 문턱 전압의 감소 및 오프 누설 전류의 증가를 방지하기 위해 일반 소자 보다 2-3 배 증가시켜 수행된다. In FIG. 2B, after ion implantation is performed to prevent punch through of the device and punch through below the device isolation layer on the active silicon layer 4, a channel threshold voltage ( Channel VT) ion implantation process is performed to form the N-channel region 5. In this case, the channel threshold voltage ion implantation process is performed by increasing 2-3 times than a general device in order to prevent a decrease in threshold voltage and an increase in off leakage current due to a short channel effect.
도 2c에 도시한 바와 같이, 액티브 실리콘 층(4)의 상부에 형성된 N-채널 영역(5)위에 게이트 산화막(6)을 CVD 등을 이용하여 형성한다.As shown in Fig. 2C, a gate oxide film 6 is formed on the N-channel region 5 formed on the active silicon layer 4 by CVD or the like.
도 2d에 도시한 바와 같이, 게이트 산화막(16)과 게이트 전극(7)을 패터닝하여 형성한 후, 소오스/드레인 영역으로서 사용될 활성 영역(8)을 형성하기 위해 N+ 이온을 이온 주입을 실시한다.As shown in FIG. 2D, after the gate oxide film 16 and the gate electrode 7 are patterned and formed, N + ions are implanted to form an active region 8 to be used as a source / drain region.
일반적으로 반도체 소자의 제조 공정에서는 LDD 이온 주입 공정이 소스/드레인 의 활성 영역 이온 주입 공정보다 먼저 실시하지만, 본 발명에서는 소스/드레인 의 활성 영역 이온 주입 공정을 먼저 실시한다. Generally, the LDD ion implantation process is performed before the active region ion implantation process of the source / drain in the semiconductor device manufacturing process, but the active region ion implantation process of the source / drain is performed first.
상기 게이트 전극(7)과 소스/드레인의 활성영역 간의 미중첩으로 인하여 게이트 전극(7)의 측벽을 제거한다. Sidewalls of the gate electrode 7 are removed due to the non-overlapping between the gate electrode 7 and the active region of the source / drain.
상기 게이트 전극(7)의 측벽을 제거한 후, 저에너지, 고농도롤 소스/드레인 영역 이온 주입을 추가로 실시한다. 상기 소스/드레인의 이온 주입을 추가로 실시할 때, 측벽의 두께에 따라 0 ∼30 °로 틸트(Tilt)를 주어 이온 주입을 실시한다. 또한, 게이트 전극의 측벽을 제거한 상태에서 벌크 쪽의 펀치 스루를 개선하기 위해 하로(Halo) 이온 주입을 실시한다. After removing the sidewalls of the gate electrode 7, low energy, high concentration roll source / drain region ion implantation is further performed. When the ion implantation of the source / drain is further performed, ion implantation is performed by giving a tilt to 0 to 30 ° depending on the thickness of the sidewall. In addition, halo ion implantation is performed to improve the punch-through on the bulk side with the sidewalls of the gate electrode removed.
도 2e에 도시한 바와 같이, 후속의 공정에 의해 형성되어질 비트라인과의 단락을 방지하고, 상기 실리콘 기판 및 매몰 산화막(3)를 제거하기 위해, 산화막과 질화막으로 이루어진 스페이서(9)를 형성한다. As shown in Fig. 2E, a spacer 9 made of an oxide film and a nitride film is formed in order to prevent a short circuit with the bit line to be formed by a subsequent process and to remove the silicon substrate and the buried oxide film 3. .
도 2f에 도시한 바와 같이, 스페이서(9)를 이용하여 실리콘 기판 및 매몰 산화층을 식각 공정에 의해 제거한다. 그 다음, 상기 노출된 게이트 전극 구조물의 측벽에 전도성 스페이서(10)을 형성한다. As shown in FIG. 2F, the silicon substrate and the buried oxide layer are removed by an etching process using the spacer 9. Next, a conductive spacer 10 is formed on sidewalls of the exposed gate electrode structure.
이 도전성 스페이서에 의해 종래의 SOI 반도체 소자에서 발생되었던 킨크 현상이 제거되었으며, 동시에 이 구조에 의해 오프 누설 전류 특성도 개선되었다는 것을 알 수 있다. It can be seen that the conductive spacer eliminates the kink phenomenon generated in the conventional SOI semiconductor device, and at the same time, the off leakage current characteristic is also improved by this structure.
도 2g에 도시한 바와 같이, STI(11)를 형성하기 위해, 상기 구조물의 전면에 절연막을 형성한다. 그 다음, CMP 방식에 의해 STI(11)의 일부를 제거하여 소자들 사이를 분리시킨다. As shown in Fig. 2G, to form the STI 11, an insulating film is formed on the entire surface of the structure. Then, a part of the STI 11 is removed by the CMP method to separate the elements.
본 발명의 실시예에 따르면, SOI 반도체 소자에 있어서, 킨크 현상과 오프 누설 전류를 개선할 수 있으며, 소자 분리와 동시에 활성 영역을 형성하는 임의의 공정에서 게이트 전극을 형성함으로써, 제조 공정을 단순화하는 효과를 나타낸다. According to an embodiment of the present invention, in the SOI semiconductor device, it is possible to improve the kink phenomenon and the off leakage current, and to simplify the manufacturing process by forming a gate electrode in any process of forming an active region at the same time as device isolation. Effect.
따라서, SOI 반도체 소자의 제조 공정을 단순화함에 따른 비용 절감의 효과가 있다. Therefore, there is a cost reduction effect by simplifying the manufacturing process of the SOI semiconductor device.
상술한 상세한 설명 및 도면은 본 발명의 범위를 제한하기 위한 것이 아니라, 단지 예시적으로 도시 및 설명된 것임을 인지하여야 한다. 따라서, 본 발명의 상세한 설명 및 도면을 참조한 본 분야의 숙련된 기술자에 의해 용이하게 변형될 수 있음을 인지하여야 하며, 이러한 변형예는 본 발명의 범위에 속하는 것으로 해석되어야 할 것이며, 본 발명의 범위는 첨부된 특허 청구의 범위에서 청구한 것에 의해서만 정해진다는 것을 인식하여야 한다. It is to be understood that the foregoing detailed description and drawings are by way of illustration only and not as a limitation of the scope of the invention. Therefore, it should be appreciated that modifications can be easily made by those skilled in the art with reference to the detailed description and drawings of the present invention. Such modifications should be interpreted as falling within the scope of the present invention, and the scope of the present invention. It should be appreciated that is determined only by the claims made in the appended claims.
도 1a 내지 도 1e 종래의 SOI 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a conventional SOI semiconductor device and a manufacturing method thereof.
도 2a 내지 도 2g는 본 발명에 따른 SOI 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.2A to 2G are cross-sectional views illustrating a SOI semiconductor device and a method of manufacturing the same according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1: 실리콘 기판 3: 매몰산화막(BOX)1: silicon substrate 3: investment oxide film (BOX)
4: 액티브 실리콘 층 2: P 웰 영역4: active silicon layer 2: P well region
5: N 채널 영역 6: 게이트 산화막5: N channel region 6: gate oxide
7: 게이트 전극 9: 스페이서7: gate electrode 9: spacer
10: 전도성 스페이서10: conductive spacer
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