KR100334968B1 - Method for fabricating buried channel type PMOS transistor - Google Patents
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Abstract
본 발명은 매몰 채널 PMOS 트랜지스터 제조 방법에 관한 것으로서, 특히 그 방법은 소자의 활성 영역과 분리영역을 정의하는 필드산화막이 형성된 반도체 기판의 활성 영역내에 n형 웰을 형성하고, n형 웰 내에 n형 불순물로서 As을 이온 주입한 후에 연속해서 P를 이온주입하여 펀치 스톱 영역을 형성하고, 기판 내에 p형 불순물을 이온 주입하여 문턱전압 조절영역을 형성한 후에 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하고, 게이트전극을 마스크로 하여 게이트전극 에지와 필드산화막 사이에 드러난 기판 내에 n형 불순물이 주입된 소오스/드레인 영역을 형성한다. 이에 따라, 본 발명은 펀치 스톱 영역을 위한 n형 불순물 이온 주입시 As로 이온 주입한 후에 P를 연속적으로 이온 주입하여 채널 영역내에 전자 이동을 증가시켜 전류 구동능력을 높일 수 있다.The present invention relates to a method of manufacturing a buried channel PMOS transistor, and in particular, the method forms an n-type well in an active region of a semiconductor substrate on which a field oxide film defining an active region and an isolation region of an element is formed, and an n-type in an n-type well. After implanting As as an impurity, P is continuously implanted to form a punch stop region, and a p-type impurity is implanted into the substrate to form a threshold voltage regulating region, and then a gate insulating film is formed over the active region of the substrate. A gate electrode is formed thereon, and a source / drain region into which n-type impurities are implanted is formed in the substrate exposed between the gate electrode edge and the field oxide film using the gate electrode as a mask. Accordingly, the present invention can increase the current driving ability by increasing the electron movement in the channel region by continuously implanting P after ion implantation into As during the n-type impurity ion implantation for the punch stop region.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 전류 구동 능력을 높인 매몰 채널 PMOS 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a buried channel PMOS transistor with improved current driving capability.
일반적으로 반도체장치의 집적도가 증가함에 따라, MOS(Metal Oxide Silicon) 트랜지스터의 게이트 길이가 감소되고 있다. 이와 같이 게이트 선폭이 감소하면 할수록 유효 채널길이 또한 짧아진다. 그러면, 게이트 아래 채널이 형성되는 채널 영역은 게이트 전압뿐만 아니라 소오스/드레인영역의 공핍층 전하, 전계, 및 전위분포 등의 전기적 영향을 강하게 받아 쇼트 채널 효과(short-channel effect)를 발생하게 된다. 이 쇼트 채널 효과는 문턱 전압(threshold voltage), 소오스/드레인간 전압, 및 서브-스레쉬홀드(sub-threshold) 등의 전기적 특성 저하를 수반하기 때문에, 이를 줄이려는 노력이 계속 진행 중에 있다.In general, as the degree of integration of semiconductor devices increases, the gate length of a metal oxide silicon (MOS) transistor is reduced. As the gate line width decreases as described above, the effective channel length also shortens. Then, the channel region in which the channel under the gate is formed is strongly affected by electrical effects such as depletion layer charge, electric field, and potential distribution of the source / drain regions as well as the gate voltage to generate a short-channel effect. Since this short channel effect involves deterioration of electrical characteristics such as threshold voltage, source / drain voltage, and sub-threshold, efforts to reduce it are ongoing.
한편, 반도체 소자의 고집적화에 따라 PMOS 트랜지스터가 스케일링 다운되면서 상술한 쇼트 채널 효과를 개선하기 위해서 p+형 불순물이 도핑된 폴리실리콘으로 이루어진 게이트전극을 가진 표면 채널(surface channel) PMOS 트랜지스터가 등장하게 되었다.On the other hand, as the PMOS transistor is scaled down due to high integration of semiconductor devices, a surface channel PMOS transistor having a gate electrode made of polysilicon doped with p + type impurities has emerged to improve the short channel effect described above.
그러나, 표면 채널 PMOS 트랜지스터는 BF2를 이온 주입하여 게이트전극을 도핑하기 때문에 F가 활성화되어 실리콘기판과 산화막 표면에서 댕글링 본드를 굳게 하는 네가티브 챠지(negative charge)(F-B 혼합체)가 발생하여 반응물 B2O3형성을 막는다. 이에 따라, 게이트전극 내의 보론(B)이 얇은 산화막을 통과하여 확산되어고 기판으로 침투된다. 그러면, 트랜지스터의 문턱 전압이 변화하게 되고, 구동 전류가 감소하게 된다.However, since the surface channel PMOS transistor ion implants BF 2 to dope the gate electrode, F is activated to generate a negative charge (FB mixture) that hardens the dangling bond on the silicon substrate and the oxide film surface, thereby reactant B Prevents the formation of 2 O 3 . As a result, the boron B in the gate electrode diffuses through the thin oxide film and penetrates into the substrate. As a result, the threshold voltage of the transistor changes and the driving current decreases.
이에 반도체 장치에서 안정된 문턱전압을 획득하기 위해서는 소오스/드레인으로부터 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 P형 모스트랜지스터는 기판의 농도를 높이면서 드레인 및 소오스를 감싸는 구조의 포켓(pocket) 영역을 형성하여 공핍층 영향을 줄인다.Therefore, in order to obtain a stable threshold voltage in the semiconductor device, the influence of the depletion layer on the channel from the source / drain must be reduced. Accordingly, the P-type MOS transistor reduces the effect of the depletion layer by forming a pocket region having a structure surrounding the drain and the source while increasing the concentration of the substrate.
이러한 구조의 PMOS 트랜지스터는 매몰 채널(buried channel)을 가지고 있어 문턱 전압 변화를 안정되게 할 수 있으나 구동 전류를 증가시킬 수 있는 대책은 마련되지 못하였다.The PMOS transistor having such a structure has a buried channel to stabilize the threshold voltage change, but no countermeasure for increasing the driving current has been prepared.
본 발명의 목적은 PMOS 트랜지스터의 펀치쓰로우(punch through) 특성이 저하되는 것을 개선하기 위해서 n형 불순물을 이온 주입하여 펀치 스톱(punch stop) 이온 주입영역을 형성할 때 As으로 이온 주입한 후에 P를 연속적으로 이온 주입함으로써 As 이온 주입으로 가파른 전위 장벽을 만들고 As 이온 주입에 의해 발생한 결함을 P로 감소시켜 전자 이동을 증가시키고 전류 구동능력을 높이는 매몰 채널 PMOS 트랜지스터 제조 방법을 제공함에 있다.It is an object of the present invention to improve the punch through characteristics of PMOS transistors in order to form a punch stop ion implantation region by ion implanting n-type impurities, followed by P implantation with As. The present invention provides a method of manufacturing an buried channel PMOS transistor in which a steep potential barrier is formed by As ion implantation by reducing ion implantation, and defects caused by As ion implantation are reduced to P to increase electron transfer and increase current driving capability.
도 1 내지 도 6은 본 발명에 따른 매몰 채널 PMOS 트랜지스터 제조 방법을 설명하기 위한 공정 순서도를 나타낸 것이다.1 to 6 show a process flowchart for explaining a method of manufacturing a buried channel PMOS transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 실리콘 기판 12: 필드산화막10 silicon substrate 12 field oxide film
14: 감광막 패턴 16: n형 웰14: Photoresist pattern 16: n-type well
18: 필드 스톱 영역 20,22: 펀치 스톱 영역18: field stop area 20,22: punch stop area
24: 문턱 전압 조절영역 30: 산화막24: threshold voltage control region 30: oxide film
32: 도프트 폴리실리콘층 34: 텅스텐층32: doped polysilicon layer 34: tungsten layer
G: 게이트 전극 36: 포켓 영역G: gate electrode 36: pocket region
40: 더블 스페이서 42: 소오스/드레인 영역40: double spacer 42: source / drain region
상기 목적을 달성하기 위하여 본 발명은, PMOS 트랜지스터의 제조 방법에 있어서, 소자의 활성 영역과 분리영역을 정의하는 필드산화막이 형성된 반도체 기판의 활성 영역내에 n형 웰을 형성하는 단계와, 상기 n형 웰 내에 P를 이온주입하여 필드 스톱 영역을 형성하는 단계; 상기 n형 웰 내에 n형 불순물로서 As을 이온 주입한 후에 연속해서 P를 이온주입하여 펀치 스톱 영역을 형성하는 단계와, 상기 n형 웰 내에 p형 불순물을 이온 주입하여 문턱전압 조절영역을 형성하는 단계와, 상기 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하는 단계와, 상기 게이트전극을 마스크로 하여 게이트전극 에지와 필드산화막 사이에 드러난 기판 근방에 n형 불순물이 주입된 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of manufacturing a PMOS transistor, comprising: forming an n-type well in an active region of a semiconductor substrate on which a field oxide film defining an active region and an isolation region of an element is formed; Ion implanting P into the well to form a field stop region; Implanting P as a n-type impurity into the n-type well and subsequently implanting P to form a punch stop region; and implanting p-type impurity into the n-type well to form a threshold voltage regulating region. Forming a gate insulating film over the active region of the substrate and forming a gate electrode thereon; implanting n-type impurities in the vicinity of the substrate exposed between the gate electrode edge and the field oxide film using the gate electrode as a mask; Forming a source / drain region.
본 발명의 펀치 스톱 영역을 위한 이온 주입시 As 도우즈량을 1E15∼5E15로 하고 그 이온 주입 세기는 120∼200KeV로 한다.In the ion implantation for the punch stop region of the present invention, the As dose amount is 1E15 to 5E15 and the ion implantation intensity is 120 to 200 KeV.
본 발명의 펀치 스톱 영역을 위한 이온 주입시 P 도우즈량을 1E13∼5E13으로 하고 그 이온 주입 세기는 60∼100KeV로 한다.The P dose amount at the time of ion implantation for the punch stop region of the present invention is 1E13 to 5E13, and the ion implantation intensity is 60 to 100 KeV.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명에 따른 매몰 채널 PMOS 트랜지스터 제조 방법을 설명하기 위한 공정 순서도를 나타낸 것으로서, 이를 참조하면 본 발명의 트랜지스터 제조 공정은 다음과 같다.1 to 6 illustrate a process flowchart for explaining a method of manufacturing a buried channel PMOS transistor according to the present invention. Referring to this, the transistor manufacturing process of the present invention is as follows.
우선, 도 1을 참조하면, 반도체기판으로서 실리콘기판(10)에 STI(shallow trench isolation) 공정을 실시하여 소자의 활성 영역과 분리영역을 정의하는 필드산화막(12)을 형성한다. 그 다음, n-웰 마스크를 이용한 사진 공정을 진행하여 상기 결과물에 감광막 패턴(14)을 형성한 후에 이온 주입 공정을 실시하여 상기 기판(!0)의 활성 영역내에 n형 웰(16)을 형성한다. 여기서, 이온 주입 공정은 P31의 도우즈량을 1.4E13으로 하고, 그 에너지 크기를 1000KeV로 한다.First, referring to FIG. 1, a shallow trench isolation (STI) process is performed on a silicon substrate 10 as a semiconductor substrate to form a field oxide film 12 defining an active region and an isolation region of a device. Next, a photo process using an n-well mask is performed to form the photoresist pattern 14 on the resultant, followed by an ion implantation process to form the n-type well 16 in the active region of the substrate (! 0). do. In the ion implantation step, the dose of P31 is 1.4E13 and the energy amount is 1000 KeV.
그 다음, 동일한 감광막 패턴(14)을 사용하여 n형 웰(16)내에 필드 스톱(filed stop)을 위한 이온 주입 공정을 실시하여 필드 스톱 영역(18)을 형성한다. 이때, 이온 주입 공정시 P31을 이용하며 그 도우즈량은 1.0E3이고, 그 에너지 크기를 250KeV로 한다.The field stop region 18 is then formed by performing an ion implantation process for a field stop in the n-type well 16 using the same photoresist pattern 14. At this time, P31 is used in the ion implantation process, and the dose is 1.0E3, and the energy amount is 250 KeV.
그 다음, 도 2를 참조하면, 상기 기판(10)에 n형 불순물로서 As75를 이온 주입한 후에 연속해서 P31을 이온주입하여 상기 필드 스톱 영역(18) 내에 펀치 스톱 영역(20,22)을 형성한다. 이때, 이온 주입 공정은 As 도우즈량을 1E15∼5E15로 하고, 그 이온 주입 세기를 120∼200KeV로 한다. 그리고, P 도우즈량을 1E13∼5E13으로 하고, 그 이온 주입 세기를 60∼100KeV로 한다. 이로 인해, PMOS 트랜지스터의 펀치쓰로우(punch through)가 저하되는 것을 개선하기 위한 펀치 스톱(punch stop) 이온 주입시 As75로 이온 주입한 후에 P31를 연속적으로 이온 주입함으로써 As 이온 주입으로 가파른 전위 장벽을 만들고 As 이온 주입에 의해 발생한 결함을 P로 감소시켜 전자 이동을 증가시킨다.Next, referring to FIG. 2, after implanting As75 as an n-type impurity into the substrate 10, P31 is subsequently implanted to form punch stop regions 20 and 22 in the field stop region 18. do. At this time, in the ion implantation step, the As dose amount is 1E15 to 5E15, and the ion implantation intensity is 120 to 200 KeV. The amount of P dose is set to 1E13 to 5E13, and the ion implantation intensity is set to 60 to 100 KeV. As a result, P31 transistors are continuously ion implanted after the ion implantation into As75 during punch stop ion implantation to improve the punch through of the PMOS transistor. And reduce the defects caused by As ion implantation to P, increasing electron transfer.
그 다음, 도 3을 참조하면, 상기 기판(10)내에 p형 불순물로서 BF2를 이온 주입하여 상기 n형 웰의 기판 표면에 문턱전압 조절영역(24)을 형성한다. 이때,BF2의 도우즈량은 6.5E12이고 그 에너지 크기는 30KeV로 한다.Next, referring to FIG. 3, BF 2 is ion-implanted as the p-type impurity into the substrate 10 to form the threshold voltage adjusting region 24 on the substrate surface of the n-type well. At this time, the dose of BF 2 is 6.5E12 and the energy amount is 30 KeV.
그 다음, 상기 감광막 패턴(14)을 제거한 후에, 도 4에 도시된 바와 같이, 기판의 활성 영역 상부면에 게이트절연막으로서 산화막(30)을 60Å정도 형성한다. 그리고, 상기 산화막(30)위에 도프트 폴리실리콘(32) 및 텅스텐(34)을 적층한 후에 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 텅스텐(34) 및 도프트 폴리실리콘(32)을 패터닝하여 게이트전극(G)을 형성한 후에, 산화막(30)을 식각한다.Next, after removing the photoresist pattern 14, an oxide film 30 is formed on the upper surface of the active region of the substrate as a gate insulating film, as shown in FIG. Then, the doped polysilicon 32 and the tungsten 34 are laminated on the oxide film 30, and then the tungsten 34 and the doped polysilicon 32 are deposited by performing a photo and etching process using a gate mask. After patterning to form the gate electrode G, the oxide film 30 is etched.
이어서, 상기 결과물에 소오스/드레인용 감광막 패턴(도시하지 않음)을 형성한 후에 이후 형성될 소오스/드레인 영역의 기판 농도를 증가시키기 위하여 포켓 영역 이온 주입을 실시한다. 상기 P31 이온 주입시 도우즈량을 8.5E12로 하고, 그 에너지 세기를 60KeV로 한다. 이에 따라, 상기 문턱전압 조절영역(24)과 펀치 스톱 영역(22) 사이의 기판내에 P가 도핑된 포켓 영역(36)이 형성된다.Subsequently, after forming the source / drain photoresist pattern (not shown) on the resultant, pocket region ion implantation is performed to increase the substrate concentration of the source / drain region to be formed later. In the P31 ion implantation, the dose was 8.5E12, and the energy intensity was 60 KeV. As a result, a pocket region 36 doped with P is formed in the substrate between the threshold voltage adjusting region 24 and the punch stop region 22.
계속해서, 본 발명의 제조 공정은 소오스/드레인 영역을 정의하면서 게이트전극 측벽 절연을 위한 스페이서 공정을 진행하되, 본 실시예에서는 더블 스페이서(40)를 형성한다. 그러면, 상기 결과물 전면에 질화물을 증착하고 전면식각(etch back) 공정으로 상기 질화물을 식각해서 상기 게이트 전극(G) 측벽에 약 500Å의 두께를 갖는 제 1스페이서(40a)를 형성한다. 그 다음, 기판 전면에 산화물을 증착하고 전면식각 공정으로 상기 산화물을 식각해서 상기 제 1스페이서(40a) 측벽에 약 300Å의 두께를 갖는 제 2스페이서(40b)를 형성한다.Subsequently, the manufacturing process of the present invention proceeds with a spacer process for insulating the gate electrode sidewalls while defining a source / drain region, but in this embodiment, the double spacer 40 is formed. Then, nitride is deposited on the entire surface of the resultant, and the nitride is etched by an etch back process to form a first spacer 40a having a thickness of about 500 GPa on the sidewall of the gate electrode G. Next, an oxide is deposited on the entire surface of the substrate, and the oxide is etched by the entire surface etching process to form a second spacer 40b having a thickness of about 300 GPa on the sidewall of the first spacer 40a.
그 다음, 게이트전극(G) 및 더블 스페이서(40)를 마스크로 하여 n형 불순물로서 As75 또는 P31을 고농도로 이온 주입하여 상기 스페이서(40)의 에지와 필드산화막(12) 사이의 기판 내, 특히 포켓 영역(36)내에 소오스/드레인 영역(42)을 형성하여 본 발명의 매몰 채널 PMOS 트랜지스터를 완성한다.Then, as a n-type impurity, As75 or P31 is ion-implanted at high concentration using the gate electrode G and the double spacer 40 as a mask, particularly in the substrate between the edge of the spacer 40 and the field oxide film 12. A source / drain region 42 is formed in the pocket region 36 to complete the buried channel PMOS transistor of the present invention.
상기한 바와 같이, 본 발명의 제조방법을 이용하게 되면, 문턱 전압 조절용 이온 주입 공정이전에 기판내의 펀치 스톱 이온 주입시 1차로 As로 이온 주입하고 이어서 P를 이온 주입함으로써 As 이온에 의해 기판 표면에 날카로운 전위 장벽을 만들어 주고 As 이온 주입 중 발생한 결함을 P로 해소함으로써 채널 영역의 전자 이동도를 향상시킨다. 이에 따라, 본 발명은 쇼트 채널효과를 억제한 포켓 구조의 매몰 채널 PMOS 트랜지스터에 있어서 전류 구동력을 크게 증가시킬 수 있는 이점이 있다.As described above, using the manufacturing method of the present invention, before punch-stop ion implantation in the substrate prior to the threshold voltage control ion implantation process, the ion is first implanted into As and then P is ion implanted to the substrate surface by As ions. It creates a sharp potential barrier and improves electron mobility in the channel region by eliminating P defects during As ion implantation. Accordingly, the present invention has the advantage that the current driving force can be greatly increased in the buried channel PMOS transistor of the pocket structure in which the short channel effect is suppressed.
Claims (3)
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