KR20020056638A - method for manufacturing of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정을 단순화시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device suitable for simplifying the process.
일반적으로 MOS(Metal Oxide Semiconductor) 트랜지스터를 형성할 때 채널(Channel) 길이가 짧아짐에 따라 소오스/드레인(source/drain)의 길이가 가까워지게 되고 이로 인하여 MOS 소자의 문턱전압(Threshold Voltage)이 감소하게 되고, 펀치 쓰루(Punch Through)가 발생하기 쉬워지는 숏 채널 효과(Short Channel Effect)로 인하여 소자의 특성이 열화된다.In general, when forming a metal oxide semiconductor (MOS) transistor, as the channel length becomes shorter, the source / drain length becomes closer, which causes the threshold voltage of the MOS device to decrease. As a result, the characteristics of the device are deteriorated due to the short channel effect that is likely to cause punch through.
이를 개선하기 위하여 소오스/드레인의 접합 부분의 도핑(Doping) 농도를 높여줌으로써 숏 채널 특성을 개선시킨다.To improve this, the short channel characteristics are improved by increasing the doping concentration of the junction portion of the source / drain.
또한, 반도체 소자는 갈수록 미세화되는 반면에 저전력화 및 고속화하는 방향으로 기술이 개발되고 있다.In addition, while semiconductor devices are becoming more and more miniaturized, technologies are being developed in a direction of lowering power and increasing speed.
하지만 현재의 기술로는 저전력화 및 고속화를 동시에 실현하기 어렵기 때문에 이를 개선하기 위하여 여러 가지 방법이 개발되고 있다.However, the current technology is difficult to realize the low power and high speed at the same time, so various methods have been developed to improve this.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 1a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 활성 영역에 펀치 쓰루(punch-through) 현상을 방지하기 위하여 반도체 기판(11)과 동일 타입의 불순물 이온을 주입하여 펀치 스톱 불순물 영역(13)을 형성한다.As shown in FIG. 1A, a field oxide film 12 is formed in a field region of a semiconductor substrate 11 defined as a field region and an active region, and punch-through is formed in the active region of the semiconductor substrate 11. In order to prevent the phenomenon, the punch stop impurity region 13 is formed by implanting impurity ions of the same type as the semiconductor substrate 11.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 활성 영역에 상기 펀치 스톱 불순물 영역(13)이 주입된 깊이보다 낮게 문턱전압 조절용 불순물 이온을 주입하여 문턱전압 조정용 불순물 영역(14)을 형성한다.As illustrated in FIG. 1B, the threshold voltage adjusting impurity region 14 is formed by implanting impurity ions for threshold voltage lower than a depth at which the punch stop impurity region 13 is implanted into the active region of the semiconductor substrate 11. do.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 게이트 절연막(15) 및 게이트 전극용 폴리 실리콘막을 증착하고, 포토 및 식각공정을 통해 상기 폴리 실리콘막 및 게이트 절연막(15)을 선택적으로 제거하여 게이트 전극(16)을 형성한다.As illustrated in FIG. 1C, a gate insulating film 15 and a polysilicon film for a gate electrode are deposited on the entire surface of the semiconductor substrate 11, and the polysilicon film and the gate insulating film 15 are selectively selected through photo and etching processes. To form a gate electrode 16.
도 1d에 도시한 바와 같이, 상기 게이트 전극(16)을 마스크로 이용한 이온주입공정으로 상기 게이트 전극(16) 양측의 반도체 기판(11)에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역(17)을 형성한다.As shown in FIG. 1D, a lightly doped drain (LDD) region is formed by implanting low concentration impurity ions into the semiconductor substrate 11 on both sides of the gate electrode 16 by an ion implantation process using the gate electrode 16 as a mask. 17).
도 1e에 도시한 바와 같이, 상기 게이트 전극(16)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(16)의 양측면에 측벽 스페이서(18)를 형성한다.As shown in FIG. 1E, after forming an insulating film on the entire surface of the semiconductor substrate 11 including the gate electrode 16, an etch back process is performed to form sidewall spacers 18 on both sides of the gate electrode 16. Form.
이어, 상기 게이트 전극(16) 및 측벽 스페이서(18)를 마스크로 이용하여 상기 측벽 스페이서(18) 양측의 반도체 기판(11)에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(19)을 형성한다.Subsequently, source / drain impurity regions 19 are formed by implanting high concentration impurity ions into the semiconductor substrate 11 on both sides of the sidewall spacers 18 using the gate electrode 16 and the sidewall spacers 18 as masks. .
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above has the following problems.
즉, 채널 스톱용 불순물 이온 주입과 문턱 전압 조절용 이온의 주입을 별도의 이온 주입 공정을 주입함으로서 그 공정이 복잡하다.In other words, the implantation of the impurity ion for channel stop and the implantation of the threshold voltage adjustment ion are complicated by injecting separate ion implantation processes.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정의 단순화 및 리프레시 특성을 개선하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a method of manufacturing a semiconductor device to simplify the process and improve refresh characteristics.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도1A through 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 필드 산화막21 semiconductor substrate 22 field oxide film
23 : 펀치 스톱 불순물 영역 24 : 게이트 절연막23: punch stop impurity region 24: gate insulating film
25 : 게이트 전극 26 : LDD 영역25 gate electrode 26 LDD region
27 : 측벽 스페이서 28 : 소오스/드레인 불순물 영역27 sidewall spacer 28 source / drain impurity region
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 필드 영역과 활성 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 반도체 기판내에 펀치 쓰루 방지용 불순물 이온을 주입하여 펀치 스톱 불순물 영역을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is to form a device isolation film in the field region of the semiconductor substrate defined by the field region and the active region, and implanting impurity ions for preventing punch through into the semiconductor substrate Forming a punch stop impurity region, forming a gate electrode on the semiconductor substrate with a gate insulating film interposed therebetween, forming an LDD region in the surface of the semiconductor substrate on both sides of the gate electrode, Forming sidewall spacers on both sides and forming source / drain impurity regions in the semiconductor substrate surfaces on both sides of the sidewall spacers.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(21)의 필드 영역에 필드 산화막(22)을 형성하고, 상기 반도체 기판(21)의 활성 영역에 펀치 쓰루(punch-through) 현상을 방지하기 위하여 반도체 기판(21)과 동일 타입의 불순물 이온을 주입하여 펀치 스톱 불순물 영역(23)을 형성한다.As shown in FIG. 2A, a field oxide film 22 is formed in a field region of a semiconductor substrate 21 defined as a field region and an active region, and punch-through is formed in the active region of the semiconductor substrate 21. In order to prevent the phenomenon, the punch stop impurity region 23 is formed by implanting impurity ions of the same type as the semiconductor substrate 21.
여기서 상기 필드 산화막(22)은 반도체 기판(21)의 필드 영역을 선택적으로 제거하여 소정 깊이를 갖는 트랜치를 형성하고, 상기 트랜치내부에 절연 물질을 매립하여 형성하는 STI(Shallow Trench Isolation) 구조로 형성한다.Here, the field oxide layer 22 is formed of a trench trench isolation (STI) structure in which a trench having a predetermined depth is formed by selectively removing a field region of the semiconductor substrate 21, and an insulating material is embedded in the trench. do.
한편, 본 발명에서는 별도의 이온 주입 공정을 통해 문턱전압 조정용 불순물 영역을 형성하지 않고 일반적인 NMOS 트랜지스터의 문턱 전압 이온 주입이나 웰 영역 형성시 형성한다.Meanwhile, in the present invention, the impurity region for adjusting the threshold voltage is not formed through a separate ion implantation process, but is formed when the threshold voltage ion implantation or the well region is formed in a general NMOS transistor.
즉, 소자가 집적화 될수록 디자인 룰(design rule)상 0.15㎛이하의 소자에서는 셀(cell)부의 STI 스페이스(space)가 감소함에 따라 STI 깊이가 감소되고, 이후 소오스/드레인 접합의 감소로 이어져 펀치 쓰루 방지용 이온주입을 에너지를 줄일 수 있어 셀 트랜지스터의 문턱전압(Vt) 증가에도 영향을 주어 문턱전압 조정 역할을 하게 된다.That is, as devices are integrated, the STI depth decreases as the STI space of the cell portion decreases in an element of 0.15 μm or less according to a design rule, which leads to a decrease in source / drain junctions, and thus punch-through. Preventive ion implantation can reduce the energy, affecting the increase of the threshold voltage (Vt) of the cell transistor, thereby acting as a threshold voltage adjustment.
도 2b에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 게이트 절연막(24) 및 게이트 전극용 폴리 실리콘막을 증착하고, 포토 및 식각공정을 통해 상기 폴리 실리콘막 및 게이트 절연막(24)을 선택적으로 제거하여 게이트 전극(25)을 형성한다.As shown in FIG. 2B, the gate insulating film 24 and the polysilicon film for the gate electrode are deposited on the entire surface of the semiconductor substrate 21, and the polysilicon film and the gate insulating film 24 are selectively selected through photo and etching processes. To form a gate electrode 25.
도 2c에 도시한 바와 같이, 상기 게이트 전극(25)을 마스크로 이용한 이온주입공정으로 상기 게이트 전극(25) 양측의 반도체 기판(21)에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역(26)을 형성한다.As shown in FIG. 2C, a lightly doped drain (LDD) region is formed by implanting low concentration impurity ions into the semiconductor substrate 21 on both sides of the gate electrode 25 by an ion implantation process using the gate electrode 25 as a mask. 26).
도 2d에 도시한 바와 같이, 상기 게이트 전극(25)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(25)의 양측면에 측벽 스페이서(27)를 형성한다.As shown in FIG. 2D, an insulating film is formed on the entire surface of the semiconductor substrate 21 including the gate electrode 25 and then etched back to form sidewall spacers 27 on both sides of the gate electrode 25. Form.
이어, 상기 게이트 전극(25) 및 측벽 스페이서(27)를 마스크로 이용하여 상기 측벽 스페이서(27) 양측의 반도체 기판(21)에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(28)을 형성한다.Subsequently, source / drain impurity regions 28 are formed by implanting high concentration impurity ions into the semiconductor substrate 21 on both sides of the sidewall spacers 27 using the gate electrode 25 and the sidewall spacers 27 as masks. .
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.
첫째, 한 번의 펀치 쓰루 방지용 이온 주입에 의해 펀치 쓰루 방지 및 문턱 전압 조정을 수행함으로서 공정을 단순화시킬 수 있다.First, the process can be simplified by performing punch through prevention and threshold voltage adjustment by a single punch through prevention ion implantation.
둘째, 디자인 룰(design rule)상 0.15㎛이하의 소자에서 소자 격리막의 스페이스 감소에 따른 깊이 감소로 인하여 소오스/드레인 접합의 깊이가 감소함에 따라 펀치 쓰루 방지용 이온 주입의 에너지 감소에 의한 게이트 에지부의 기판 전계가 감소하여 리프레시 특성을 개선할 수 있다.Second, in the design rule, the substrate of the gate edge part by reducing the energy of the punch-through prevention ion implantation as the depth of the source / drain junction decreases due to the decrease of the depth of the device isolation layer due to the decrease of the space of the device isolation layer. The electric field can be reduced to improve the refresh characteristics.
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| KR20030053958A (en) * | 2001-12-24 | 2003-07-02 | 동부전자 주식회사 | a method for manufacturing of transistor of semiconductor device |
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