KR100506455B1 - A method for forming a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 SOI ( silicon on insulator ) 기판 제작시 소자의 단채널 효과, 기생 직렬 저항 및 콘택시 스파이킹 현상을 극복하기 위하여, BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In particular, in order to overcome short channel effects, parasitic series resistance, and contact spikes of a device when manufacturing a silicon on insulator (SOI) substrate,
SOI 기판에 트렌치를 형성하고 상기 트렌치 표면에 보조 게이트산화막이 형성한 다음, 상기 트렌치 측벽에 보조 게이트를 형성하고 상기 보조 게이트를 마스크로 하는 식각공정으로 상기 트렌치 저부에 서브-트렌치를 형성한 다음, 상기 트렌치를 매립하는 메인 게이트를 형성하고 상기 메인 게이트를 포함한 전체표면상부에 메인 게이트산화막을 형성한 다음, 상기 메인 게이트산화막 상부의 보조 게이트 측벽에 질화막 스페이서를 형성하고 이를 마스크로 하는 불순물의 경사 이온주입 공정을 실시함으로써 상기 보조 게이트의 하부에 임함수 차이로 유기되는 반전영역이 LDD 접합영역을 하게 되므로 트랜지스터의 단채널 효과를 개선하고 전기적 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다. A trench is formed in an SOI substrate, and an auxiliary gate oxide film is formed on the trench surface. An auxiliary gate is formed on the sidewalls of the trench, and a sub- trench is formed in the bottom of the trench by an etching process using the auxiliary gate as a mask. A main gate filling the trench is formed, and a main gate oxide film is formed on the entire surface including the main gate. Then, nitride nitride spacers are formed on the sidewalls of the auxiliary gates above the main gate oxide film. By performing the implantation process, the inversion region induced by the difference in impurity in the lower portion of the auxiliary gate becomes the LDD junction region, thereby improving the short-channel effect and improving the electrical characteristics of the transistor, thereby improving the characteristics and reliability of the semiconductor device. High integration of semiconductor devices is possible It is a skill that makes.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 0.10 ㎛ 이하의 길이를 갖는 게이트의 단채널 효과를 억제하기 위하여 소오스/드레인 접합영역의 콘택 형성시 스파이킹 ( spiking ) 현상 및 기생 직렬저항을 감소시키며, 메인 게이트와 스페이서형의 보조 게이트를 형성함으로써 일함수 차이에 의해 전기적으로 유기되는 얇은 반전영역을 LDD ( lightly doped drain ) 접합영역으로 사용하여 문턱전압 감소 및 DIBL ( Drain Induced Barrier Lowering ) 효과를 억제하고 그에 따른 단채널 효과를 개선하며, 로코스 ( LOCOS ) 공정을 통한 메인 게이트 하부의 산화막 두께를 증가시켜 GIDL ( Gate Induced Drain Leakage ) 를 개선한 트렌치형 게이트를 갖는 반도체 소자를 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In particular, in order to suppress short channel effects of a gate having a length of 0.10 μm or less, spiking and parasitic series resistance are reduced during contact formation of a source / drain junction region. In addition, a thin inverted region electrically induced by the work function difference is used as a lightly doped drain (LDD) junction region by forming a main gate and a spacer-type auxiliary gate to reduce the threshold voltage and drain induced barrier lowering (DIBL) effect. Suppresses and improves the short channel effect, and increases the oxide thickness under the main gate through the LOCOS process to form a semiconductor device having a trench type gate having improved gate induced drain leakage (GIDL). It is about.
최근에는 반도체소자가 고집적화 됨에 따라 공정을 단순화시키고, 전체적인 IC 칩의 회로적 요소와 CMOS 회로의 래치업 사이에서 발생되는 커패시티브 커플링을 감소시키고, 패킹 밀도를 증가시켜 회로의 구동 속도를 증가, 기생 캐패시턴스 감소 및 칩 크기 ( chip size ) 를 감소시키는 SOI 소자를 형성하게 된다. In recent years, as semiconductor devices become more integrated, the process is simplified, the capacitive coupling between the circuit elements of the overall IC chip and the latchup of the CMOS circuit is reduced, and the packing density is increased to increase the driving speed of the circuit. As a result, SOI devices are formed that reduce parasitic capacitance and reduce chip size.
또한, 상기 SOI 소자는 향상된 특성을 갖는 소자분리 공정을 용이하게 실시할 수 있다. In addition, the SOI device may easily perform a device isolation process having improved characteristics.
도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다. 1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the prior art.
도 1a를 참조하면, 실리콘기판(11) 상부에 매립 산화막(13) 및 상부 실리콘층(15)을 적층한다. Referring to FIG. 1A, a buried oxide film 13 and an upper silicon layer 15 are stacked on the silicon substrate 11.
그리고, 상기 상부 실리콘층(15) 상부에 패드산화막(17)과 질화막(19)을 적층한다. The pad oxide layer 17 and the nitride layer 19 are stacked on the upper silicon layer 15.
도 1b를 참조하면, 상기 실리콘기판(11)의 활성영역 중앙부를 노출시키는 노광마스크를 이용한 사진식각공정으로 상기 질화막(19) 및 패드산화막(17)을 식각하여 상기 상부 실리콘층(15)을 노출시킨다. Referring to FIG. 1B, the nitride layer 19 and the pad oxide layer 17 are etched to expose the upper silicon layer 15 by a photolithography process using an exposure mask that exposes a central portion of the active region of the silicon substrate 11. Let's do it.
그 다음, 상기 질화막(19)과 패드산화막(17) 측벽에 절연막 스페이서(21)를 형성한다. Next, an insulating film spacer 21 is formed on sidewalls of the nitride film 19 and the pad oxide film 17.
이때, 상기 절연막 스페이서(21)는 질화막으로 형성한다. In this case, the insulating film spacer 21 is formed of a nitride film.
도 1c를 참조하면, 상기 노출된 상부 실리콘층(15)을 열산화시켜 로코스 ( LOCal Oxide of Silicon, LOCOS ) 형태의 필드산화막(23)을 형성한다. Referring to FIG. 1C, the exposed upper silicon layer 15 is thermally oxidized to form a field oxide layer 23 having a LOCal oxide of silicon (LOCOS) type.
도 1d를 참조하면, 상기 질화막(19)과 절연막 스페이서(21)를 마스크로 하여 상기 필드 산화막(23)을 식각하여 트렌치형 게이트 영역(25)을 형성한다. Referring to FIG. 1D, the trench oxide region 25 is formed by etching the field oxide layer 23 using the nitride layer 19 and the insulating layer spacer 21 as a mask.
이때, 상기 게이트전극(25)은 저부에 일정두께의 필드산화막(23)이 남는다. At this time, the gate electrode 25 has a field oxide film 23 having a predetermined thickness at the bottom thereof.
그리고, 상기 질화막(19)과 절연막 스페이서(21)를 마스크로 하여 상기 게이트 영역(25) 저부에 문턱전압 조절용 불순물을 임플란트한다. The impurity for adjusting the threshold voltage is implanted into the bottom of the gate region 25 using the nitride film 19 and the insulating film spacer 21 as a mask.
도 1e를 참조하면, 전체표면상부에 열산화막(도시안됨)을 형성하고 상기 게이트 영역(25)을 매립하는 게이트(27)를 형성한다. Referring to FIG. 1E, a thermal oxide film (not shown) is formed over the entire surface, and a gate 27 filling the gate region 25 is formed.
도 1f를 참조하면, 상기 절연막 스페이서(21) 및 질화막(19)을 제거하고 상기 게이트(27) 및 필드산화막(23) 측벽에 절연막 스페이서(29)를 형성한 다음, 상기 절연막 스페이서(29) 및 게이트(27)를 마스크로 하여 상기 상부 실리콘층(15)에 소오스/드레인용 불순물을 임플란트하여 소오스/드레인 접합영역(31)을 형성한다. Referring to FIG. 1F, the insulating film spacer 21 and the nitride film 19 are removed, and the insulating film spacer 29 is formed on sidewalls of the gate 27 and the field oxide film 23, and then the insulating film spacer 29 and A source / drain impurity is implanted into the upper silicon layer 15 using the gate 27 as a mask to form a source / drain junction region 31.
도 2 는 종래기술의 제2실시예에 따라 형성된 반도체소자를 도시한 단면도이다. 2 is a cross-sectional view illustrating a semiconductor device formed in accordance with a second embodiment of the prior art.
상기 반도체소자는 실리콘기판(41) 상부에 매립 산화막(43) 및 상부 실리콘층(45)이 적층된다.In the semiconductor device, a buried oxide film 43 and an upper silicon layer 45 are stacked on the silicon substrate 41.
상기 상부 실리콘층(45)의 소자분리영역에 구비되는 소자분리막(47)이 구비된다.An isolation layer 47 is provided in the isolation region of the upper silicon layer 45.
상기 소자분리막(47) 사이의 상부 실리콘층(45), 즉 활성영역 중앙 높이에 게이트전극(49)이 구비되고, 그 하부 및 측면에 게이트산화막(51)이 구비된다. 이때, 상기 게이트전극(49) 및 게이트산화막(51)의 측면으로 소오스/드레인 접합영역(53)이 구비된다.A gate electrode 49 is provided on the upper silicon layer 45 between the device isolation layer 47, that is, the center height of the active region, and a gate oxide film 51 is disposed on the lower and side surfaces thereof. In this case, a source / drain junction region 53 is provided on side surfaces of the gate electrode 49 and the gate oxide layer 51.
상기 게이트전극(49) 상부에 상기 게이트전극(49)을 완전히 도포할 수 있는 크기로 절연막(55)이 구비되되, 상기 상부 실리콘층(45)과 같은 높이로 평탄화되어 구비된다. The insulating film 55 is provided on the gate electrode 49 in such a size that the gate electrode 49 can be completely coated, and is planarized to the same height as the upper silicon layer 45.
상기한 종래기술의 제1실시예는 소오스/드레인 접합의 콘택 형성시 접합 스파이킹 현상이 유발될 수 있으며, 제2실시예는 게이트의 모서리 부분 앵글이 크기 때문에 산화막이 얇아 GIDL 특성이 열화될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. In the first embodiment of the prior art described above, the junction spiking phenomenon may occur when a contact of the source / drain junction is formed. In the second embodiment, the GIDL characteristic may be degraded due to the thin oxide film because the corner angle of the gate is large. Therefore, there is a problem in that the characteristics and reliability of the semiconductor device are reduced, thereby making it difficult to integrate the semiconductor device.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, The present invention to solve this problem of the prior art,
메인 게이트와 측벽 ( spacer ) 형태의 보조 게이트를 형성하여 일함수 차이에 의한 보조 게이트 아래에 전기적으로 유기되는 매우 얇은 반전영역을 LDD 로 형성함으로써 소오스/드레인 접합영역으로의 콘택 형성공정시 스파이킹 현상 및 기생직렬저항을 감소시킬 수 있고 문턱전압 감소 및 DIBL 효과를 억제 할 수 있어 단채널 효과를 억제할 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다. Spike phenomenon during the contact formation process to the source / drain junction region by forming LDD as a very thin inverted region that is electrically induced under the auxiliary gate due to the work function difference by forming an auxiliary gate in the form of a main gate and a spacer And a method for forming a semiconductor device capable of reducing parasitic series resistance, suppressing threshold voltage and DIBL effect, and suppressing short channel effect.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
실리콘기판 상부에 매립산화막, 상부 실리콘층, 제1패드산화막 및 제1질화막을 형성하는 공정과,Forming a buried oxide film, an upper silicon layer, a first pad oxide film, and a first nitride film on the silicon substrate;
상기 게이트전극 마스크를 이용한 사진식각공정으로 상기 제1질화막, 제1패드산화막 및 일정두께의 상부 실리콘층을 식각하여 트렌치를 형성하는 공정과,Forming a trench by etching the first nitride film, the first pad oxide film, and the upper silicon layer having a predetermined thickness by a photolithography process using the gate electrode mask;
상기 트렌치를 포함한 전체표면상부에 보조 게이트산화막을 성장시키는 공정과,Growing an auxiliary gate oxide film over the entire surface including the trench;
상기 상부 실리콘층에 문턱전압 조절용 제1 임플란트 공정을 실시하는 공정과,Performing a first implant process for adjusting a threshold voltage on the upper silicon layer;
상기 트렌치 측벽에 도핑된 폴리실리콘층으로 보조 게이트를 형성하는 공정과,Forming an auxiliary gate with a polysilicon layer doped to the trench sidewalls;
상기 보조 게이트 사이의 상부 실리콘층을 일정두께 식각하여 서브-트렌치를 형성하는 공정과,Etching the upper silicon layer between the auxiliary gates by a predetermined thickness to form a sub- trench;
상기 상부 실리콘층에 문턱전압 조절용 제2 임플란트 공정을 실시하는 공정과,Performing a second implant process for adjusting a threshold voltage on the upper silicon layer;
상기 서브-트렌치를 포함한 전체표면상부에 메인 게이트산화막을 형성하는 공정과,Forming a main gate oxide film on the entire surface including the sub- trench;
상기 트렌치를 매립하는 도핑된 폴리실리콘층을 형성하는 공정과,Forming a doped polysilicon layer filling the trench;
상기 제1질화막을 노출시키는 평탄화식각공정으로 상기 트렌치를 매립하는 도핑된 폴리실리콘층으로 메인 게이트를 형성하는 공정과,Forming a main gate with a doped polysilicon layer filling the trench by a planarization etching process exposing the first nitride layer;
상기 제1질화막을 제거하고 전체표면상부에 제2패드산화막을 형성하는 공정과,Removing the first nitride film and forming a second pad oxide film on an entire surface thereof;
상기 제2패드산화막이 형성된 상기 보조 게이트 측벽에 제2질화막 스페이서를 형성하는 공정과,Forming a second nitride film spacer on a sidewall of the auxiliary gate on which the second pad oxide film is formed;
상기 제2질화막 스페이서를 마스크로 하여 불순물을 경사 이온주입함으로써 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것과,Forming a source / drain junction region by inclining ion implantation of impurities using the second nitride film spacer as a mask;
상기 상부 실리콘층은 1500 ∼ 5000 Å 두께로 형성하는 것과,The upper silicon layer is formed to a thickness of 1500 ~ 5000 kPa,
상기 제1패드산화막은 100 ∼ 150 Å 두께로 형성하고 상기 제1질화막은 1500 ∼ 2000 Å 두께로 형성하는 것과,The first pad oxide film is formed to have a thickness of 100 to 150 GPa and the first nitride film is formed to have a thickness of 1500 to 2000 GPa,
상기 트렌치를 형성하는 식각공정은 상기 트렌치 저부의 상부 실리콘층을 1000 ∼ 1500 Å 두께로 남기는 것과,The etching process of forming the trench is to leave the upper silicon layer of the trench bottom to 1000 ~ 1500 1000 thickness,
상기 제1 임플란트 공정은 3E18 ∼ 5E18 이온/㎤ 의 농도로 실시하는 것과,The first implant step is performed at a concentration of 3E18 to 5E18 ions / cm 3,
상기 보조 게이트는 150 ∼ 500 Å 두께로 형성하는 것과,The auxiliary gate is formed to a thickness of 150 ~ 500 Å,
상기 서브-트렌치는 500 ∼ 700 Å 깊이로 형성하는 것과,The sub-trench is formed to a depth of 500 ~ 700 Å,
상기 문턱전압 조절용 제2 임플란트 공정은 5E16 ∼ 5E17 /㎤ 의 농도로 실시하는 것과,The second implant process for adjusting the threshold voltage is performed at a concentration of 5E16 to 5E17 / cm 3,
상기 메인 게이트산화막은 40 ∼ 60 Å 두께로 형성하는 것과,The main gate oxide film is formed to a thickness of 40 ~ 60 Å,
상기 메인 게이트 상부에 형성되는 제2패드산화막과 제2질화막은 각각 100 ∼ 150 Å 두께와 300 ∼ 500 Å 두께로 형성하는 것과,The second pad oxide film and the second nitride film formed on the main gate are formed to have a thickness of 100 to 150 GPa and 300 to 500 GPa, respectively,
상기 경사 이온주입 공정은 30°∼ 45°의 경사각으로 실시하는 것을 특징으로 한다. The inclined ion implantation process may be performed at an inclination angle of 30 ° to 45 °.
한편, 본 발명의 원리는,On the other hand, the principle of the present invention,
0.10 ㎛ 이하의 길이를 갖는 게이트의 단채널 효과를 억제하기 위하여, 소오스/드레인 접합영역의 실리콘층을 채널쪽보다 두껍게 형성하여 소오스/드레인 접합영역의 콘택 형성시 스파이킹 ( spiking ) 현상 및 기생 직렬저항을 감소시키고, In order to suppress the short channel effect of the gate having a length of 0.10 μm or less, the silicon layer of the source / drain junction region is formed thicker than the channel side, so that spiking and parasitic series occurs when forming the contact of the source / drain junction region. Reduce resistance,
메인 게이트와 스페이서형의 보조 게이트를 형성하여 일함수 차이로 인해 전기적으로 유기되는 얇은 반전영역을 LDD 접합영역으로 형성하고 그에 따른 문턱전압 감소 및 DIBL ( Drain Induced Barrier Lowering ) 효과를 억제하여 단채널 효과를 개선하며, 로코스 ( LOCOS ) 공정을 통한 메인 게이트 하부의 산화막 두께를 증가시켜 GIDL ( Gate Induced Drain Leakage ) 를 개선한 트렌치형 게이트를 형성함으로써 작은 누설전류 특성이 요구되는 디램 셀 트랜지스터 및 작은 직렬기생저항이 요구되는 논리회로용 소자를 용이하게 형성할 수 있도록 하는 것이다. Short channel effect by forming the main gate and the spacer type auxiliary gate to form a thin inverted region electrically induced by the work function difference as the LDD junction region and suppressing the threshold voltage reduction and the Drain Induced Barrier Lowering effect DRAM cell transistors and small series that require a small leakage current characteristic by increasing the thickness of the oxide under the main gate through LOCOS process to form a trench type gate that improves Gate Induced Drain Leakage (GIDL). This makes it possible to easily form a logic circuit element requiring parasitic resistance.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3l 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다. 3A to 3L are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
도 3a를 참조하면, 실리콘기판(71) 상부에 매립산화막(73) 및 상부 실리콘층(75)을 형성한다. 이때, 상기 상부 실리콘층(75)은 1500 ∼ 5000 Å 두께로 형성한다. Referring to FIG. 3A, a buried oxide film 73 and an upper silicon layer 75 are formed on the silicon substrate 71. In this case, the upper silicon layer 75 is formed to a thickness of 1500 ~ 5000 Å.
상기 상부 실리콘층(75) 상부에 제1패드산화막(77) 및 제1질화막(79)을 형성한다. 이때, 상기 제1패드산화막(77)은 100 ∼ 150 Å 두께로 형성하고 상기 질화막(79)은 1500 ∼ 2000 Å 두께로 형성한다. A first pad oxide layer 77 and a first nitride layer 79 are formed on the upper silicon layer 75. In this case, the first pad oxide film 77 is formed to have a thickness of 100 to 150 GPa and the nitride film 79 is formed to have a thickness of 1500 to 2000 GPa.
도 3b를 참조하면, 상기 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(79), 제1패드산화막(77) 및 일정두께의 상부 실리콘층(75)을 식각하여 트렌치(81)를 형성한다. 이때, 상기 트렌치(81)는 상기 상부 실리콘층(75)이 1000 ∼ 1500 Å 의 두께만큼 남도록 식각하여 형성한다. Referring to FIG. 3B, the first nitride layer 79, the first pad oxide layer 77, and a predetermined thickness of the upper silicon layer 75 are etched by a photolithography process using the gate electrode mask (not shown). 81). In this case, the trench 81 is formed by etching the upper silicon layer 75 so that the thickness is 1000 to 1500 Å.
상기 트렌치(81)를 포함한 전체표면상부에 보조 게이트산화막(83)을 성장시킨다. An auxiliary gate oxide film 83 is grown on the entire surface including the trench 81.
상기 보조 게이트산화막(83)을 완충층으로 하여 상기 상부 실리콘층(75)에 문턱전압 조절용 제1 임플란트 공정을 실시한다. 이때, 상기 제1 임플란트 공정은 3E18 ∼ 5E18 이온/㎤ 의 농도로 실시한다. A first implant process for adjusting the threshold voltage is performed on the upper silicon layer 75 using the auxiliary gate oxide layer 83 as a buffer layer. In this case, the first implant process is performed at a concentration of 3E18 to 5E18 ions / cm 3.
도 3c를 참조하면, 전체표면상부에 도프된 폴리실리콘층(85)을 150 ∼ 500 Å 두께로 형성한다. Referring to FIG. 3C, the polysilicon layer 85 doped on the entire surface is formed to a thickness of 150 to 500 mm 3.
도 3d를 참조하면, 상기 도핑된 폴리실리콘층(85)을 상기 보조 게이트산화막(83)과의 식각선택비 차이를 이용하여 식각함으로써 상기 트렌치(81) 측벽에 도핑된 폴리실리콘층(85) 스페이서 형태로 보조 게이트를 형성한다. Referring to FIG. 3D, the doped polysilicon layer 85 is etched using an etch selectivity difference from the auxiliary gate oxide layer 83 to form a polysilicon layer 85 doped on the sidewalls of the trench 81. Form an auxiliary gate.
도 3e를 참조하면, 상기 폴리실리콘층(85) 스페이서 및 제1질화막(79)을 식각 마스크로 하여 상기 상부 실리콘층(75)을 500 ∼ 700 Å 만큼 식각하여 서브-트렌치(87)를 형성한다. Referring to FIG. 3E, the upper silicon layer 75 is etched by 500 to 700 로 using the polysilicon layer 85 spacer and the first nitride film 79 as an etch mask to form a sub- trench 87. .
상기 상부 실리콘층(75)에 문턱전압 조절용 제2 임플란트 공정을 실시한다. 이때, 상기 문턱전압 조절용 제2 임플란트 공정은 5E16 ∼ 5E17 /㎤ 의 농도로 실시하여 채널 턴온 ( turn on ) 저항을 감소시켜 구동력을 증가시킨다. A second implant process for adjusting the threshold voltage is performed on the upper silicon layer 75. In this case, the second implant process for adjusting the threshold voltage is carried out at a concentration of 5E16 ~ 5E17 / cm 3 to reduce the channel turn on resistance to increase the driving force.
상기 제1 및 제2 임플란트 공정은 채널 영역의 불순물 분포를 조절하여 단채널 현상 및 타겟 문턱전압에 대해 효과적인 대응이 가능하도록 한 것이다. The first and second implant processes adjust the impurity distribution in the channel region to enable an effective response to the short channel phenomenon and the target threshold voltage.
이때, 상기 보조 게이트와 상기 제1 및 제2 임플란트 공정으로 형성된 채널영역은 서로의 일함수 차이로 인해 전기적으로 유기된 얇은 반전영역이 LDD 역할을 하여 게이트 길이 감소에 따른 단채널 효과를 억제한다. In this case, in the channel region formed by the auxiliary gate and the first and second implant processes, a thin inverted region electrically induced due to a difference in work function acts as an LDD to suppress a short channel effect due to a decrease in gate length.
상기 서브-트렌치(87) 및 트렌치(81)를 포함한 전체표면상부에 메인 게이트산화막(89)을 40 ∼ 60 Å 두께로 형성한다. A main gate oxide film 89 is formed on the entire surface including the sub- trenches 87 and trenches 81 to a thickness of 40 to 60 Å.
도 3f를 참조하면, 상기 트렌치(81) 및 서브-트렌치(89)를 매립하는 도핑된 폴리실리콘층(91)을 전체표면상부에 형성한다. Referring to FIG. 3F, a doped polysilicon layer 91 filling the trench 81 and the sub- trench 89 is formed over the entire surface.
도 3g를 참조하면, 상기 제1질화막(79)을 식각장벽으로 하는 평탄화식각공정으로 상기 도핑된 폴리실리콘층(91)을 식각하는 동시에 상기 제1질화막(79)을 노출시킨다. Referring to FIG. 3G, the doped polysilicon layer 91 is etched through the planarization etching process using the first nitride layer 79 as an etch barrier, and the first nitride layer 79 is exposed.
상기 제1질화막(79)을 습식방법으로 제거한다. The first nitride film 79 is removed by a wet method.
도 3h를 참조하면, 전체표면상부에 제2패드산화막(93)을 100 ∼ 150 Å 두께만큼 일정두께 형성한다. 이때, 상기 제2패드산화막(93)은 후속공정으로 상기 도핑된 폴리실리콘층(91,85)의 노출로 인한 소자의 전기적 특성 열화를 방지하기 위한 것이다. Referring to FIG. 3H, a second pad oxide film 93 is formed on the entire surface by a thickness of 100 to 150 Å. In this case, the second pad oxide layer 93 is to prevent deterioration of electrical characteristics of the device due to exposure of the doped polysilicon layers 91 and 85 in a subsequent process.
도 3i를 참조하면, 상기 제1질화막(79)이 제거되어 노출된 보조 게이트산화막(83) 측면 구조상의 제2패드산화막(93) 측벽에 제2질화막(95) 스페이서를 형성한다. 이때, 상기 제2질화막(95) 스페이서는 300 ∼ 500 Å 두께의 질화막(95)을 소정두께 증착하고 이를 이방성식각하여 형성한 것이다. Referring to FIG. 3I, the second nitride layer 95 spacer is formed on the sidewall of the second pad oxide layer 93 on the sidewall structure of the auxiliary gate oxide layer 83 exposed by removing the first nitride layer 79. At this time, the second nitride film 95 spacer is formed by depositing a predetermined thickness of the nitride film 95 having a thickness of 300 to 500 Å and anisotropically etching it.
상기 제2질화막(95) 스페이서를 마스크로 하여 경사 이온주입함으로써 소오스/드레인 접합영역(97)을 형성한다. 이때, 상기 경사 이온주입 공정은 30°∼ 45°의 큰 경사각으로 실시한다. The source / drain junction region 97 is formed by inclining ion implantation using the second nitride film 95 spacer as a mask. At this time, the inclined ion implantation process is carried out at a large inclination angle of 30 ° to 45 °.
이때, 상기 서브-트렌치(87)와 소오스/드레인 접합영역(97) 사이의 보조 게이트산화막(83) 하부에 상기 보조 게이트산화막(83)과 채널간의 불순물 농도 차이에 의한 일함수 차이로 인하여 유기되는 반전영역(99)이 형성된다. At this time, the sub- trench 87 and the source / drain junction region 97 may be induced due to the difference in the work function due to the difference in the impurity concentration between the auxiliary gate oxide layer 83 and the channel. The inversion region 99 is formed.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법을 다음과 같은 효과를 제공한다. As described above, the method of forming a semiconductor device according to the present invention provides the following effects.
첫째, 트렌치 게이트 영역과 소오스/드레인 접합영역의 실리콘층 두께 차이를 크게 할 수 있어 소오스/드레인 기생 직렬 저항을 효과적으로 줄이며, 콘택 형성시의 스파이킹 현상을 방지할 수 있다. First, the silicon layer thickness difference between the trench gate region and the source / drain junction region can be increased to effectively reduce the source / drain parasitic series resistance and prevent the spiking phenomenon during contact formation.
둘째, 트렌치 측벽의 도핑된 폴리실리콘막으로 보조 게이트 길이를 조절하여 메인 게이트 영역을 형성함으로써 게이트 길이를 용이하게 조절할 수 있다. Second, the gate length can be easily adjusted by forming the main gate region by adjusting the auxiliary gate length with the doped polysilicon layer of the trench sidewalls.
셋째, 이중 채널 문턱전압 조절 이온주입 공정을 통해 채널 영역의 불순물 농도 분포를 변화시켜 단채널 효과를 개선할 수 있다. Third, the short channel effect can be improved by changing the impurity concentration distribution in the channel region through the dual channel threshold voltage control ion implantation process.
넷째, 보조 게이트와 하부 채널 영역의 일함수 차이에 의해 전기적으로 유기된 반전영역이 LDD 역할을 하여 게이트 길이 감소에 따른 단채널 효과를 억제할 수 있다. Fourth, the inverted region electrically induced by the work function difference between the auxiliary gate and the lower channel region acts as an LDD to suppress the short channel effect due to the reduction of the gate length.
다섯째, 보조 게이트는 하부 채널 영역의 일함수 차이를 이용하기 때문에 보조 게이트를 제어하기 위한 전원 회로가 불필요하다.Fifth, since the auxiliary gate uses the work function difference of the lower channel region, a power supply circuit for controlling the auxiliary gate is unnecessary.
여섯째, 경사각 30 도 이상의 큰 각도로 이온주입하여 소오스/드레인 접합영역을 형성함으로써 소오스/드레인 접합영역에서의 불순물 농도 변화를 완만하게 완화하여 접합에서의 전계 세기를 감소시키고 기판 전류 및 핫캐리어 ( hot-carrier ) 특성을 향상시킬 수 있다. Sixth, by ion implantation at a large angle of inclination of 30 degrees or more to form a source / drain junction region, the change in the concentration of impurities in the source / drain junction region is gently alleviated to reduce the electric field strength at the junction and the substrate current and hot carrier (hot -carrier) characteristics can be improved.
도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 형성 방법을 도시한 단면도.1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the prior art.
도 2 는 종래기술의 제2실시예에 따른 형성된 반도체소자를 도시한 단면도.2 is a cross-sectional view showing a semiconductor device formed according to a second embodiment of the prior art;
도 3a 내지 도 3i 는 본 발명의 실시예에 따른 반도체소자의 형성 방법을 도시한 단면도.3A to 3I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>
11,41,71 : 실리콘기판 13,43,73 : 매립 산화막11,41,71: silicon substrate 13,43,73: buried oxide film
15,45,75 : 상부 실리콘층 17 : 패드산화막15,45,75: upper silicon layer 17: pad oxide film
19 : 질화막 21,29 : 질화막 스페이서19: nitride film 21, 29: nitride film spacer
23 : 필드산화막 ( LOCOS ) 25,81 : 트렌치23: field oxide film (LOCOS) 25,81: trench
27,49 : 게이트 31,53,97 : 소오스/드레인 접합영역27,49 gate 31,53,97 source / drain junction region
47 : 소자분리막 51 : 게이트산화막47 device isolation layer 51 gate oxide film
55 : 절연막 77 : 제1패드산화막55 insulating film 77 first pad oxide film
79 : 제1질화막 83 : 보조 게이트산화막79: first nitride film 83: auxiliary gate oxide film
85,91 : 도핑된 폴리실리콘층 87 : 서브-트렌치85,91 doped polysilicon layer 87: sub-trench
89 : 메인 게이트산화막 93 : 제2패드산화막89: main gate oxide film 93: second pad oxide film
95 : 제2질화막95: second nitride film
99 : 일함수 차이에 의해 유기된 반전영역99: inversion region induced by work function difference
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