KR100253348B1 - Method of fabricating mos transistor - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- -1 nitrogen ions Chemical class 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 abstract 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
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Abstract
Description
본 발명은 모스트랜지스터의 제조방법에 관한 것으로, 특히 동일하게 제조되던 모스트랜지스터 소스와 드레인의 제조를 차별화하여 펀치쓰루(punch through)를 개선하고 아울러 모스트랜지스터의 동작속도를 향상시키기에 적당하도록 한 모스트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, and in particular to the production of the MOS transistor source and drain that was manufactured in the same way to improve the punch-through (punch through) and at the same time to improve the operating speed of the MOS transistor A method of manufacturing a transistor.
최근들어 반도체소자의 가속화 및 고집적화 요구에 따라 반도체소자의 구조가 복잡해지고, 게이트길이가 감소되며, 게이트산화막의 두께가 줄어들어 전자이동도의 감소 및 게이트산화막의 신뢰성에 대한 문제가 대두되고 있으며, 이러한 문제를 개선하기 위한 노력이 다방면에서 이루어지고 있다. 이와같은 종래 모스트랜지스터의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In recent years, as the demand for acceleration and high integration of semiconductor devices increases, the structure of semiconductor devices becomes complicated, the gate length decreases, and the thickness of gate oxide films decreases, causing problems of electron mobility and reliability of gate oxide films. Efforts are being made to improve the problem. When described in detail with reference to the accompanying drawings a method of manufacturing a conventional morph transistor as follows.
도1은 종래 모스트랜지스터의 구조를 보인 단면도로서, 이에 도시한 바와같이 반도체기판(1)의 상부양측면에 소정거리 이격되어 매립된 고농도,저농도의 소스(2,2`) 및 드레인(3,3`)과; 그 소정거리 이격된 저농도 소스(2`) 및 드레인(3`)의 일부가 겹치도록 기판(1)의 상부에 형성된 게이트(4)와; 그 게이트(4)의 양측면에 형성된 측벽(5)으로 이루어지며, 상기한 바와같은 종래 모스트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.FIG. 1 is a cross-sectional view showing a structure of a conventional MOS transistor, and as shown therein, a high concentration and a low concentration source (2, 2 ') and a drain (3, 3) buried a predetermined distance apart on both sides of the upper surface of the semiconductor substrate (1). `) And; A gate 4 formed on the
반도체기판(1)의 상부에 차례로 게이트산화막(41), 폴리실리콘(42), 텅스텐실리사이드(43), 고온저압산화막(44) 및 질화막(45)을 증착한 후, 그 일부를 사진식각공정을 통해 반도체기판(1)이 노출될때까지 식각하여 게이트(4)를 형성하는 단계와; 그 게이트(4)를 자기정렬 마스크로 이용하여 기판(1)에 저농도의 불순물이온을 주입함으로써, 저농도의 소스(2`) 및 드레인(3`)을 형성하는 단계와; 그 저농도의 소스(2`) 및 드레인(3`)이 형성된 반도체기판(1)의 상부전면에 산화막을 증착한 후, 선택적으로 식각하여 게이트(4)의 측면에 측벽(5)을 형성하는 단계와; 그 게이트(4) 및 측벽(5)을 자기정렬 마스크로 이용하여 기판(1)의 저농도 소스(2`) 및 드레인(3`)에 고농도의 불순물이온을 주입함으로써, 고농도의 소스(2) 및 드레인(3)을 형성하는 단계로 이루어진다. 이하, 상기한 바와같은 종래 모스트랜지스터의 제조방법을 좀더 상세히 설명한다.After the
먼저, 반도체기판(1)의 상부에 차례로 게이트산화막(41), 폴리실리콘(42), 텅스텐실리사이드(43), 고온저압산화막(44) 및 질화막(45)을 증착한 후, 그 일부를 사진식각공정을 통해 반도체기판(1)이 노출될때까지 식각하여 게이트(4)를 형성한다. 이때, 텅스텐실리사이드(43)는 게이트전극의 저항을 감소시켜 빠른 스피드를 구현하기 위해 증착하며, 고온저압산화막(44)은 1차절연막으로 텅스텐실리사이드(43)와의 접합력을 향상시키기 위해 증착하며, 질화막(45)은 2차절연막이다.First, the
그리고, 게이트(4)를 자기정렬 마스크로 이용하여 기판(1)에 저농도의 불순물이온을 주입함으로써, 저농도의 소스(2`) 및 드레인(3`)을 형성하고, 그 저농도의 소스(2`) 및 드레인(3`)이 형성된 반도체기판(1)의 상부전면에 산화막을 증착한 후, 선택적으로 식각하여 게이트(4)의 측면에 측벽(5)을 형성하며, 그 게이트(4) 및 측벽(5)을 자기정렬 마스크로 이용하여 기판(1)의 저농도 소스(2`) 및 드레인(3`)에 고농도의 불순물이온을 주입함으로써, 고농도의 소스(2) 및 드레인(3)을 형성한다. 이때, 저농도,고농도의 소스(2`,2) 및 드레인(3`,3)을 형성하는 이유는 엘디디(lightly doped drain : LDD)구조를 형성하여 단채널(short channel)에 의한 영향으로 펀치쓰루가 발생하는 것을 억제하기 위해서이다.By using the gate 4 as a self-aligning mask, a low concentration of impurity ions are implanted into the
상기한 바와같은 모스트랜지스터는 게이트(4)에 문턱전압(threshold voltage) 이상의 전압이 인가되면 게이트산화막(41) 하부의 저농도의 소스(2`)와 드레인(3`) 사이에 채널이 형성되고, 고농도의 소스(2) 및 드레인(3)단에 발생하는 전계차에 의해 채널에 흐르는 전류량을 제어함으로써, 스위칭동작을 한다.In the MOS transistor as described above, when a voltage equal to or greater than a threshold voltage is applied to the gate 4, a channel is formed between the
그러나, 상기한 바와같은 종래 모스트랜지스터의 제조방법은 채널에 흐르는 포화전류(saturation current)를 증가시켜 빠른 스위칭특성을 구현하기 위해 소스 및 드레인의 농도를 증가시킴에 따라 공핍층에 의한 영향으로 채널이 짧아짐으로써, 펀치쓰루특성이 증가하여 모스트랜지스터의 신뢰성이 저하되는 문제점이 있었다.However, the conventional method of manufacturing a morph transistor as described above increases the saturation current flowing in the channel to increase the concentration of the source and drain in order to implement fast switching characteristics. By shortening, there is a problem that the punch-through characteristic is increased and the reliability of the MOS transistor is lowered.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 펀치쓰루특성을 최대한 억제하면서도 고농도의 소스를 형성할 수 있는 모스트랜지스터의 제조방법을 제공하는데 있다.The present invention was devised to solve the above problems, and an object of the present invention is to provide a method of manufacturing a MOS transistor which can form a source of high concentration while suppressing punch-through characteristics as much as possible.
도1은 종래 모스트랜지스터의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a conventional morph transistor.
도2는 본 발명의 일 실시예를 보인 수순단면도.Figure 2 is a cross-sectional view showing an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11:반도체기판 12:게이트11: semiconductor substrate 12: gate
13,17:버퍼산화막 14`,14:저농도,고농도 소스13,17:
15`,15:저농도,고농도 드레인 16:측벽15`, 15: low concentration, high concentration drain 16: side wall
PR1,PR2:포토레지스트PR1, PR2: Photoresist
상기한 바와같은 본 발명의 목적은 반도체기판의 상부에 게이트를 형성하고, 그 기판의 일측과 게이트의 상부에 제1포토레지스트를 도포한 후, 기판의 타측에 질소이온을 주입하는 단계와; 상기 제1포토레지스트를 제거하고, 산화공정을 실시하여 기판의 상부에 제1버퍼산화막을 형성하는 단계와; 상기 게이트를 자기정렬 마스크로 이용하여 제1버퍼산화막을 통해 기판에 저농도의 불순물이온을 주입함으로써, 저농도의 소스 및 드레인을 형성하는 단계와; 상기 제1버퍼산화막을 제거하고, 저농도의 소스 및 드레인이 형성된 기판의 상부전면에 산화막을 증착한 후, 선택적으로 식각하여 게이트의 측면에 측벽을 형성하는 단계와; 상기 기판의 일측과 게이트의 상부에 제2포토레지스트를 도포하고, 기판의 타측에 질소이온을 주입하는 단계와; 상기 제2포토레지스트를 제거하고, 산화공정을 실시하여 기판의 상부에 제2버퍼산화막을 형성하는 단계와; 상기 게이트 및 측벽을 자기정렬 마스크로 이용하여 제2버퍼산화막을 통해 기판에 고농도의 불순물이온을 주입함으로써, 고농도의 소스 및 드레인을 형성한 후, 상기 제2버퍼산화막을 제거하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 모스트랜지스터의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An object of the present invention as described above comprises the steps of forming a gate on top of a semiconductor substrate, applying a first photoresist on one side of the substrate and the top of the gate, and then injecting nitrogen ions to the other side of the substrate; Removing the first photoresist and performing an oxidation process to form a first buffer oxide film on the substrate; Forming a low concentration source and drain by injecting a low concentration of impurity ions into a substrate through a first buffer oxide film using the gate as a self-aligning mask; Removing the first buffer oxide layer, depositing an oxide layer on the upper surface of the substrate on which the low concentration source and drain are formed, and then selectively etching to form sidewalls on the side surfaces of the gate; Coating a second photoresist on one side of the substrate and an upper portion of the gate and injecting nitrogen ions to the other side of the substrate; Removing the second photoresist and performing an oxidation process to form a second buffer oxide film on the substrate; A high concentration of impurity ions are implanted into a substrate through a second buffer oxide film using the gate and sidewalls as a self-alignment mask, thereby forming a source and a drain of high concentration, and then removing the second buffer oxide film. It will be described in detail with reference to the accompanying drawings, a method of manufacturing a morph transistor according to the present invention.
도2a 내지 도2h는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체기판(11)의 상부에 게이트(12)를 형성하고, 그 기판(11)의 일측과 게이트(12)의 상부에 포토레지스트(PR1)를 도포한 후, 기판(11)의 타측에 질소이온(N2)을 주입하는 단계(도2a)와; 그 포토레지스트(PR1)를 제거하고, 산화공정을 실시하여 기판(11)의 상부에 버퍼산화막(13)을 형성하는 단계(도2b)와; 그 게이트(12)를 자기정렬 마스크로 이용하여 버퍼산화막(13)을 통해 기판(11)에 저농도의 불순물이온을 주입함으로써, 저농도의 소스(14`) 및 드레인(15`)을 형성하는 단계(도2c)와; 그 버퍼산화막(13)을 제거하고, 저농도의 소스(14`) 및 드레인(15`)이 형성된 기판(11)의 상부전면에 산화막을 증착한 후, 선택적으로 식각하여 게이트(12)의 측면에 측벽(16)을 형성하는 단계(도2d)와; 그 기판(11)의 일측과 게이트(12)의 상부에 포토레지스트(PR2)를 도포하고, 기판(11)의 타측에 질소이온(N2)을 주입하는 단계(도2e)와; 그 포토레지스트(PR2)를 제거하고, 산화공정을 실시하여 기판(11)의 상부에 버퍼산화막(17)을 형성하는 단계(도2f)와; 그 게이트(12) 및 측벽(16)을 자기정렬 마스크로 이용하여 버퍼산화막(17)을 통해 기판(11)에 고농도의 불순물이온을 주입함으로써, 고농도의 소스(14) 및 드레인(15)을 형성하는 단계(도2g)와; 상기 버퍼산화막(17)을 제거하는 단계(도2h)로 이루어진다. 이하, 상기한 바와같은 본 발명의 실시예를 좀더 상세히 설명한다.2A to 2H are cross-sectional views showing an embodiment of the present invention. As shown therein, a
먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 게이트(12)를 형성하고, 그 기판(11)의 일측과 게이트(12)의 상부에 포토레지스트(PR1)를 도포한 후, 기판(11)의 타측에 질소이온(N2)을 주입한다. 이때, 게이트(12)는 종래와 동일하게 기판(11)의 상부에 순차적으로 게이트산화막, 폴리실리콘, 텅스텐실리사이드, 고온저압산화막 및 질화막을 증착한 후, 그 일부를 기판(11)이 노출될때까지 식각하여 형성한다.First, as shown in FIG. 2A, the
그리고, 도2b에 도시한 바와같이 포토레지스트(PR1)를 제거하고, 산화공정을 실시하여 기판(11)의 상부에 버퍼산화막(13)을 형성한다. 이때, 산화공정을 통해 형성되는 버퍼산화막(13)은 질소이온(N2)의 산화억제 특성으로 인해 상기 질소이온(N2)이 주입되지 않은 기판(11)의 일측상부가 질소이온(N2)이 주입된 기판(11)의 타측상부에 비해 더 두껍게 형성된다.As shown in FIG. 2B, the photoresist PR1 is removed and an oxidation process is performed to form a
그리고, 도2c에 도시한 바와같이 게이트(12)를 자기정렬 마스크로 이용하여 버퍼산화막(13)을 통해 기판(11)에 저농도의 불순물이온을 주입함으로써, 저농도의 소스(14`) 및 드레인(15`)을 형성한다. 이때, 상기 버퍼산화막(13)의 두께차이에 따라 소스(14`)에 주입되는 저농도의 불순물이온이 드레인(15`)에 주입되는 저농도의 불순물이온에 비해 더 깊게 주입되며, 저농도 소스(14`)가 게이트(12)의 하부와 겹치는 영역이 종래에 비해 줄어들어 저항을 감소시킨다.As shown in Fig. 2C, by using the
그리고, 도2d에 도시한 바와같이 버퍼산화막(13)을 제거하고, 저농도의 소스(14`) 및 드레인(15`)이 형성된 기판(11)의 상부전면에 산화막을 증착한 후, 선택적으로 식각하여 게이트(12)의 측면에 측벽(16)을 형성한다. 이때, 측벽(16)은 종래와 동일하게 엘디디구조를 형성하여 펀치쓰루특성을 개선하기 위해서 형성한다.As shown in FIG. 2D, the
그리고, 도2e에 도시한 바와같이 기판(11)의 일측과 게이트(12)의 상부에 포토레지스트(PR2)를 도포하고, 기판(11)의 타측에 질소이온(N2)을 주입한다.As shown in FIG. 2E, photoresist PR2 is applied to one side of the
그리고, 도2f에 도시한 바와같이 포토레지스트(PR2)를 제거하고, 산화공정을 실시하여 기판(11)의 상부에 버퍼산화막(17)을 형성한다. 이때, 버퍼산화막(17)은 상기 버퍼산화막(13)과 마찬가지로 질소이온(N2)의 산화억제 특성으로 인해 저농도의 소스(14`) 및 드레인(15`) 상부에 서로다른 두께로 형성된다.As shown in FIG. 2F, the photoresist PR2 is removed and an oxidation process is performed to form a
그리고, 도2g에 도시한 바와같이 게이트(12) 및 측벽(16)을 자기정렬 마스크로 이용하여 버퍼산화막(17)을 통해 기판(11)에 고농도의 불순물이온을 주입함으로써, 고농도의 소스(14) 및 드레인(15)을 형성하고, 도2h에 도시한 바와같이 상기 버퍼산화막(17)을 제거한다. 이때, 소스(14) 및 드레인(15)에 주입되는 고농도의 불순물이온은 버퍼산화막(17)의 두께차이에 따라 소스(14)에 주입되는 고농도의 불순물이온이 드레인(15)에 주입되는 고농도의 불순물이온에 비해 더 깊게 주입된다.As shown in FIG. 2G, a high concentration of impurity ions are implanted into the
상기한 바와같이 제조되는 본 발명에 의한 모스트랜지스터의 제조방법은 소스에 산화억제 작용을 하는 질소이온을 주입하여 드레인은 최적의 농도와 두께를 갖도록 형성하고, 소스는 농도와 두께를 증가시킴으로써, 단채널로 인한 펀치쓰루를 최대한 억제할 수 있는 효과와; 소스의 저항을 감소시켜 채널에 흐르는 포화전류를 증가시키고, 소스와 게이트하부의 겹치는 영역을 줄여 게이트저항을 줄임으로써, 빠른 스피드를 갖는 모스트랜지스터를 구현할 수 있는 효과가 있다.In the method of manufacturing the morph transistor according to the present invention prepared as described above, the drain is formed to have an optimal concentration and thickness by injecting nitrogen ions which act as an oxidation inhibitor to the source, and the source is increased by increasing the concentration and thickness, An effect that can suppress the punchthrough caused by the channel as much as possible; By reducing the resistance of the source to increase the saturation current flowing in the channel, and reducing the gate resistance by reducing the overlapping area between the source and the lower gate, it is possible to implement a high speed morph transistor.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970059419A KR100253348B1 (en) | 1997-11-12 | 1997-11-12 | Method of fabricating mos transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970059419A KR100253348B1 (en) | 1997-11-12 | 1997-11-12 | Method of fabricating mos transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990039360A KR19990039360A (en) | 1999-06-05 |
KR100253348B1 true KR100253348B1 (en) | 2000-04-15 |
Family
ID=19524571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970059419A KR100253348B1 (en) | 1997-11-12 | 1997-11-12 | Method of fabricating mos transistor |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100253348B1 (en) |
-
1997
- 1997-11-12 KR KR1019970059419A patent/KR100253348B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990039360A (en) | 1999-06-05 |
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Legal Events
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
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