Claims (3)
듀얼 게이트 전극 제조방법에 있어서, 실리콘 기판에 n-well과 p-well을 형성시키고 필드산화막을 상기 n-well과 p-well의 경계면에 형성하고, 그 상부에 게이트 산화막을 성장시키는 단계와, 상기 게이트 산화막과 필드산화막의 상부에 p+도프된 실리콘층을 증착하는 단계와, 상기 n-well 상부에만 오버랩되는 감광막 패턴을 형성하고, 노출된 상기 p+ 실리콘층으로 P31와 As를 임플란트하여 n+실리콘층으로 형성하는 단계와, 상기 감광막 패턴을 제거하고 열처리하므로써 상기 p+ 실리콘층과 n+ 실리콘층을 결정화 및 활성화시키는 단계와, 게이트 패터닝 공정으로 N+ 및 P+ 게이트 전극을 형성한 다음, n+ 또는 p+ 이온을 상기 p-well와 n-well으로 각각 이온 주입하여 소오스/드레인을 형성하는 단계를 포함하는 듀얼 게이트 전극 제조방법.A method of manufacturing a dual gate electrode, comprising: forming an n-well and a p-well in a silicon substrate, forming a field oxide film on an interface between the n-well and p-well, and growing a gate oxide film thereon; Depositing a p + doped silicon layer on top of the gate oxide and field oxide layers, forming a photoresist pattern that overlaps only the n-well, and implanting P31 and As into the exposed p + silicon layer to an n + silicon layer Forming and removing the photoresist pattern and thermally treating the p + silicon layer and the n + silicon layer, and forming N + and P + gate electrodes by a gate patterning process, and then forming n + or p + ions. forming a source / drain by ion implantation into -well and n-well, respectively.
제1항에 있어서, 상기 p+ 도프된 실리콘층을 증착한 다음, 그 상부에 CVD 산화막을 200-300A정도로 증착한 상태에서 후속 공정을 진행하는 것을 특징으로 하는 듀얼 게이트 전극 제조방법.The method of claim 1, wherein the p + doped silicon layer is deposited, and then a subsequent process is performed while a CVD oxide film is deposited at about 200-300A.
듀얼 게이트 전극 제조방법에 있어서, 실리콘 기판에 n-well과 p-well을 형성시키고 필드산화막을 상기 n-well과 p-well의 경계면에 형성하고, 그 상부에 게이트 산화막을 성장시키는 단계와, 상기 게이트 산화막과 필드산화막의 상부에 p+도프된 실리콘층을 증착하고 그 상부에 CVD 산화막을 증착하는 단계와, 상기 n-well 상부에만 오버랩되는 감광막 패턴을 형성하고, 상기 p+ 실리콘층으로 P31와 As를 임플란트하여 n+실리콘층으로 형성하는 단계와, 상기 감광막 패턴을 제거하고 열처리하므로써 상기 p+ 실리콘층과 n+ 실리콘층을 결정화 및 활성화시키는 단계와, 게이트 패터닝 공정으로 N+ 및 P+ 게이트 전극을 형성한 다음, n+ 또는 p+ 이온을 상기 p-well와 n-well으로 각각 이온 주입하여 소오스/드레인을 형성하는 단계를 포함하는 듀얼 게이트 전극 제조방법.A method of manufacturing a dual gate electrode, comprising: forming an n-well and a p-well in a silicon substrate, forming a field oxide film on an interface between the n-well and p-well, and growing a gate oxide film thereon; Depositing a p + doped silicon layer on top of the gate oxide and field oxide films and depositing a CVD oxide film on the top of the gate oxide film and a field oxide film, forming a photoresist pattern overlapping only on the n-well, and forming P31 and As as p + silicon layers. Implanting to form an n + silicon layer, crystallizing and activating the p + silicon layer and the n + silicon layer by removing and thermally treating the photoresist pattern, and forming N + and P + gate electrodes by a gate patterning process, and then n + Or ion implanting p + ions into the p-well and n-well, respectively, to form a source / drain.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.