KR100588779B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100588779B1
KR100588779B1 KR1020030100706A KR20030100706A KR100588779B1 KR 100588779 B1 KR100588779 B1 KR 100588779B1 KR 1020030100706 A KR1020030100706 A KR 1020030100706A KR 20030100706 A KR20030100706 A KR 20030100706A KR 100588779 B1 KR100588779 B1 KR 100588779B1
Authority
KR
South Korea
Prior art keywords
layer
source
drain diffusion
diffusion layer
device isolation
Prior art date
Application number
KR1020030100706A
Other languages
English (en)
Other versions
KR20050068890A (ko
Inventor
박혁
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030100706A priority Critical patent/KR100588779B1/ko
Priority to US11/027,362 priority patent/US7399669B2/en
Publication of KR20050068890A publication Critical patent/KR20050068890A/ko
Application granted granted Critical
Publication of KR100588779B1 publication Critical patent/KR100588779B1/ko
Priority to US12/102,819 priority patent/US20080258145A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 소자 분리막 및 소오스/드레인 확산층의 계면에 일련의 비정칠 층을 추가 배치하여, 이를 기저로 형성되는 셀리사이드 층의 두께를 안정적으로 박막화 하고, 이를 통해, 소자 분리막 및 소오스/드레인 확산층의 계면 상에 형성되는 셀리사이드 층의 누설전류를 크게 줄임으로써, 최종 완성되는 반도체 소자의 품질을 일정 수준 이상으로 향상시킬 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
도 1은 종래의 기술에 따른 반도체 소자를 도시한 예시도.
도 2는 본 발명에 따른 반도체 소자를 도시한 예시도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자 제조방법을 순차적으로 도시한 공정 순서도.
본 발명은 반도체 소자에 관한 것으로, 좀더 상세하게는 소자 분리막 및 소오스/드레인 확산층의 계면에 일련의 비정칠 층을 추가 배치하여, 이를 기저로 형성되는 셀리사이드 층의 두께를 안정적으로 박막화 하고, 이를 통해, 소자 분리막 및 소오스/드레인 확산층의 계면 상에 형성되는 셀리사이드 층의 누설전류를 크게 줄임으로써, 최종 완성되는 반도체 소자의 품질을 일정 수준 이상으로 향상시킬 수 있는 반도체 소자에 관한 것이다. 또한, 본 발명은 이러한 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 반도체 소자의 고 집적화가 급격히 진행되면서, 반도체 소자를 이루는 각 구조물들의 기하학적 구조 또한 큰 변화를 겪고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 소자 체제 하에서, 통상, 반도체 기판(1)은 소자 분리막(2)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(1)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(10)가 배치된다. 이 경우, 트랜지스터(10)는 예컨대, 게이트 절연막 패턴(11), 게이트 전극 패턴(12), 스페이서(13), 소오스/드레인 확산층(14) 등이 조합된 구성을 취하게 된다.
이러한 종래의 반도체 소자에서, 도면에 도시된 바와 같이, 소오스/드레인 확산층(14) 및 소자 분리막(2)의 표면에는 일련의 셀리사이드 층(15:Salicide layer)이 추가 배치된다. 이러한 셀리사이드 층(15)은 반도체 기판(1) 상부에 형성되는 금속배선(도시 안됨)과 소오스/드레인 확산층(14)과의 전기적인 콘택 품질을 향상시켜, 최종 완성되는 반도체 소자의 기능이 향상될 수 있도록 유도하는 역할을 수행하게 된다.
그러나, 이러한 종래의 셀리사이드 층(15) 운영 체제 하에서, 소자 분리막(2) 및 소오스/드레인 확산층(14)은 그 재질, 두께, 표면상태 등을 모두 상이하게 유지하고 있기 때문에, 별도의 조치가 취해지지 않는 한, 소자 분리막(2) 및 소오스/드레인 확산층(14)의 계면(IL)을 기저로 하여 형성되는 셀리사이드 층(15)은 그 두께를 일정하게 유지할 수 없게 된다.
물론, 이 상황에서, 별도의 조치가 취해지지 않으면, 소자 분리막(2) 및 소오스/드레인 확산층(14)의 계면(IL) 상에 형성되는 셀리사이드 층(15)은 일정하지 않은 누설전류 특성을 나타낼 수밖에 없게 되며, 결국, 최종 완성되는 반도체 소자의 품질은 크게 저하될 수밖에 없게 된다.
따라서, 본 발명의 목적은 소자 분리막 및 소오스/드레인 확산층의 계면에 일련의 비정칠 층을 추가 배치하여, 이를 기저로 형성되는 셀리사이드 층의 두께를 안정적으로 박막화 하고, 이를 통해, 소자 분리막 및 소오스/드레인 확산층의 계면 상에 형성되는 셀리사이드 층의 누설전류를 크게 줄임으로써, 최종 완성되는 반도체 소자의 품질을 일정 수준 이상으로 향상시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 활성 영역을 정의하는 소자 분리막과, 활성 영역 상에 형성되는 게이트 전극 패턴과, 소자 분리막에 접하도록 게이트 전극 패턴의 양쪽 측부에 형성되는 소오스/드레인 확산층과, 소오스/드레인 확산층 및 소자 분리막의 계면에 형성되는 비정질 층의 조합으로 이루어지는 반도체 소자를 개시한다.
또한, 본 발명의 다른 측면에서는 반도체 기판의 활성 영역을 정의하기 위한 소자 분리막을 형성하는 단계와, 활성 영역 상에 게이트 전극 패턴을 형성하는 단계와, 소자 분리막에 접하도록 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 형성하는 단계와, 소정의 불순물을 이온 주입하여, 소오스/드레인 확산층 및 소자 분리막의 계면을 비정질화 하는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자 체제 하에서, 반도체 기판(21)은 소자 분리막(22)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 경우, 반도체 기판(21)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(30)가 배치된다.
이때, 트랜지스터(30)는 예컨대, 게이트 절연막 패턴(31), 게이트 전극 패턴(32), 스페이서(33), 소오스/드레인 확산층(34) 등이 조합된 구성을 취하게 된다. 이 경우, 소오스/드레인 확산층(34)은 게이트 전극 패턴(32)의 양쪽 측부에 위치하면서, 소자 분리막(22)에 접하는 구조를 취한다.
여기서, 소오스/드레인 확산층(34) 및 소자 분리막(22)의 표면에는 일련의 셀리사이드 층(35)이 추가 배치된다. 이러한 셀리사이드 층(35)은 반도체 기판(21) 상부에 형성되는 금속배선과 소오스/드레인 확산층(34)과의 전기적인 콘택 품질을 향상시켜, 최종 완성되는 반도체 소자의 기능이 향상될 수 있도록 유도하는 역할을 수행하게 된다.
이러한 본 발명에 따른 반도체 소자 체제 하에서, 앞서 언급한 바와 같이, 소자 분리막(22) 및 소오스/드레인 확산층(34)은 그 재질, 두께, 표면상태 등을 모두 상이하게 유지하고 있기 때문에, 별도의 조치가 취해지지 않는 한, 소자 분리막(22) 및 소오스/드레인 확산층(34)의 계면(IL)을 기저로 하여 형성되는 셀리사이드 층(35)은 그 두께를 일정하게 유지할 수 없게 되며, 그 결과, 해당 셀리사이드 층(35)은 일정하지 않은 누설전류 특성을 나타낼 수밖에 없게 된다.
이러한 민감한 상황에서, 도면에 도시된 바와 같이, 본 발명에서는 소오스/드레인 확산층(34) 및 소자 분리막(220의 계면(IL)에 일련의 비정질 층(41), 예컨대, Ge+ 비정질층을 1㎛~5㎛의 두께로 형성하는 조치를 강구한다.
물론, 이 경우, 소자 분리막(22) 및 소오스/드레인 확산층(34)의 계면(IL)을 기저로 하여 형성되는 셀리사이드 층(35)은 비정질 층(41)의 방해로 인해, 그 두께를 얇게 유지할 수밖에 없게 된다.
이처럼, 셀리사이드 층(35)이 본 발명 고유의 비정질 층(41)에 의해 최소한의 두께로 박막화 되는 경우, 소자 분리막(22) 및 소오스/드레인 확산층(34)의 계면에 위치하는 셀리사이드 층(35)의 누설전류는 자신의 두께 감소에 비례하며, 크게 감소할 수 있게 되며, 결국, 본 발명이 구현되는 경우, 최종 완성되는 반도체 소자의 품질은 자연스럽게 대폭 향상될 수 있게 된다.
이하, 상술한 구성을 취하는 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 희생막 패턴(101), 예컨대, 희생 질화막 패턴, 희생 산화막 패턴 등을 적절히 활용하여, 반도체 기판(1)의 소자 분리 영역에 트랜치(Trench)를 형성시킨 후, 일련의 절연막 갭 필링 공정, 패터닝 공정 등을 추가 진행하여, 트랜치의 내부를 채우면서, 반도체 기 판(21)의 활성 영역을 정의하는 소자 분리막(22)을 형성시킨다.
물론, 이러한 쉘로우 트랜치 아이솔 레이션 공정(STI process:Shallow Trench Isolation process)에 의한 소자 분리막(22)의 형성절차는 상황에 따라, 로코스 공정(LOCOS process:Local Oxidation of Silicon)에 의한 소자 분리막 형성절차로 대체 될 수도 있다.
이어, 도 3b에 도시된 바와 같이, 본 발명에서는 일련의 열산화 공정을 진행시켜, 반도체 기판(21)의 활성 영역(AR) 상부에 게이트 절연막을 성장시킴과 아울러, 일련의 화학기상증착 공정을 진행시켜, 이 게이트 절연막의 상부에 게이트 전극 도전층을 순차적으로 형성시킨 후, 일련의 사진 식각공정을 통해, 이 게이트 절연막 및 게이트 전극 도전층을 일괄적으로 패터닝 함으로써, 앞의 소자 분리막(22)에 의해 정의된 반도체 기판(21)의 활성 영역(AR) 상부에 게이트 절연막 패턴(31) 및 게이트 전극 패턴(32)을 형성시킨다.
계속해서, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 게이트 전극 패턴(32)을 포함하는 반도체 기판(21)의 상부에 산화막 및 질화막을 순차적으로 증착시킨 후, 일련의 이방성 식각특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 식각공정을 통해, 이 산화막 및 질화막을 식각하여, 게이트 전극 패턴(32)의 양 측벽을 감싸는 스페이서(33)를 형성한다.
이어, 본 발명에서는 이 스페이서(33)를 이온 주입 마스크로 사용하는 이온 주입 공정을 진행하여, 반도체 기판(21)의 활성 영역에 고 농도의 불순물을 주입시키고, 이를 통해, 도 3c에 도시된 바와 같이, 게이트 전극 패턴(32)의 양쪽 측부에 소오스/드레인 확산층(34)을 형성시킨다.
이러한 절차가 모두 마무리되면, 본 발명에서는 일련의 증착, 노광, 현상 공정 등을 순차적으로 진행시켜, 도 3d에 도시된 바와 같이, 반도체 기판(21)의 상부에 소오스/드레인 확산층(34) 및 소자 분리막(22)의 계면(IL)을 노출시키는 감광막 패턴(102)을 형성시킨 후, 이 감광막 패턴(102)을 마스크로 소정의 불순물, 예컨대, Ge+을 소오스/드레인 확산층(34) 및 소자 분리막(22)의 계면에 주입하여, 도 3e에 도시된 바와 같이, 해당 계면(IL)에 바람직하게, 1㎛~5㎛ 정도의 두께를 갖는 일련의 비정질 층(41)을 형성시킨다. 그런 다음, 앞의 감광막 패턴(102)을 반도체 기판(21)으로부터 제거한다.
이어, 본 발명에서는 일련의 증착공정을 진행시켜, 도 3f에 도시된 바와 같이, 반도체 기판(21)의 상부에 소오스/드레인 확산층(34)을 노출시키는 블록킹층(103)을 형성시킨 후, 예컨대, 스퍼터링 공정을 진행시켜, 소오스/드레인 확산층(34) 및 소자 분리막(22)을 포함하는 반도체 기판(21)의 전면에 셀리사이드 층의 형성을 위한 금속 박막층(35a), 예컨대, Ti 박막층을 형성시킨다.
그 다음에, 본 발명에서는 앞의 각 구조물들이 형성된 반도체 기판(21)을 대상으로, 일련의 열처리 공정을 진행시켜, 금속 박막층(35a)을 형성하는 금속원자 및 실리콘 원자를 반응시키고, 이를 통해, 도 3g에 도시된 바와 같이, 소자 분리막(22)을 포함하는 소오스/드레인 확산층(34)의 표면에 예컨대, SiTix 재질의 셀리사이드 층(35)을 형성시킨다. 그런 다음, 앞의 블록킹층(103)을 반도체 기판(21)으로부터 제거한다.
이때, 상술한 바와 같이, 소오스/드레인 확산층(34) 및 소자 분리막(22)의 계면(IL)에는 일련의 비정질 층(41), 예컨대, Ge+ 비정질층이 미리 형성되어 있기 때문에, 소자 분리막(22) 및 소오스/드레인 확산층(34)의 계면(IL)을 기저로 하여 형성되는 셀리사이드 층(35)은 비정질 층(41)의 방해로 인해, 그 두께를 얇게 유지할 수밖에 없게 되며, 결국, 셀리사이드 층(35)의 누설전류는 자신의 두께 감소에 비례하며, 크게 감소할 수 있게 된다.
이후, 본 발명에서는 예컨대, 층간 절연막 형성공정, 콘택홀 형성공정, 금속 배선공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 반도체 소자를 제조 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 소자 분리막 및 소오스/드레인 확산층의 계면에 일련의 비정칠 층을 추가 배치하여, 이를 기저로 형성되는 셀리사이드 층의 두께를 안정적으로 박막화 하고, 이를 통해, 소자 분리막 및 소오스/드레인 확산층의 계면 상에 형성되는 셀리사이드 층의 누설전류를 크게 줄임으로써, 최종 완성되는 반도체 소자의 품질을 일정 수준 이상으로 향상시킬 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.














Claims (4)

  1. 반도체 기판의 활성 영역을 정의하는 소자 분리막과;
    상기 활성 영역 상에 형성되는 게이트 전극 패턴과;
    상기 소자 분리막에 접하도록 상기 게이트 전극 패턴의 양쪽 측부에 형성되는 소오스/드레인 확산층과;
    상기 소오스/드레인 확산층 및 소자 분리막의 계면에 형성되는 비정질 층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 비정질 층은 1㎛~5㎛의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판의 활성 영역을 정의하기 위한 소자 분리막을 형성하는 단계와;
    상기 활성 영역 상에 게이트 전극 패턴을 형성하는 단계와;
    상기 소자 분리막에 접하도록 상기 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 형성하는 단계와;
    소정의 불순물을 이온 주입하여, 상기 소오스/드레인 확산층 및 소자 분리막의 계면을 비정질화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 상기 소오스/드레인 확산층 및 소자 분리막의 계면을 비정질화 하는 불순물은 Ge+ 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030100706A 2003-12-30 2003-12-30 반도체 소자 및 그 제조방법 KR100588779B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030100706A KR100588779B1 (ko) 2003-12-30 2003-12-30 반도체 소자 및 그 제조방법
US11/027,362 US7399669B2 (en) 2003-12-30 2004-12-29 Semiconductor devices and methods for fabricating the same including forming an amorphous region in an interface between a device isolation layer and a source/drain diffusion layer
US12/102,819 US20080258145A1 (en) 2003-12-30 2008-04-14 Semiconductor Devices Including an Amorphous Region in an Interface Between a Device Isolation Layer and a Source/Drain Diffusion Layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100706A KR100588779B1 (ko) 2003-12-30 2003-12-30 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050068890A KR20050068890A (ko) 2005-07-05
KR100588779B1 true KR100588779B1 (ko) 2006-06-12

Family

ID=34737935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100706A KR100588779B1 (ko) 2003-12-30 2003-12-30 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US7399669B2 (ko)
KR (1) KR100588779B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939440B2 (en) * 2005-06-15 2011-05-10 Spansion Llc Junction leakage suppression in memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118389A (ja) * 1997-06-19 1999-01-12 Hitachi Ltd 半導体装置
KR20000025633A (ko) * 1998-10-13 2000-05-06 김영환 반도체 소자의 콘택 형성 방법
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
KR20030047371A (ko) * 2001-12-10 2003-06-18 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3530065C2 (de) * 1984-08-22 1999-11-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines Halbleiters
US4764248A (en) * 1987-04-13 1988-08-16 Cypress Semiconductor Corporation Rapid thermal nitridized oxide locos process
JP3734559B2 (ja) * 1996-03-15 2006-01-11 富士通株式会社 半導体装置の製造方法
US5899732A (en) * 1997-04-11 1999-05-04 Advanced Micro Devices, Inc. Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
US6030863A (en) * 1998-09-11 2000-02-29 Taiwan Semiconductor Manufacturing Company Germanium and arsenic double implanted pre-amorphization process for salicide technology
JP2001036092A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
KR100390522B1 (ko) * 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
JP2004172541A (ja) * 2002-11-22 2004-06-17 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118389A (ja) * 1997-06-19 1999-01-12 Hitachi Ltd 半導体装置
KR20000025633A (ko) * 1998-10-13 2000-05-06 김영환 반도체 소자의 콘택 형성 방법
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
KR20030047371A (ko) * 2001-12-10 2003-06-18 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법

Also Published As

Publication number Publication date
US7399669B2 (en) 2008-07-15
US20080258145A1 (en) 2008-10-23
KR20050068890A (ko) 2005-07-05
US20050153529A1 (en) 2005-07-14

Similar Documents

Publication Publication Date Title
US5858843A (en) Low temperature method of forming gate electrode and gate dielectric
JP5091487B2 (ja) 半導体装置の製造方法
US6674128B1 (en) Semiconductor-on-insulator device with thermoelectric cooler on surface
US6509221B1 (en) Method for forming high performance CMOS devices with elevated sidewall spacers
EP1225623A2 (en) A method to form a recessed source drain on a trench side wall with a replacement gate technique
KR100588779B1 (ko) 반도체 소자 및 그 제조방법
KR100533394B1 (ko) 트랜지스터 제조 방법
KR20020055147A (ko) 반도체 소자의 제조방법
KR100347149B1 (ko) 반도체 장치 제조방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR100778877B1 (ko) 반도체 소자의 제조방법
KR100280537B1 (ko) 반도체장치 제조방법
KR101038310B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR100281100B1 (ko) 반도체 소자 및 그 제조방법
KR100773242B1 (ko) 반도체 소자의 제조 방법
KR100339431B1 (ko) 반도체의 제조방법
TW423150B (en) Manufacturing method of embedded DRAM with mixed mode capacitor
KR100425769B1 (ko) 반도체 소자 제조 방법
JP2727576B2 (ja) 半導体装置の製造方法
KR100273685B1 (ko) 반도체장치제조방법
KR100649868B1 (ko) 반도체 소자의 제조 방법
CN111653484A (zh) 一种优化碳化硅mosfet自对准工艺的方法
CN112701080A (zh) 通孔形成方法
US20070148883A1 (en) Method for manufacturing a semiconductor device
KR20020029702A (ko) 반도체 장치의 얕은 트랜치 분리구조 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee