KR100560819B1 - 피모스를 구비하는 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 피모스를 구비하는 반도체 소자를 형성하는 방법을 제공한다. 상기 방법에 따르면, 반도체 기판의 전면 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막에 P형 불순물을 도핑한다. 열처리 공정을 진행한다. 그리고, 상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거한다. 이로써 누설전류를 방지하며, 소자의 속도를 향상시킬수 있는 피모스를 구비하는 반도체 소자를 형성할 수 있다.
피모스(PMOS)

Description

피모스를 구비하는 반도체 소자의 형성 방법{Method of forming semiconductor device having PMOS}
도 1은 종래 기술의 문제점을 나타내는 사진이다.
도 2a 및 2b 그리고 4 내지 8은 본 발명의 일 실시예에 따라 듀얼 게이트를 구비하는 씨모스형 반도체 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
도 3a 내지 3c은 본 발명의 다른 실시예에 따라 듀얼 게이트를 구비하는 씨모스형 반도체 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
1, 10: 반도체 기판 3, 14: 게이트 산화막
5, 18: 폴리실리콘막 7, 22, 24: 금속함유막
9, 20, 21, 26: 마스크막 12: 소자분리막
16, 28. 32: 불순물 주입 영역 30: 스페이서
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 더욱 상세하게는 피모스(PMOS, P-channel Metal Oxide Semiconductor)를 구비하는 반도체 소자를 형 성하는 방법에 관한 것이다.
PMOS를 구비하는 반도체 소자로 예를 들면 CMOS형 반도체 소자가 있다. CMOS 형 반도체 소자는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 하나의 반도체 장치에 함께 형성하여 상보적인 동작을 하도록 한 반도체 장치다. 따라서, 반도체 장치 전체의 효율을 높이고 동작속도를 개선할 수 있고, 바이폴라 트랜지스터와 비슷한 특성을 낼 수 있으므로 CMOS형 반도체 장치는 고속의 고성능 반도체 장치로 사용된다. 특히, CMOS형 반도체 장치에서 집적화를 높이고 전압특성, 속도를 높이기 위해 소자의 크기가 작아지면서 각 채널형마다 게이트를 형성하는 폴리실리콘에 채널형과 동일한 형의 불순물을 도핑시킨 듀얼 폴리게이트 방식 CMOS형 반도체 장치가 많이 사용되고 있다. 듀얼 폴리게이트 방식은 채널 표층의 기능을 강화시키고 대칭적인 저전압 동작을 가능하게하는 이점이 있다.
듀얼 폴리 게이트를 형성하기 위한 여러 방법들에서, 피모스(PMOS)형 폴리게이트를 위한 폴리실리콘막에는 P형 불순물을 도핑시키고, 엔모스(NMOS) 형 폴리게이트를 위한 폴리실리콘막에는 N형 불순물을 도핑시킨다. 각각의 불순물이 도핑된 폴리실리콘막에 대해 열처리 공정을 실시하여 도핑된 불순물을 활성화시킨다.
P형 불순물로 붕소(B) 또는 불화붕소(BF2)를 사용할 수 있다. 그러나 붕소는 확산이 매우 잘되는 물질이다. 따라서 도핑된 붕소는 열처리 공정동안 확산되어 게이트 산화막에 닿거나 게이트 산화막을 지나 반도체 기판으로 확산된다. 이는 누설전류를 발생시킨다. 이러한 문제점은 불화붕소를 사용하여 해결될 수 있다. 불화붕소는 붕소에 비해 낮은 확산도를 갖으므로 상기와 같은 문제를 방지할 수 있다. 그 러나 폴리실리콘막에 불화붕소를 도핑하고 열처리를 할 경우, 상기 폴리실리콘막의 상부에 작은 보이드들이 형성된다. 도 1은 반도체 기판(1) 상에 게이트산화막(3)에 폴리실리콘막(9)을 형성하고, 상기 폴리실리콘막(9)에 BF2를 도핑하고, 열처리 공정을 진행하고, 그리고 텅스텐막(7) 및 마스크용 실리콘질화막(9)을 차례로 적층한 후의 모습을 나타낸다. 도 1에서 화살표가 가리키는 부분이 보이드이다. 이러한 보이드들에 의해 게이트 전극의 저항이 커져 소자의 속도가 느려지거나 소자가 아예 동작을 안할 수 있다.
상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 누설전류를 방지하며, 소자의 속도를 향상시킬수 있는 피모스를 구비하는 반도체 소자를 형성하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한, 본 발명에 따른 피모스를 구비하는 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막에 P형 불순물을 도핑한다. 열처리 공정을 진행한다. 그리고 상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거한다.
상기 방법에 있어서, 상기 P형 불순물은 바람직하게는 BF2이다. 상기 제거되는 제 1 두께에 해당하는 도전막 안에 보이드와 같은 결함들이 존재할 수 있다. 상기 폴리실리콘막은 최종적으로 남겨야 하는 두께보다 상기 제 1 두께만큼 두껍게 형성된다.
상기 반도체 기판은 피모스(PMOS) 영역과 엔모스(NMOS) 영역을 구비할 수 있다.
본 발명의 일 예에 따르면, 상기 폴리실리콘막을 형성할 때, 상기 폴리실리콘막의 전체에 N형 불순물이 도핑되며, 상기 P형 불순물을 도핑할 때, 엔모스 영역의 폴리실리콘막을 덮는 마스크막을 이용한다.
본 발명의 다른 예에 따르면, 상기 P형 불순물은 상기 피모스 영역의 폴리실리콘에만 도핑되며, 열처리 공정을 진행하기 전에, 상기 엔모스 영역의 폴리실리콘막에 N형 불순물을 도핑한다.
상기 예들에 있어서, 상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거한 후에, 상기 폴리실리콘막을 패터닝하여 상기 엔모스 영역에 N형의 게이트 전극을 형성하고 상기 피모스 영역에 P형의 게이트 전극을 형성할 수 있다. 여기서, 상기 폴리실리콘막을 패터닝하기 전에 상기 반도체 기판의 전면 상에 금속 함유막을 적층할 수 있으며, 상기 폴리실리콘막을 패터닝할 때 상기 금속 함유막도 패터닝될 수 있다.
상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계는 바람직하게는 평탄화 공정으로 진행되며, 상기 평탄화 공정은 바람직하게는 화학 기계적 연마(Chemical mechanical polishing) 공정이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 상기 실시예들에서는 본 발명에 따른 씨모스형 반도체 소자를 형성하는 방법들에 관한 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한 정되지 않고 다른 형태로 구체화될 수도 있다. 본 발명은 피모스를 구비하는 반도체 소자를 형성할 때 적용될 수 있다. 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
<실시예 1>
도 2a 및 2b 그리고 4 내지 8은 본 발명의 일 실시예에 따라 듀얼 게이트를 구비하는 씨모스형 반도체 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
도 2a를 참조하면, 피모스 영역과 엔모스 영역을 구비하는 반도체 기판(1) 에 활성영역을 한정하는 소자분리막(12)을 형성한다. 상기 소자분리막(12)은 얕은 트렌치 격리(shallow trench isolation) 방법등으로 형성할 수 있다. 상기 소자분리막(12)에 의해 한정된 상기 활성영역에 이온주입공정을 진행하여 웰(16a, 16b)을 형성한다. 상기 피모스 영역의 웰(16a)은 N형의 불순물을 도핑하여 형성하고, 상기 엔모스 영역의 웰(16b)은 P형의 불순물을 도핑하여 형성한다. 상기 N형의 불순물은 예를 들면 질소, 인 및 비소를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 P형의 불순물은 붕소 또는 불화붕소(BF2)일 수 있다. 그리고 상기 활성영역 상에 게이트 산화막(14)을 형성한다. 상기 게이트 산화막(14)은 열산화 공정 또는 화학기상증착 공정을 진행하여 형성할 수 있다. 상기 게이트 산화막(14) 상에 N 형의 불순물이 도핑된 폴리실리콘막(18b)을 형성한다. 상기 폴리실리콘막(18b)는 화학기상증착 방법을 이용하여 형성할 수 있으며, 폴리실리콘막을 증착할때 동시에 N형의 불순물을 공급하면서 도핑하는 방법으로 형성될 수 있다. 상기 폴리실리콘막(18b)은 예를 들면 400~1000Å의 두께를 갖을 수 있으며, 최종적으로 남겨야할 두께와 후속에 제거해야할 두께를 더한 두께를 갖도록 형성된다. 만약 최종적으로 형성되어야할 폴리실리콘막의 두께가 300Å이고, 후속에 제거해야할 두께가 200Å이면, 초기에 500Å의 두께로 형성해야한다. 상기 도핑된 N형의 불순물의 농도는 예를들면 1x1015~1x1020ions/cm2일 수 있다.
도 2b를 참조하면, 상기 엔모스 영역의 상기 폴리실리콘막(18b)을 덮도록 마스크막(20)을 형성한다. 상기 마스크막(20)은 포토레지스트 패턴 또는 실리콘 질화막등으로 형성될 수 있다. 상기 마스크막(20)을 이온주입 마스크로 이용하여 상기 폴리실리콘막(18b)에 P형 불순물을 주입하는 이온주입 공정(I)을 진행한다. 상기 P형 불순물은 바람직하게는 BF2이다. 이때 상기 P형 불순물은 1KeV~20KeV의 에너지로 1x1010~1x1020ions/cm2의 농도로 주입될 수 있다. 상기 P형 불순물은 후속에 제거해야할 두께를 고려하여 적정 깊이에 위치하도록 도핑된다. 만약 최종적으로 형성될 폴리실리콘막이 300Å의 두께를 갖고 이 두께 중 200Å의 깊이에 P형 불순물이 집중적으로 위치해야하고, 후속에 제거해야할 두께가 200Å이라면, 도 2a에서 상기 폴리실리콘막(18b)은 처음에 500Å의 두께로 형성되어야 하며, 400Å의 깊이를 목표로 상기 P형 불순물을 도핑해야한다.
도 4를 참조하면, 상기 피모스 영역의 폴리실리콘막(18b)에 P형의 불순물이 도핑된 상태에서 열처리 공정을 진행한다. 상기 열처리 공정은 예를 들면 850℃의 온도에서 30초동안 진행될 수 있다. 상기 열처리 공정 후에, 종래기술의 문제점으로 설명했듯이, 상기 P형의 불순물이 도핑된 폴리실리콘막의 상부에 보이드(void)와 같은 결함(D)들이 형성된다. 상기 결함(D)들은 제 1 두께(T)의 상기 폴리실리콘막(18a) 안에 형성된다.
도 4 및 5를 참조하면, 상기 폴리실리콘막(18a, 18b)에서 상기 결함(D)들이 형성된 부분을 제거한다. 상기 제 1 두께가 예를 들어 200Å이면, 이 두께에 해당하는 만큼의 폴리실리콘막(18a, 18b)의 상부를 제거한다. 이때, 화학적 기계적 연마 공정과 같은 평탄화 공정이 진행될 수 있다. 상기 화학적 기계적 연마 공정은 예를 들면 슬러리로 실리카를 이용하고, 40~120rpm의 속도로 폴리싱 패드 또는 테이블을 회전시키면서, 2~7psi의 압력으로 진행될 수 있다. 도 5를 참조하면, 이렇게 상기 결함(D)들이 형성된 부분이 제거되어 상기 폴리실리콘막(18a, 18b)의 상부 표면은 결함(D)들이 없이 깨끗해진다.
도 6을 참조하면, 상기 폴리실리콘막(18a, 18b)의 상부가 제 1 두께(T)만큼 가 제거된 상태에서 상기 반도체 기판(10)의 전면 상에 제 1 금속함유막(22), 제 2 금속함유막(24) 및 마스크막(26)을 차례로 적층한다. 상기 금속 함유막(22, 24)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 니켈, 이리듐, 코발트, 로듐, 백금, 팔라듐 및 몰리브덴을 포함하는 그룹에서 선택되는 적어도 하나의 금속을 함유할 수 있다. 상기 제 1 금속함유막(22)은 예를 들면, 텅스텐 실리사이드 또는 텅스텐 질 화막의 단일막 또는 둘의 이중막으로 형성될 수 있다. 상기 제 2 금속함유막(24)은 예를 들면 텅스텐일 수 있다. 상기 마스크막(26)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막일 수 있다.
도 7을 참조하면, 포토레지스트 패턴(미도시)을 이용하여 상기 마스크막(26)을 패터닝한다. 상기 패터닝된 마스크막(26)을 식각 마스크로 이용하여 상기 제 2 금속함유막(24), 상기 제 1 금속 함유막(22), 상기 폴리실리콘막(18a, 18b)을 차례대로 패터닝하여 상기 게이트 산화막(14)을 노출시킨다. 이로써, 상기 피모스 영역에 P형 게이트 전극이, 상기 엔모스 영역에 N형 게이트 전극이 형성된다. 식각 손상을 치료하기 위한 게이트 재산화(re-oxidation) 공정을 진행한 후에, 상기 P형 게이트 전극 및 N형 게이트 전극을 각각 이온주입 마스크로 이용하여 이온주입 공정들을 진행하여 상기 웰(16a, 16b)을 포함하는 상기 반도체 기판(10) 내에 저농도 불순물 영역(28a, 28b)들을 형성한다. 상기 피모스 영역의 상기 저농도 불순물 영역(28a)에는 P형의 불순물이 도핑되고, 상기 엔모스 영역의 상기 저농도 불순물 영역(28b)에는 N형의 불순물이 도핑된다.
도 8을 참조하면, 상기 저농도 불순물 영역(28a, 28b)이 형성된 상기 반도체 기판(10)의 전면 상에 스페이서막(30)을 콘포말하게 적층하고 이방성 식각하여 상기 게이트 패턴의 측벽을 덮는 스페이서(30)를 형성한다. 상기 스페이서(30)과 상기 마스크막(26)을 이온 주입 마스크로 이용하여 상기 반도체 기판(10)내에 고농도 불순물 영역(32a, 32b)을 형성한다. 각각의 영역에 위치하는 상기 고농도 불순물 영역(32a, 32b)에 도핑된 불순물은 바람직하게는 상기 저농도 불순물 영역(28a, 28b)에 도핑된 것과 동일하다.
상기 방법에 있어서, 결함(D)들이 형성된 폴리실리콘막(18a)의 상부가 제거되므로, 후속에 금속함유막(24, 26)들을 적층하고 패터닝하여 게이트 전극을 형성하더라도 저항이 커지거나 소자의 오작동과 같은 문제가 발생하지 않는다. 또한 상기 결함(D)들을 제거하는 평탄화 공정으로 게이트 패턴의 전체 높이를 낮출 수 있어, 후속 공정에서 갭필 특성이 좋아지며, 게이트 패턴 형성을 위한 식각 공정이나 콘택홀을 형성하는 식각 공정등에서 식각이 용이해진다. 또한, 피모스 영역의 게이트 폴리 전극에 P 형 불순물로 BF2를 도핑하므로, 종래의 붕소를 도핑했을때 발생되는 누설전류를 방지할 수 있다.
<실시예 2>
도 3a 내지 3c은 본 발명의 다른 실시예에 따라 듀얼 게이트를 구비하는 씨모스형 반도체 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
도 3a를 참조하면, 피모스 영역과 엔모스 영역을 구비하는 반도체 기판(1) 에 활성영역을 한정하는 소자분리막(12)을 형성한다. 상기 소자분리막(12)은 얕은 트렌치 격리(shallow trench isolation) 방법등으로 형성할 수 있다. 상기 소자분리막(12)에 의해 한정된 상기 활성영역에 이온주입공정을 진행하여 웰(16a, 16b)을 형성한다. 상기 피모스 영역의 웰(16a)은 N형의 불순물을 도핑하여 형성하고, 상기 엔모스 영역의 웰(16b)은 P형의 불순물을 도핑하여 형성한다. 상기 N형의 불순물은 예를 들면 질소, 인 및 비소를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 P형의 불순물은 붕소 또는 불화붕소(BF2)일 수 있다. 그리고 상기 활성영 역 상에 게이트 산화막(14)을 형성한다. 상기 게이트 산화막(14)은 열산화 공정 또는 화학기상증착 공정을 진행하여 형성할 수 있다. 상기 게이트 산화막(14) 상에 불순물이 도핑되지 않은 폴리실리콘막(18)을 형성한다. 상기 폴리실리콘막(18)은 화학기상증착방법을 이용하여 형성될 수 있다. 상기 폴리실리콘막(18)은 예를 들면 400~1000Å의 두께를 갖을 수 있으며, 최종적으로 남겨야할 두께와 후속에 제거해야할 두께를 더한 두께를 갖도록 형성된다. 만약 최종적으로 형성되어야할 폴리실리콘막의 두께가 300Å이고, 후속에 제거해야할 두께가 200Å이면, 초기에 500Å의 두께로 형성해야한다.
도 3b를 참조하면, 상기 엔모스 영역의 상기 폴리실리콘막(18)을 덮는 마스크막(21b)을 형성하고, 이를 이온 주입 마스크로 이용하여 상기 피모스 영역의 폴리실리콘막(18)에 P형 불순물을 주입하는 이온주입 공정(I)을 진행한다. 상기 P형 불순물은 바람직하게는 BF2이다. 이때 상기 P형 불순물은 1KeV~20KeV의 에너지로 1x1010~1x1020ions/cm2의 농도로 주입될 수 있다. 상기 P형 불순물은 후속에 제거해야할 두께를 고려하여 적정 깊이에 위치하도록 도핑된다. 만약 최종적으로 형성될 폴리실리콘막이 300Å의 두께를 갖고 이 두께 중 200Å의 깊이에 P형 불순물이 집중적으로 위치해야하고, 후속에 제거해야할 두께가 200Å이라면, 도 2a에서 상기 폴리실리콘막(18b)은 처음에 500Å의 두께로 형성되어야 하며, 400Å의 깊이를 목표로 상기 P형 불순물을 도핑해야한다. 상기 이온주입 공정이 완료된후, 상기 엔모스 영역을 덮는 마스크막(21b)을 제거한다.
도 3c를 참조하면, 상기 피모스 영역의 상기 폴리실리콘막(18a)을 덮는 마스크막(21a)을 형성하고, 이를 이온주입 마스크로 이용하여 상기 피모스 영역의 폴리실리콘막(18)에 N형 불순물을 주입하는 이온주입 공정(I)을 진행한다. 상기 N형 불순물은 질소, 인 및 비소를 포함하는 그룹에서 선택되는 적어도 하나일 수 있으며, 예를들면 1x1015~1x1020ions/cm2의 농도로 도핑될 수 있다. 상기 N형의 불순물의 도핑 깊이는 상기 P형의 도핑 깊이와 같을 수 있다. 상기 이온 주입 공정이 완료된 후에, 상기 피모스 영역을 덮는 마스크막(21a)을 제거한다. 상기 마스크막(21a, 21b)은 포토레지스트 패턴 또는 실리콘 질화막등으로 형성될 수 있다.
불순물이 도핑되지 않은 상기 폴리 실리콘막(18)에 P형 불순물과 N형 불순물을 도핑하는 순서는 바뀔 수 있다. 즉, 먼저 피모스 영역을 덮는 마스크막을 이용하여 엔모스 영역의 폴리실리콘막(18)에 N형의 불순물을 도핑하고, 그 후에 엔모스 영역을 덮는 마스크막을 이용하여 피모스 영역의 폴리실리콘막(18)에 P형의 불순물을 도핑할 수 있다.
후속으로, 도 4 내지 8을 참조하여, 실시예 1과 같이 듀얼 게이트를 구비하는 씨모스형 반도체 소자를 형성한다.
따라서, 본 발명에 의한 피모스를 구비하는 반도체 소자를 형성하는 방법에 따르면, 결함들이 형성된 폴리실리콘막의 상부가 제거되므로, 후속에 금속함유막들을 적층하고 패터닝하여 게이트 전극을 형성하더라도 저항이 커지거나 소자의 오작 동과 같은 문제가 발생하지 않는다. 또한 상기 결함들을 제거하는 평탄화 공정으로 게이트 패턴의 전체 높이를 낮출 수 있어, 후속 공정에서 갭필 특성이 좋아지며, 게이트 패턴 형성을 위한 식각 공정이나 콘택홀을 형성하는 식각 공정등에서 식각이 용이해진다. 또한, 피모스 영역의 게이트 폴리 전극에 P 형 불순물로 BF2를 도핑하므로, 종래의 붕소를 도핑했을때 발생되는 누설전류를 방지할 수 있다.

Claims (36)

  1. 반도체 기판 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 P형 불순물을 도핑하는 단계;
    열처리 공정을 진행하는 단계; 및
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계를 구비하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 P형 불순물은 BF2인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 제거되는 제 1 두께에 해당하는 도전막 안에 결함이 존재하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘막은 남겨야 하는 두께보다 상기 제 1 두께만큼 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계 후에, 상기 폴리실리콘막을 패터닝하여 P형의 게이트 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 폴리실리콘막을 패터닝하기 전에, 상기 반도체 기판의 전면 상에 금속 함유막을 적층하는 단계를 더 구비하되, 상기 폴리실리콘막을 패터닝할 때, 상기 금속 함유막도 패터닝되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 금속 함유막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 니켈, 이리듐, 코발트, 로듐, 백금, 팔라듐 및 몰리브덴을 포함하는 그룹에서 선택되는 적어도 하나의 금속을 함유하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계는 평탄화 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 공 정인 것을 특징으로 반도체 소자의 형성 방법.
  10. 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 P형 불순물을 도핑하는 단계;
    열처리 공정을 진행하는 단계;
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계;
    상기 P형 불순물이 도핑된 폴리실리콘막을 패터닝하여 P형 게이트 전극을 형성하는 단계; 및
    상기 P형 게이트 전극의 양측의 상기 반도체 기판에 P형의 불순물 영역을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 P형 불순물은 BF2인 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제거되는 제 1 두께에 해당하는 도전막 안에 결함이 존재하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 폴리실리콘막은 남겨야 하는 두께보다 상기 제 1 두께만큼 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 10 항에 있어서,
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계는 평탄화 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 공정인 것을 특징으로 반도체 소자의 형성 방법.
  16. 제 10 항에 있어서,
    상기 반도체 기판은 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 구비하되,
    상기 폴리실리콘막을 형성할 때, 상기 폴리실리콘막의 전체에 N형 불순물이 도핑되며,
    상기 P형 불순물을 도핑하는 단계는 상기 피모스 영역의 상기 폴리실리콘막에 P형 불순물을 도핑하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 10 항에 있어서,
    상기 반도체 기판은 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 구비하며,
    상기 P형 불순물을 도핑하는 단계는 상기 피모스 영역의 상기 폴리실리콘막에 P형 불순물을 도핑하고,
    상기 열처리 공정을 진행하기 전에, 상기 엔모스 영역의 상기 폴리실리콘막에 N형 불순물을 도핑하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 16 또는 17 항에 있어서,
    상기 엔모스 영역의 상기 폴리실리콘막을 패터닝하여 상기 엔모스 영역에 N형의 게이트 전극을 형성하는 단계; 및
    상기 N형의 게이트 전극의 양측의 상기 반도체 기판에 N형의 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 폴리실리콘막을 패터닝하기 전에, 상기 반도체 기판의 전면 상에 금속 함유막을 적층하는 단계를 더 구비하되, 상기 폴리실리콘막을 패터닝할 때, 상기 금속 함유막도 패터닝되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 금속 함유막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 니켈, 이리듐, 코발트, 로듐, 백금, 팔라듐 및 몰리브덴을 포함하는 그룹에서 선택되는 적어 도 하나의 금속을 함유하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 엔모스 영역과 피모스 영역을 구비하는 반도체 기판 상에 게이트 산화막 및 N형의 불순물로 도핑된 폴리실리콘막을 형성하는 단계;
    상기 엔모스 영역의 상기 폴리실리콘막을 덮는 마스크막을 이용하여 상기 피모스 영역의 상기 폴리실리콘막에 P형의 불순물을 도핑하는 단계;
    열처리 공정을 진행하는 단계;
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계;
    상기 폴리실리콘막을 패터닝하여 상기 피모스 영역에 P형 게이트 전극을 형성하고 상기 엔모스 영역에 N형 게이트 전극을 형성하는 단계;
    상기 P 형 게이트 전극의 양측의 상기 반도체 기판에 P 형의 불순물 영역을 형성하는 단계; 및
    상기 N형 게이트 전극의 양측의 상기 반도체 기판에 N형의 불순물 영역을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 P형 불순물은 BF2인 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 제 21 항에 있어서,
    상기 제거되는 제 1 두께에 해당하는 도전막 안에 결함이 존재하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  24. 제 21 항에 있어서,
    상기 폴리실리콘막은 남겨야 하는 두께보다 상기 제 1 두께만큼 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  25. 제 21 항에 있어서,
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계는 평탄화 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  26. 제 25 항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 공정인 것을 특징으로 반도체 소자의 형성 방법.
  27. 제 21 항에 있어서,
    상기 폴리실리콘막을 패터닝하기 전에, 상기 반도체 기판의 전면 상에 금속 함유막을 적층하는 단계를 더 구비하되, 상기 폴리실리콘막을 패터닝할 때, 상기 금속 함유막도 패터닝되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  28. 제 27 항에 있어서,
    상기 금속 함유막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 니켈, 이리듐, 코발트, 로듐, 백금, 팔라듐 및 몰리브덴을 포함하는 그룹에서 선택되는 적어도 하나의 금속을 함유하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  29. 엔모스 영역과 피모스 영역을 구비하는 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막이 형성된 상기 반도체 기판의 전면 상에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계;
    상기 피모스 영역의 상기 폴리실리콘막을 덮는 마스크막을 이용하여 상기 엔모스 영역의 상기 폴리실리콘막에 N형의 불순물을 도핑하는 단계;
    상기 엔모스 영역의 상기 폴리실리콘막을 덮는 마스크막을 이용하여 상기 피모스 영역의 상기 폴리실리콘막에 P형의 불순물을 도핑하는 단계;
    열처리 공정을 진행하는 단계;
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계;
    상기 폴리실리콘막을 패터닝하여 상기 피모스 영역에 P형 게이트 전극을 형성하고 상기 엔모스 영역에 N형 게이트 전극을 형성하는 단계;
    상기 P 형 게이트 전극의 양측의 상기 반도체 기판에 P 형의 불순물 영역을 형성하는 단계; 및
    상기 N형 게이트 전극의 양측의 상기 반도체 기판에 N형의 불순물 영역을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  30. 제 29 항에 있어서,
    상기 P형 불순물은 BF2인 것을 특징으로 하는 반도체 소자의 형성 방법.
  31. 제 29 항에 있어서,
    상기 제거되는 제 1 두께에 해당하는 도전막 안에 결함이 존재하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  32. 제 29 항에 있어서,
    상기 폴리실리콘막은 남겨야 하는 두께보다 상기 제 1 두께만큼 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  33. 제 29 항에 있어서,
    상기 P형 불순물이 도핑된 폴리실리콘막의 상부를 제 1 두께만큼 제거하는 단계는 평탄화 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  34. 제 33 항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 공 정인 것을 특징으로 반도체 소자의 형성 방법.
  35. 제 29 항에 있어서,
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