KR19980086561A - 실리콘 기판 디렉트 본딩을 이용한 절연 게이트 바이폴라 트랜지스터용 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 SDB를 이용한 IGBT용 반도체 장치의 제조 방법에 관한 것으로, p+형 반도체 기판 및 n-형 반도체 기판 상에 각각 스크린 산화막을 형성한다. p+형 반도체 기판 및 n-형 반도체 기판의 스크린 산화막 상에 각각 고농도 p형 불순물 이온 및 고농도 n형 불순물 이온을 주입한다. 스크린 산화막의 적어도 일부 두께를 제거한다. p+형 및 n-형 반도체 기판의 스크린 산화막 상에 각각 캡핑 산화막을 형성한다. p+형 및 n-형 반도체 기판을 1150℃ 범위 내의 고온 열처리를 통해 고농도 p형 불순물 이온 및 고농도 n형 불순물 이온을 활성화시켜서 각각 p++형 버퍼 영역과 n+형 버퍼 영역을 형성한다. 캡핑 산화막과 스크린 산화막을 제거한다. p+형 반도체 기판과 n-형 반도체 기판을 세정한다. p++형 버퍼 영역과 n+형 버퍼 영역을 상호 밀착시킨 후 1150℃ 범위 내의 고온 열처리를 통해 두 반도체 기판을 본딩 시킨다. n-형 반도체 기판의 본딩 되지 않은 표면을 80~140㎛ 두께로 남도록 식각 하여 IGBT용 SDB 기판이 형성되도록 한다. 이와 같은 반도체 장치의 제조 방법에 의해서, IGBT 소자의 문턱 전압 및 브레이크다운 전압을 안정화시킬 수 있고, 턴-오프 타임을 줄일 수 있으며, 낮은 포화 전압을 얻을 수 있다.
Description
본 발명은 IGBT(Insulated Gate Bipolar Transistor)용 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 SDB(Silicon Direct Bonding) 기판을 사용하여 안정된 문턱 전압(threshold voltage) 및 브레이크다운 전압(breakdown voltage), 짧은 턴-오프 타임(short turn off time), 그리고 낮은 포화 전압(saturation voltage)을 갖는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법에 관한 것이다.
일반적인 고전압 및 고전력용 반도체 소자는 이중 에피택시(double epitaxy) 공정으로 제조된 웨이퍼를 초기 물질(start material)로 사용한다. 특히, 고전압용 IGBT에 사용되는 웨이퍼는 두꺼운 에피택셜층(thick epitaxial layer)이 요구된다.
종래 IGBT 소자는 p+형 콜렉터 영역(collector region)과 n-형 드리프트 영역(drift region) 사이에 p++형 버퍼 영역 및 n+형 버퍼 영역(buffer region)을 갖는 웨이퍼(wafer)를 원자재로 사용하고 있다.
이러한 종래 IGBT 소자는 p+형 기판 상에 에피택시 기술을 사용하여 상기 n+형 버퍼 영역을 형성하고, 다시 상기 n+형 버퍼 영역 상에 에피택시 기술을 사용하여 n-형 드리프트 영역을 형성함으로써 형성된다. 또는, 얇은 n-형 기판을 사용하여 그 백 사이드(back side)에 p형 불순물 이온을 주입하여 상기 콜렉터를 형성함으로써 형성된다.
첫 번째 방법에 의해 형성된 IGBT 소자가 갖는 문제점은 활성영역을 구성하는 반도체층의 두께 조절이 매우 어렵고, 두께에 대한 산포가 크다는 것이다. 또한, 얇고 고농도로 도핑된 n+형 버퍼 영역을 형성하기 어렵다는 것이다. 즉, 에피택시 기술은 고온을 필요로 하기 때문에 n-형 드리프트 영역 형성시 이미 형성된 n+형 버퍼 영역의 도핑 프로파일이 변화된다.
두 번째 방법에 의해 형성된 IGBT 소자가 갖는 문제점은 얇은 기판을 핸들링(handling) 하기 어렵다는 것이다.
또한, 종래 에피택시 기술을 사용하여 IGBT용 초기 물질을 형성하는 경우, n+형 버퍼 영역의 농도가 1E17atoms/㎤ 로 제한되고, n-형 드리프트 영역의 두께는 수 십 ㎛로 제한된다. 이러한 n+형 버퍼 영역의 농도는 p+형 영역으로부터 n-형 드리프트 영역으로 주입된 홀을 턴-오프시 충분히 감소시킬 수 없으므로 홀들이 여전히 n-형 드리프트 영역에 축적되어 있게 된다. 따라서, 소자는 축적된 전하로 인해 천천히 턴-오프 되는 현상이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, SDB 기술을 이용하여 안정된 문턱 전압 및 브레이크다운 전압을 갖고, 또한 짧은 턴-오프 타임을 가지며, 낮은 포화 전압을 갖는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제 1 도전형 반도체 기판의 제조 방법을 순차적으로 보여주는 단면도;
도 2a 내지 도 2d는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제 2 도전형 반도체 기판의 제조 방법을 순차적으로 보여주는 단면도;
도 3은 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제 1 및 제 2 도전형 반도체 기판의 본딩 상태를 보여주는 단면도;
도 4는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 에지 그라인딩 공정 후의 본딩된 기판의 에지 부분에 대한 확대도;
도 5는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 전면 그라인딩 공정 후의 단면도;
도 6은 본 발명의 1 실시예에 따른 SDB를 이용하여 형성된 IGBT의 구조를 개략적으로 보여주는 단면도;
도 7a 내지 도 7d는 본 발명의 2 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제조 방법을 순차적으로 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : p+형 반도체 기판 11, 31 : n-형 반도체 기판
12, 13 : 제 1 산화막 14, 32 : 제 1 도전형 불순물이온
14a, 32a : p++형 버퍼 영역 15, 33 : 제 2 도전형 불순물 이온
15a, 33a : n+형 버퍼 영역 16, 17 : 제 2 산화막
20 : p형 베이스 영역 22 : n형 에미터 영역
23 : 게이트 산화막 24 : 게이트 전극
26 : 에미터 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, 제 1 도전형 반도체 기판 및 제 2 도전형 반도체 기판 상에 각각 제 1 산화막을 형성하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 제 1 산화막 상에 각각 고농도 제 1 도전형 불순물 이온 및 고농도 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 제 1 산화막의 적어도 일부 두께를 제거하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 제 1 산화막 상에 각각 제 2 산화막을 형성하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 1차 열처리하여 상기 고농도 제 1 및 제 2 도전형 불순물 이온을 활성화시켜서 각각 고농도 제 1 도전형 버퍼 영역과 고농도 제 2 도전형 버퍼 영역을 형성하는 단계와, 상기 제 2 및 제 1 산화막을 제거하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 고농도 제 1 도전형 버퍼 영역과 고농도 제 2 도전형 버퍼 영역을 상호 밀착시킨 후, 2차 열처리하여 본딩시키는 단계와, 상기 제 2 도전형 반도체 기판의 본딩 되지 않은 표면을 소정의 두께로 식각 하여 IGBT용 SDB 기판이 형성되도록 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 산화막은 상기 고농도 제 1 및 제 2 도전형 불순물 이온 주입시 금속 오염 및 채널링 효과를 최소화시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 산화막은 상기 1차 열처리시 이온 주입된 고농도 제 1 및 제 2 도전형 불순물 이온이 외확산(outdiffusion) 되는 것을 방지하고, 튜브로부터의 자동 도핑(autodoping)을 방지하기 위해 LTO 및 HTO와 같은 도핑되지 않은 산화막(undoped oxide) 중 어느 하나로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 1차 및 2차 열처리 공정은 1150℃ 범위 내에서 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전형 반도체 기판의 식각은, 상기 제 2 도전형 반도체 기판의 최종 두께 보다 약 10㎛ 범위 내로 더 두껍게 남도록 1차 식각 하는 단계와, 상기 본딩된 폴리실리콘 식각 용액으로 세정하는 단계와, 상기 제 2 도전형 반도체 기판을 2차 식각 하여 제 2 도전형 반도체 기판의 최종 두께를 형성하는 단계와, 상기 제 2 도전형 반도체 기판 상에 희생 산화막을 형성하는 단계와, 상기 희생 산화막을 제거하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은 상기 제 2 도전형 반도체 기판의 본딩 되지 않은 표면을 식각 하기 전에 본딩된 기판의 제 2 도전형 반도체 기판의 상부 에지 부위로부터 적어도 상기 제 2 도전형 반도체 기판의 두께를 식각 하되, 45。 다이아몬드 휠(diamond wheel)을 사용하여 식각 한다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은 상기 제 2 도전형 반도체 기판 식각 후 상기 본딩된 기판 상에 전자를 조사하는 단계와, 상기 본딩된 기판을 약 340℃의 온도에서 어닐링 시키는 단계를 더 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, 제 1 및 제 2 도전형 반도체 기판에 각각 제 1 및 제 2 도전형 불순물 이온을 주입하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 1차 열처리하여 제 1 및 제 2 도전형 반도체 기판에 각각 제 1 및 제 2 버퍼 영역을 형성하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 1차 세정하는 단계와, 제 1 및 제 2 도전형 반도체 기판의 제 1 및 제 2 도전형 불순물 이온이 주입된 표면을 상호 밀착시킨 후, 2차 열처리하여 제 1 및 제 2 도전형 반도체 기판을 본딩 하는 단계와, 제 2 도전형 반도체 기판의 제 2 도전형 불순물 이온이 주입되지 않은 표면을 소정의 두께로 1차 식각 하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 2차 세정하는 단계와, 제 2 도전형 반도체 기판의 1차 식각된 표면을 소정의 두께로 2차 식각 하는 단계와, 제 2 도전형 반도체 기판 상의 표면 잔류물을 제거하는 단계와, 제 2 도전형 반도체 기판 상에 희생 산화막을 형성하는 단계와, 제 2 도전형 반도체 기판을 3차 세정하여 상기 희생 산화막 및 제 2 도전형 반도체 기판 상의 표면 잔류물을 제거하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 도전형 반도체 기판의 1차 세정 단계는, 상기 제 1 및 제 2 도전형 반도체 기판을 SC1 용액으로 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 HF 용액으로 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 초순수로 세정하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 4.3 ~ 4.5V 범위 내의 문턱 전압을 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 1330 ~ 1390V 범위 내의 브레이크다운 전압을 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 1.5 ~ 2.5V 범위 내의 포화 전압을 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 80 ~ 120ns 범위 내의 턴-오프 타임을 갖는다.
(작용)
본 발명에 의한 IGBT용 반도체 장치의 제조 방법은 IGBT 소자의 문턱 전압 및 브레이크다운 전압을 안정화시키고, 턴-오프 타임 및 포화 전압을 감소시킨다.
(실시예)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, p+형 반도체 기판 및 n-형 반도체 기판 상에 각각 스크린 산화막을 형성한다. p+형 반도체 기판 및 n-형 반도체 기판의 스크린 산화막 상에 각각 고농도 p형 불순물 이온 및 고농도 n형 불순물 이온을 주입한다. 스크린 산화막의 적어도 일부 두께를 제거한다. p+형 및 n-형 반도체 기판의 스크린 산화막 상에 각각 캡핑 산화막을 형성한다. p+형 및 n-형 반도체 기판을 1150℃ 범위 내의 고온 열처리를 통해 고농도 p형 불순물 이온 및 고농도 n형 불순물 이온을 활성화시켜서 각각 p++형 버퍼 영역과 n+형 버퍼 영역을 형성한다. 캡핑 산화막과 스크린 산화막을 제거한다. p+형 반도체 기판과 n-형 반도체 기판을 세정한다. p++형 버퍼 영역과 n+형 버퍼 영역을 상호 밀착시킨 후 1150℃ 범위 내의 고온 열처리를 통해 두 반도체 기판을 본딩 시킨다. n-형 반도체 기판의 본딩 되지 않은 표면을 80 ~ 140㎛ 두께로 남도록 식각 하여 IGBT용 SDB 기판이 형성되도록 한다. 이와 같은 반도체 장치의 제조 방법에 의해서, IGBT 소자의 문턱 전압 및 브레이크다운 전압을 안정화시킬 수 있고, 턴-오프 타임을 줄일 수 있다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
도 1a 내지 도 1d는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제 1 도전형 반도체 기판(10)의 제조 방법을 순차적으로 보여주는 단면도이고, 도 2a 내지 도 2d는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제 2 도전형 반도체 기판(11)의 제조 방법을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, 먼저 CZ(CZochralski) 방식으로 형성된 0.008Ω-cm ~ 0.1Ω-㎝ 범위 내의 비저항을 갖는 붕소(boron)가 도핑된 100 방향의 p+형 반도체 기판(10)을 준비한다.
상기 p+형 반도체 기판(10) 자체는 IGBT 소자의 드레인(drain) 및 콜렉터로 사용된다.
또한, 도 2a를 참조하면, FZ(Float Zone) 방식으로 형성된 인(phosphorus)이 도핑된 100 방향의 n-형 반도체 기판(11)을 준비한다. 상기 n-형 반도체 기판(11)의 비저항은 브레이크다운 전압에 의해 결정되고, 30 ~ 100Ω-cm 범위 내의 것을 사용한다. 좀더 바람직하게는, 600V급 IGBT 소자에 대해서는 85Ω-cm 범위 내의 것을 사용하고, 900V급 이상 즉, 1200V 및 1500V에 대해서는 100Ω-cm 범위 내의 것을 사용한다.
상기 n-형 반도체 기판(11)에는 IGBT 소자의 엑티브 영역(active region)이 형성되고, 그 자체가 드리프트 영역으로 사용된다. 따라서, 산소 또는 탄소 침전(oxygen or carbon precipitates)이 없는 영역을 확보해야 하기 때문에 FZ 방식의 기판이 사용된다.
상기 p+형 반도체 기판(10) 및 n-형 반도체 기판(11)을 NH4OH 및 H2O2, 그리고 초순수의 혼합 용액인 SC1 용액과 2000 : 1 HF 용액으로 세정하여 표면에 잔류하는 오염물을 제거한다.
상기 p+형 반도체 기판(10) 및 n-형 반도체 기판(11) 상에 각각 제 1 산화막(12, 13)을 형성한다. 상기 제 1 산화막(12, 13)은 후속 고농도 p형 및 n형 불순물 이온(14, 15) 주입시 금속성 오염이나 이온주입 채널링(channeling) 효과를 최소화시키는 스크린 산화막(screen oxide)으로 작용한다. 상기 제 1 산화막(12, 13)은 150 ~ 1000Å 두께로 형성되며 예를 들어, 약 900℃에서 약 380Å 두께로 형성된다.
상기 제 1 산화막(12, 13)의 두께는 프로젝트 레인지(projected range)에 관계되므로 그 두께를 조절하여 후속 열처리 공정으로 형성되는 특히, p++형 버퍼층(14a)의 피크(peak) 농도 위치를 조절할 수 있다. 일반적으로 이온주입 프로젝트 레인지는 이온주입 에너지에 지배적(dominant) 이며, 이온주입 에너지는 재현성이나 조절이 용이한 공정으로 알려져 있다.
상기 p+형 반도체 기판(10) 및 n-형 반도체 기판(11)의 제 1 산화막(12, 13) 상에 각각 고농도 p형 불순물 이온(14)과 고농도 n형 불순물 이온(15)을 주입한다.
상기 고농도 p형 불순물 이온(14)은 붕소 이온으로서, 1.0E15~5.0E15 ions/㎠의 도즈를 갖고, 10~200keV의 에너지로 주입된다. 좀 더 바람직하게는, 3.0E15 ions/㎠의 도즈를 갖고, 70keV의 에너지로 주입된다.
상기 고농도 n형 불순물 이온(15)은 인(phosphorus) 이온으로서, 1.0E15~3.0E15 ions/㎠ 범위 내의 도즈를 갖고, 10~200keV의 에너지로 주입된다.
상기 제 1 산화막(12, 13)을 수 십~수 백Å 예를 들어, 100Å 정도 식각 하여 이온주입에 의해 전달된 금속성 오염을 제거한다. 이로써, 후속 열처리 공정시 상기 금속성 오염이 벌크(bulk)로 전달되지 않게 되어 소자의 디펙트(defect) 발생을 방지하게 된다.
상기 제 1 산화막(12, 13)의 식각은 SC1 용액과 HF 용액으로 세정함으로써 수행된다. 예를 들어, 상기 p+형 반도체 기판(10) 상의 제 1 산화막(12)은 SC1 + 2000 : 1 HF 용액으로 세정하고, 상기 n-형 반도체 기판(11) 상의 제 1 산화막(13)은 SC1 + 100 : 1 HF 용액으로 세정한다.
도 1b 및 도 2b에 있어서, 상기 제 1 산화막(12, 13) 상에 각각 제 2 산화막(16, 17)으로서, LTO(Low Temperature Oxide) 또는 HTO(High Temperature Oxide) 등의 도핑되지 않은 산화막(undoped oxide)을 약 2000Å 두께로 형성한다.
상기 제 2 산화막(16,17)은 상기 이온 주입된 고농도 p형 불순물 이온(14) 및 고농도 n형 불순물 이온(15)이 후속 열처리 공정시 외확산(outdiffusion)되는 것을 방지하고, 튜브(tube)로부터 자동 도핑(auto doping) 되는 것을 방지하는 기능을 갖는 캡핑 산화막(capping oxide)이다.
도 1c 및 도 2c를 참조하면, 상기 p+형 및 n-형 반도체 기판(10, 11)을 N2 분위기에서 1150℃의 고온으로 90분간 열처리한다. 그러면, p+형 및 n-형 반도체 기판(10, 11) 내에 각각 p++형 버퍼 영역(14a) 및 n+형 버퍼 영역(15a)이 형성된다. 상기 고온 열처리는 후속 열처리 공정에 의해 도펀트(dopant)의 이동으로 인한 농도 프로파일(profile)이 변화되는 것을 최소화시킨다. 상기 p++형 버퍼 영역(14a)은 약 7㎛ 두께로 형성되고, 상기 영역의 농도는 7E17~2E18atoms/㎤의 범위를 갖는다. 또한, 피크 농도는 약 2.0E18 atoms/㎤ 정도가 된다.
상기 n+형 버퍼 영역(15a)의 두께는 7~8㎛ 범위 내로 형성된다. 그리고, 상기 n+형 버퍼 영역(15a)의 농도는 상기 p++형 버퍼 영역(14a)의 농도와 같거나 그 이하로 형성되도록 한다. 즉, 턴-오프 타임이 가장 빠르도록 n+형 농도를 조절한다. 이것은 상기 n+형 버퍼 영역(15a)의 농도가 p++형 버퍼 영역(14a)의 농도보다 높을 경우, p++형 버퍼 영역(14a)으로부터 n-형 드리프트 영역으로 홀 주입(hole injection)이 방해되어 포화 전압이 오히려 증가되는 현상이 발생되기 때문이다.
상기 제 2 및 제 1 산화막(16, 17, 12, 13)을 제거하기 위해 상기 p+형 및 n-형 반도체 기판(10, 11)을 25℃의 10 : 1 HF에서 적어도 7분 이상 디핑(dipping)한다.
도 3에 있어서, 상기 p+형 및 n-형 반도체 기판(10, 11)을 본딩(bonding) 시키기 전에 SC1 및 100 : 1 HF, 그리고 2000 : 1 HF로 구성된 세정조에서 세정한다.
상기 p++형 버퍼 영역(14a)과 n+형 버퍼 영역(15a)을 상호 밀착시켜서 상기 p+형 반도체 기판(10)과 n-형 반도체 기판(11)을 본딩 시킨다. 상기 본딩은 수 mTorr의 진공(vacuum) 상태에서 수행된다. 상기 본딩을 대기 상태에서 수행하는 경우 본딩 계면에 공기 트랩(air trap)이 발생되어 계면 상태가 불안정하게 되고, 보이드(void) 등이 발생되어 IGBT 소자의 특성을 저하시키게 된다.
상기 본딩된 기판을 N2 분위기에서 1150℃의 고온으로 120분간 열처리하여 본딩력(bonding strength)을 증가시키고, 본딩 계면에 잔존하는 산화막이나 가스를 기판이나 외부로 방출시킨다. 상기 1150℃의 고온으로 수행되는 본딩 열처리는 실제 IGBT 소자의 제조에 있어서, 웰 드라이브 인(well drive-in)의 온도와 동일하다. 따라서, 웰 드라이브 인 공정 수행시 버퍼 영역(14a, 15a)의 농도 분포 변화는 최소화된다.
도 4는 본 발명의 1 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 에지 그라인딩(edge grinding) 공정 후의 본딩된 기판의 에지 부분에 대한 확대도 이다.
도 4를 참조하면, 상기 본딩된 기판에 대해 에지 그라인딩 공정을 수행한다. 상기 에지 그라인딩 공정은 n+형 버퍼 영역(15a)을 포함하여 n-형 반도체 기판의 에지 부위의 전체 두께가 식각 되도록 한다. 또는, 그 하부의 p+형 반도체 기판(10)의 일부 두께가 더 식각 되도록 한다. 상기 p+형 반도체 기판(10)의 식각 두께는 약 10㎛ 범위 내로 한다. 에지 그라인딩의 폭은 본딩된 기판의 에지로부터 2mm가 되도록 한다. 에지 그라인딩 공정에 사용되는 설비는 에지 그라인더(edge grinder)로서, 45。 의 각도를 갖는 다이아몬드 휠(diamond wheel)이 사용된다.
상기 에지 그라인딩 공정을 수행하는 이유는 상기 본딩된 기판의 에지 부위의 본딩력이 상대적으로 낮기 때문에 후속 n-형 반도체 기판(11) 식각 공정에서 기판을 오염시키거나 마이크로 스크래치(microscratch) 등을 유발하게 되고, 이로써 기판의 표면을 불안정하게 만들기 때문이다.
일반적으로 사용되는 웨이퍼는 상기 확대도에 도시된 바와 같이, 그 에지 부위에 대해 라운딩(rounding) 처리가 되어 있다.
마지막으로, 상기 p+형 반도체 기판(10)의 본딩 되지 않은 표면의 오염물을 제거하기 위해 스크러빙(scrubbing) 세정 공정을 수행한다. 상기 스크러빙을 수행하는 이유는 그 부위가 각 제조 설비와 접촉되기 때문이다.
그라인딩 설비를 이용하여 상기 n-형 반도체 기판(11)의 본딩 되지 않은 표면을 식각 하는 래핑(lapping) 공정을 수행하되, 원하는 두께에 대해 약 10㎛가 더 남도록 한다.
여기서, 1200V급 IGBT 소자에 대해서는 상기 n+형 버퍼 영역(15a)을 포함하여 n-형 반도체 기판(11)의 두께가 120㎛가 되게 하고, 1500V급 IGBT 소자에 대해서는 150㎛, 그리고 600V급 IGBT 소자에 대해서는 90㎛가 되게 한다.
래핑된 n-형 반도체 기판(11)의 표면에 발생된 스트레스(stress) 및 손상(damage)을 회복시키기 위해 폴리실리콘 식각 용액(poly-Si etchant)에 2~5분 정도 디핑 시킨다. 이로써, 래핑된 n-형 반도체 기판(11)의 워피지(warpage)는 1/10~1/5 범위 내로 감소된다.
상기 폴리실리콘 식각 용액은 HN03및 HF, 그리고 초순수의 혼합 용액 또는 HNO3및 HF, CH3COOH, 그리고 초순수의 혼합 용액이 사용된다.
상기 래핑된 n-형 반도체 기판(11)의 표면에 대해 CMP(Chemical Mechanical Polishing) 등의 평탄화 식각 공정을 수행하여 n-형 반도체 기판(11)의 최종 두께(t)를 형성한다. 상기 n-형 반도체 기판(11)의 최종 두께(t)는 IGBT 소자의 브레이크다운 전압에 따라 결정된다. 여기서는 80~140㎛ 두께 범위 내로 형성된다.
폴리싱 된 n-형 반도체 기판(11)의 표면에 대해 스크러빙 세정 공정을 수행하여 표면 잔류물을 제거한다. 이 스크러빙에서 케미컬(chemical)은 초순수만이 사용된다. SC1+HF 습식 케미컬(wet chemical)로 세정하여 CMP 잔류물을 완전히 제거한다.
상기 폴리싱 된 n-형 반도체 기판(11) 상에 잔존하는 잔류물 및 스트레스, 손상, 마이크로 스크래치 등에 의한 디펙트를 제거하기 위해 약 10000Å 두께의 희생 산화막(sacrificial oxide)(도면에 미도시)을 형성한 후, 이를 제거한다. 그러면, 도 5에 도시된 바와 같이, IGBT용 SDB 기판이 형성된다.
상기 희생 산화막 형성 및 제거 공정으로, 안정된 n-형 반도체 기판(11)의 표면을 유지하고, 폴리싱 된 표면에 대한 거칠기(roughness)를 10Å 이하로 유지되도록 한다. 이것은 문턱 전압 및 포화 전압을 안정화시키는데 중요한 작용을 하게 된다.
상기 희생 산화막 형성은 예를 들어, H2와 02분위기에서 1050℃의 고온 조건으로 수행된다.
후속 공정으로 일반적인 IGBT 소자 제조 공정을 수행한다.
IGBT 소자 제조 공정이 완료된 후 웨이퍼 상태에서 전자 조사(electron scanning)를 실시한다. 약 340℃에서 어닐링(annealing)한다. 상기 조사되는 전자량은 IGBT 소자의 브레이크다운 전압에 따라 달라지는데, 1~10Mrad 범위 내로 사용된다.
인덕티브 로드(inductive load)에서는 SDB의 장점인 n+형 버퍼 영역(15a)의 농도 상승 효과로 인해 포화 전압 감소 및 턴-오프 타임의 감소 효과를 얻게 된다. 뿐만 아니라, 상기 전자 조사를 실시함으로써 레지스티브 로드(resistive load)에서도 인덕티브 로드와 마찬가지의 특성을 얻게 된다. 즉, 전자 조사를 통해 n-형 드리프트 영역에 턴-오프시의 홀 재결합 사이트(hole recombination site)를 제공해 줌으로써 외부 전원 차단 후에도 n-형 드리프트 영역의 홀 재결합이 보다 빠르게 이루어지도록 함으로써 인덕티브 로드 및 레지스티브 로드 모두에 대해 포화 전압을 2.0V 이하로 확보할 수 있고, 턴-오프 타임을 100nsec 이하로 확보할 수 있다. 이로써 빠른 스위칭 타임 및 낮은 포화 전압을 확보 할 수 있다.
도 6은 본 발명의 1 실시예에 따른 SDB를 이용하여 형성된 IGBT의 구조를 개략적으로 보여주는 단면도이다.
도 6을 참조하면, 본 발명의 1 실시예에 따른 SDB를 이용하여 형성된 IGBT는 하부로부터 p+형 콜렉터(10) 및 p++형 버퍼 영역(14a), n+형 버퍼 영역(15a), 그리고 n-형 드리프트 영역(11)이 순차적으로 형성된 SDB 기판을 포함한다. 상기 n-형 드리프트 영역(11)의 표면층 내에 형성된 p형 베이스 영역(20)과 n+형 에미터 영역(22)을 포함한다. 상기 n-형 드리프트 영역(11) 상에 게이트 산화막(23)을 사이에 두고 형성된 게이트 전극(24)을 포함한다. 상기 n+형 에미터 영역(22)과 전기적으로 접속되도록 형성된 에미터 전극(26)을 포함한다.
[실시예 2]
도 7a 내지 도 7d는 본 발명의 2 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치의 제조 방법을 순차적으로 보여주는 단면도이다.
도 7a를 참조하면, p+형 반도체 기판(30)에 약 3.0E15 ions/㎠ 범위 내의 도즈를 갖는 붕소 이온(32)을 약 70keV 범위 내의 에너지로 이온 주입한다.
도 7b에 있어서, 상기 p+형 반도체 기판(30)과는 별도로 준비된 n-형 반도체 기판(31)에 약 1.8E15 ions/㎠ 범위 내의 도즈를 갖는 인 이온(33)을 약 70keV 범위 내의 에너지로 이온 주입한다.
상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)은 각각 약 0.01Ω-cm 및 약 100Ω-cm 범위 내의 저항 값을 갖고, 두께는 두 기판(30, 31) 모두 약 525㎛ 범위 내이다.
상기 p+형 반도체 기판(30)은 IGBT 소자의 핸들 웨이퍼(handle wafer)로 사용되고, 상기 n-형 반도체 기판(31)은 상부 실리콘층(top silicon layer)으로 사용된다.
상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)을 약 1150℃ 범위 내에서 열처리하면, 상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)에 각각 주입된 불순물 이온들이 확산되면서 각각 p++형 버퍼 영역(32a)과 n+형 버퍼 영역(33a)이 형성된다. 여기서, 상기 n+형 버퍼 영역(33a)은 약 3.0E17 atoms/㎤ 범위 내의 농도를 갖는다.
상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)의 표면을 NH4OH + H2O2+ 초순수의 혼합 용액인 SC1 용액으로 1차 세정하고, 100:1 또는 200:1의 HF 용액으로 2차 세정 공정을 수행한다.
초순수를 이용하여 상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)의 표면을 재차 세정 공정을 수행하면, 상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)의 표면 구조는 시라놀(silanol ;Si-OH)구조로 치환된다.
도 7c에 있어서, 이 기술분야에서 잘 알려진 매뉴얼 본딩 머신(manual bonding machine)을 이용하여 상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)의 불순물 이온이 주입된 표면을 상호 밀착시킨다.
상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)을 약 1150℃ 범위 내에서 열처리하면, 상기 p+형 반도체 기판(30) 및 상기 n-형 반도체 기판(31)이 상호 본딩 된다.
상기 상부 실리콘층 즉, 상기 n-형 반도체 기판(31)의 불순물 이온이 주입되지 않은 표면을 그라인딩 공정을 이용하여 소정의 두께로 식각 하는데, 이때의 식각 범위는 상기 n-형 반도체 기판(31)의 최종 두께 보다 약 10㎛ 정도가 더 두껍게 남도록 식각 한다.
상기 그라인딩 공정에 의해 발생된 n-형 반도체 기판(31) 표면의 식각 스트레스(etching stress) 및 식각 충격(etching damage)을 완충시켜 주기 위한 세정 공정을 폴리실리콘 식각 용액인 HNO3및 HF, 그리고 초순수의 혼합 용액을 이용하여 수행한다.
상기 그라인딩 공정에 의해 1차 식각된 n-형 반도체 기판(31)을 CMP 공정을 이용하여 소정의 두께로 식각한 후, PVA 브러시(brush)를 이용하여 n-형 반도체 기판(31)의 표면에 대해 스크러빙 공정을 수행하면 IGBT용 SDB 기판이 형성된다.
상기 PVA 브러시 공정을 수행한 후, 상기 n-형 반도체 기판(31)의 전 표면 상에 잔류하는 파티클(particle)의 개수는 하기 표 1과 같다.
표 1은 4 종류의 시료를 이용하여 실험한 결과로서, 표 1에 의하면, CMP 공정 및 PVA 브러시 공정이 수행된 n-형 반도체 기판(31) 표면에는 다양한 크기의 파티클이 다량 잔류함을 알 수 있다.
[표 1]
| 단위 : ㎛2 | |||
| 구분 | 0.12~0.36 | 0.36~2.0 | 2.0~5.12 |
| 시료 #1 | 578 | 321 | 52.55 |
| 시료 #2 | 510 | 177 | 57.92 |
| 시료 #3 | 226 | 52 | 49.35 |
| 시료 #4 | 519 | 195 | 54.79 |
표 2는 CMP 공정을 수행한 후, n-형 반도체 기판(31)의 표면에 잔류하는 상기 표 1에 도시된 파티클에 대한 금속성 오염도를 나타낸다.
[표 2]
| 단위 : E10 atoms/㎠ | ||||
| 구분 | Al | Fe | Cu | Na |
| 표면 | 0.05 | 2.45 | 8.65 | 0.44 |
상기 n-형 반도체 기판(31)상에 약 1050℃ 정도의 고온에서 약 10000Å 범위 내의 희생 산화막(sacrificial oxide)을 성장시키고, 이어서, 약 10:1의 혼합비를 갖는 불산(HF)용액을 이용하여 상기 희생 산화막 및 상기 n-형 반도체 기판(31) 표면의 잔류물을 제거한다.
상술한 희생 산화막 형성 및 불산 세정 공정을 한 번 더 수행하면 도 7d에 도시된 바와 같이, 약 100~123㎛, 좀 더 바람직하게는 111.5㎛의 두께를 갖는 IGBT 반도체 장치의 상부 실리콘층이 형성된다.
상기 희생 산화막의 성장 및 불산 세정 공정은, 상기 CMP 공정에서 사용된 연마제(slurry) 등에 의해 상기 n-형 반도체 기판(31)의 표면에 발생된 마이크로 스크래치(microscratch) 등을 제거하기 위해 수행되는 공정이다. 하기 표 3에 의하면, n-형 반도체 기판(31)의 표면에 잔류하는 파티클의 개수는 상술한 희생 산화 및 불산 세정 공정에 의해 그 크기별로 크게 감소되고 있음을 알 수 있다.
[표 3]
| 단위 : ㎛2 | |||
| 구분 | 0.12~0.36 | 0.36~2.0 | 2.0~5.12 |
| 시료 #1 | 62 | 36 | 18 |
| 시료 #2 | 120 | 19 | 93 |
| 시료 #3 | 38 | 16 | 13 |
| 시료 #4 | 218 | 27 | 179 |
하기 표 4는 CMP 공정을 수행한 후, 희생 산화막의 성장 및 불산 세정 공정을 수행한 웨이퍼와 싱글 실리콘 베어 웨이퍼(single silicon bare wafer)와의 표면 거칠기(roughness)를 나타내는 것으로서, 희생 산화 공정을 수행하는 경우가 보다 표면이 부드러운 것으로 나타나고 있다.
[표 4]
| 크 기 | 5 * 5 ㎛2 | ||
| 항 목 | Rp-v(Å) | Rrms(Å) | Ravg(Å) |
| 싱글 웨이퍼 | 25.0 | 2.40 | 1.74 |
| 희생 산화 후 | 19.9 | 1.64 | 1.11 |
표 5는 본 발명에서 형성된 n-형 반도체 기판(31) 즉, 상부 실리콘층의 두께를 보인다. 여기에서, TTV(Total Thickness Variation)는 전체 두께 변화를 나타낸다.
[표 5]
| 단위 : ㎛ | |||
| 구분 | 두께 | TTV | 워피지 |
| 시료 #1 | 112.89 | 13.06 | 52.55 |
| 시료 #2 | 109.83 | 8.8 | 57.92 |
| 시료 #3 | 112.74 | 8.97 | 49.35 |
| 시료 #4 | 110.52 | 8.97 | 54.79 |
표 6은 본 발명의 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치를 제조한 후, 캐리어의 수명(carrier lifetime)을 감소시키기 위해 주입되는 전자 조사를 하지 않은 상태에서 소자의 특성을 평가한 결과를 나타낸다.
표 6을 참조하면, 본 발명의 실시예에 따른 SDB를 이용한 IGBT용 반도체 장치는 약 4.4±06V 범위 내의 문턱 전압(Threshold voltage ;Vth), 1360±30V 범위 내의 브레이크다운 전압(Breakdown Voltage ;BV), 2.0±0.5V 범위 내의 콜렉터(collector)와 에미터(emitter)간의 전압차 즉, 포화 전압, 그리고, 약 100±20ns 범위 내의 턴-오프 타임을 갖는다.
[표 6]
| 구분 | Vth(V) | BV(V) | Vce(V) | tF(ns) |
| SDB | 4.4±0.6 | 1360±30 | 2.0±0.5 | 100±20 |
본 발명은 상술한 바와 같은 SDB를 이용한 IGBT용 반도체 장치의 제조 방법에 의해서, IGBT 소자의 문턱 전압 및 브레이크다운 전압을 안정화시킬 수 있고, 턴-오프 타임을 줄일 수 있는 효과가 있다.
Claims (43)
- 제 1 도전형 반도체 기판 및 제 2 도전형 반도체 기판 상에 각각 제 1 산화막을 형성하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 제 1 산화막 상에 각각 고농도 제 1 도전형 불순물 이온 및 고농도 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 제 1 산화막의 적어도 일부 두께를 제거하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 제 1 산화막 상에 각각 제 2 산화막을 형성하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 1차 열처리하여 상기 고농도 제 1 및 제 2 도전형 불순물 이온을 활성화시켜서 각각 고농도 제 1 도전형 버퍼 영역과 고농도 제 2 도전형 버퍼 영역을 형성하는 단계와, 상기 제 2 및 제 1 산화막을 제거하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판의 고농도 제 1 도전형 버퍼 영역과 고농도 제 2 도전형 버퍼 영역을 상호 밀착시킨 후, 2차 열처리하여 본딩시키는 단계와, 상기 제 2 도전형 반도체 기판의 본딩 되지 않은 표면을 소정의 두께로 식각 하여 IGBT용 SDB 기판이 형성되도록 하는 단계를 포함하는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 도전형 반도체 기판은 CZ 웨이퍼이고, 제 2 도전형 반도체 기판은 FZ 웨이퍼인 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 도전형 반도체 기판은 p+형이고, 제 2 도전형 반도체 기판은 n-형인 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 도전형 반도체 기판은 0.008 ~ 0.1Ω-cm 범위 내의 비저항을 갖는SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 2 도전형 반도체 기판은 600V급 IGBT 소자에 대해 85Ω-cm 범위 내의 비저항을 갖고, 900V급 이상의 IGBT 소자에 대해 100Ω-cm 범위 내의 비저항을 갖는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 산화막은 상기 고농도 제 1 및 제 2 도전형 불순물 이온 주입시 금속 오염 및 채널링 효과를 최소화시키는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 산화막은 150 ~ 1000Å 두께 범위 내로 형성되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 1 도전형 불순물 이온은 붕소(boron) 이온이고, 1E15 ~ 5.0E15 ions/㎠ 범위 내의 도즈를 갖고, 10 ~ 200keV의 에너지로 주입되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 2 도전형 불순물 이온은 인(phosphorus) 이온이고, 1.0E15 ~ 3.0E15 ions/㎠ 범위 내의 도즈를 갖고, 10 ~ 200keV의 에너지로 주입되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 산화막은 약 100Å 정도 제거되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 2 산화막은 상기 1차 열처리시 이온 주입된 고농도 제 1 및 제 2 도전형 불순물 이온이 외확산(outdiffusion) 되는 것을 방지하고, 튜브로부터의 자동 도핑(autodoping)을 방지하기 위해 LTO 및 HTO와 같은 도핑되지 않은 산화막(undoped oxide) 중 어느 하나로 형성되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 1 도전형 버퍼 영역은 p++형 버퍼 영역이고, 상기 고농도 제 2 도전형 버퍼 영역은 n+형 버퍼 영역인 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 1 도전형 버퍼 영역은 7E17 ~ 2E18 atoms/cm3범위 내의 농도를 갖는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 2 도전형 버퍼 영역은 상기 고농도 제 1 도전형 버퍼 영역의 농도 이하인 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 고농도 제 1 및 제 2 도전형 버퍼 영역은, 약 7~8㎛ 범위 내로 형성되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 2 및 제 1 산화막의 제거는 10 : 1 HF 용액으로 25℃에서 적어도 7분 이상 수행되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 세정 공정은 SC1 용액 및 100 : 1 HF, 그리고 2000 : 1 HF로 구성된 세정조에서 수행되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 1차 및 2차 열처리 공정은 1150℃ 범위 내에서 수행되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 2 도전형 반도체 기판의 식각은, 상기 제 2 도전형 반도체 기판의 최종 두께 보다 약 10㎛ 범위 내로 더 두껍게 남도록 1차 식각 하는 단계와, 상기 본딩된 폴리실리콘 식각 용액으로 세정하는 단계와, 상기 제 2 도전형 반도체 기판을 2차 식각 하여 제 2 도전형 반도체 기판의 최종 두께를 형성하는 단계와, 상기 제 2 도전형 반도체 기판 상에 희생 산화막을 형성하는 단계와, 상기 희생 산화막을 제거하는 단계를 포함하는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 세정 공정은 HNO3, HF, 그리고 초순수의 혼합 용액과 HNO3, HF, CH3COOH, 그리고 초순수의 혼합 용액 중 어느 하나로 수행되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 제 2 도전형 반도체 기판의 최종 두께는 80 ~ 140㎛ 범위 내로 형성되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 희생 산화막은 1050℃ 범위 내에서 수행되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 희생 산화막은 10000Å 범위 내에서 형성되는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, 상기 제 2 도전형 반도체 기판의 본딩 되지 않은 표면을 식각 하기 전에 본딩된 기판의 제 2 도전형 반도체 기판의 상부 에지 부위로부터 적어도 상기 제 2 도전형 반도체 기판의 두께를 식각 하되, 45。 다이아몬드 휠(diamond wheel)을 사용하여 식각 하는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치의 제조 방법은, 상기 제 2 도전형 반도체 기판 식각 후 상기 본딩된 기판 상에 전자를 조사하는 단계와, 상기 본딩된 기판을 약 340℃의 온도에서 어닐링 시키는 단계를 더 포함하는 SDB를 이용한 IGBT용 반도체 장치의 제조 방법.
- 제 1 및 제 2 도전형 반도체 기판에 각각 제 1 및 제 2 도전형 불순물 이온을 주입하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 1차 열처리하여 제 1 및 제 2 도전형 반도체 기판에 각각 제 1 및 제 2 버퍼 영역을 형성하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 1차 세정하는 단계와, 제 1 및 제 2 도전형 반도체 기판의 제 1 및 제 2 도전형 불순물 이온이 주입된 표면을 상호 밀착시킨 후, 2차 열처리하여 제 1 및 제 2 도전형 반도체 기판을 본딩 하는 단계와, 제 2 도전형 반도체 기판의 제 2 도전형 불순물 이온이 주입되지 않은 표면을 소정의 두께로 1차 식각 하는 단계와, 제 1 및 제 2 도전형 반도체 기판을 2차 세정하는 단계와, 제 2 도전형 반도체 기판의 1차 식각된 표면을 소정의 두께로 2차 식각 하는 단계와, 제 2 도전형 반도체 기판 상의 표면 잔류물을 제거하는 단계와, 제 2 도전형 반도체 기판 상에 희생 산화막을 형성하는 단계와, 제 2 도전형 반도체 기판을 3차 세정하여 상기 희생 산화막 및 제 2 도전형 반도체 기판 상의 표면 잔류물을 제거하는 단계를 포함하는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 도전형 반도체 기판은 p+형이고, 제 2 도전형 반도체 기판은 n-형인 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 도전형 반도체 기판은 0.01Ω-cm 범위 내의 비저항을 갖고, 제 2 도전형 반도체 기판은 100Ω-cm 범위 내의 비저항을 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 및 제 2 도전형 불순물 이온은 각각 3.0E15 ions/㎠ 및 1.8E15 ions/㎠ 범위 내의 도즈를 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 및 제 2 도전형 불순물 이온은 70keV 범위 내의 이온 주입 에너지를 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 및 제 2 도전형 반도체 기판의 1차 및 2차 열처리 단계는 1150℃ 범위 내에서 수행되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 2 버퍼 영역은 3.0E17 atoms/㎤ 범위 내의 농도를 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 및 제 2 도전형 반도체 기판의 1차 세정 단계는, 상기 제 1 및 제 2 도전형 반도체 기판을 SC1 용액으로 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 HF 용액으로 세정하는 단계와, 상기 제 1 및 제 2 도전형 반도체 기판을 초순수로 세정하는 단계를 포함하는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 2 도전형 반도체 기판의 1차 식각은, 상기 제 2 도전형 반도체 기판의 최종 두께 보다 10㎛ 범위 내로 더 두껍게 남도록 수행되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 1 및 제 2 도전형 반도체 기판의 2차 세정 단계는 HNO3, HF, 그리고 초순수의 혼합 용액으로 수행되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 2 도전형 반도체 기판의 2차 식각 단계는 CMP로 수행되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 희생 산화막은 10000Å 범위 내에서 형성되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 2 도전형 반도체 기판의 3차 세정 단계는 10:1 HF 용액을 사용하여 수행되는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 제 2 도전형 반도체 기판의 최종 두께는 100 ~ 123㎛ 범위 내인 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 4.3 ~ 4.5V 범위 내의 문턱 전압을 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 1330 ~ 1390V 범위 내의 브레이크다운 전압을 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 1.5 ~ 2.5V 범위 내의 포화 전압을 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
- 제 26항에 있어서, 상기 SDB를 이용한 IGBT용 반도체 장치는, 80 ~ 120ns 범위 내의 턴-오프 타임을 갖는 SDB를 이용한 IGBT용 반도체 장치 제조 방법.
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