KR20030076627A - Ｓｏｉ 재료의 제조 방법 - Google Patents

Ｓｏｉ 재료의 제조 방법 Download PDF

Info

Publication number
KR20030076627A
KR20030076627A KR10-2003-7009765A KR20037009765A KR20030076627A KR 20030076627 A KR20030076627 A KR 20030076627A KR 20037009765 A KR20037009765 A KR 20037009765A KR 20030076627 A KR20030076627 A KR 20030076627A
Authority
KR
South Korea
Prior art keywords
substrate
layer
silicon
insulating layer
oxygen
Prior art date
Application number
KR10-2003-7009765A
Other languages
English (en)
Inventor
지웨이 팡
Original Assignee
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. filed Critical 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Publication of KR20030076627A publication Critical patent/KR20030076627A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 SOI 재료를 형성하는 방법을 제공한다. 상기 방법은 플라즈마 주입(plasma implantation) 단계을 이용하여 실리콘 기판에 산소를 주입하여 비교적 얕은 깊이로 주입 영역을 형성하는 단계를 포함한다. 상기 기판은 그 다음 상승된 온도에서 어닐링되어 상기 주입 영역은 얇은 실리콘 시드층 하부의 절연층으로 변환된다. 실리콘층은, 바람직하게는 얇은 실리콘 시드층상에 에피택셜 성장하여 디바이스가 형성될 양질의 단결정을 제공한다. SOI 재료는 광범위한 SOI 응용에 있어서 기판으로서 사용되기에 적합하다.

Description

ＳＯＩ 재료의 제조 방법{METHOD OF PRODUCING SOI MATERIALS}
SOI 재료는 절연 물질 상에 실리콘층이 형성된 것이다. SOI 재료는 마이크로전자 어플리케이션에서 반도체 기판으로서 이용될 수 있다. 예를 들면, 실리콘층에 반도체 디바이스를 형성할 수 있다. 무엇보다도, SOI 기판은 동일 기판 상에 형성된 디바이스 및 회로들을 서로 효과적으로 고립시킬 수 있다. 또한, SOI 기판은 디바이스 설계에 대한 새로운 가능성을 제공한다.
웨이퍼 본딩은, 예컨대, 미국 특허 제5,710,057호에 기술되어 있는 SOI 기판을 제조하기 위한 종래의 기술이다. 웨이퍼 본딩 기술은 일반적으로 제1 실리콘 웨이퍼를 제2 실리콘 웨이퍼에 본딩하는 것을 포함하며, 그 표면에 절연층을 포함하여, SOI 구조를 형성한다. 그러나, 웨이퍼 본딩 기술은 번거롭고 시간을 많이 소비할 수 있다.
SOI 재료를 제조하기 위해 산소 주입(oxygen implantation) 기술이 이용될 수 있다. 이러한 기술은 일반적으로 선택된 주입 에너지로 산소 이온들을 실리콘 기판으로 가속화하는 이온 주입 단계를 포함한다. 이온들은 원하는 깊이로 주입되고, 가열되어, 실리콘 기판과 반응하여 매립된 실리콘 산화층(SiO2)을 형성한다. 따라서, 실리콘층 하부에 매립된 실리콘 산화층은 SOI 구조를 형성한다. 그러나, 충분한 농도의 산소 원자들을 주입하여 매립된 실리콘 산화층을 형성하기 위해서, 이온 주입 기술은 비교적 큰 도즈량(dose)을 이용할 필요가 있다. 도즈량은 빔 전류에 주입 시간을 곱한 것에 비례한다. 이온 주입 기술은 높은 빔 전류를 이용할 수 없기 때문에, 적절한 도즈량으로 충분한 농도의 주입된 산소 영역을 형성하기 위해서는 일반적으로 긴 주입 시간이 필요하다. 주입 시간이 길면 이온 주입 기술을 이용하는 SOI 프로세스에 있어 상대적으로 낮은 수율(즉, 시간당 처리된 웨이퍼의 수)을 나타내게 한다.
요즈음의 상업적 반도체 프로세스들의 요구를 만족시키기 위하여, 프로세스들은 높은 웨이퍼 수율을 갖도록 하는 것이 바람직하다. SOI 재료를 제조하기 위해 본 명세서에 기재된 종래의 기술들은 상업적 반도체 프로세스들의 수율 요구를 만족시키기에는 그 능력 상 제한될 수 있다. 따라서, 높은 수율을 갖는 높은 품질의 SOI 재료를 제조하는 방법에 대한 필요성이 있다.
<발명의 개요>
본 발명은 SOI 재료를 제조하는 방법을 제공하는 것이다. 본 방법은 플라즈마 주입 단계를 이용하여 실리콘 기판에 산소 이온을 주입하여 비교적 낮은 깊이에서 주입 영역을 형성하는 것을 포함한다. 그 다음에 기판은 상승된 온도에서 어닐링되어 주입된 영역을 얇은 실리콘 시드층(seed layer) 하부의 절연층으로 변환한다. 실리콘층은 바람직하게는 얇은 실리콘 시드층 상에서 에피택셜 성장하여 디바이스가 형성될 수 있는 영역을 형성한다. SOI 재료는 다양한 종류의 SOI 어플리케이션에서 기판으로 사용하기에 적합하다.
일 특징에 있어서, 본 발명은 SOI 재료를 제공하는 방법을 제공한다. 본 방법은 주입 영역을 형성하기 위하여 플라즈마 주입을 이용하여 기판에 산소를 주입하는 단계, 기판을 어닐링하여 주입된 산소를 포함하는 절연층을 형성하는 단계, 및 절연층 상방에 실리콘층을 에피택셜 성장시켜 SOI 재료를 제조하는 단계를 포함한다.
다른 특징에 있어서, 본 발명은 SOI 재료를 제공하는 방법을 제공한다. 본 방법은 주입 영역을 형성하기 위하여 플라즈마 주입을 이용하여 기판에 산소를 주입하는 단계, 기판을 어닐링하여 주입된 산소와 기판 사이에 반응을 시켜 절연층을 형성하는 단계, 및 절연층 상방에 실리콘층을 에피택셜 성장시켜 SOI 재료를 제조하는 단계를 포함한다.
다른 이점들 중에서, 본 발명은 높은 수율로 SOI 재료를 제조하는 방법을 제공한다. 비교적 긴 이온 주입 시간 대신에 상대적으로 짧은 플라즈마 주입과 에피택셜 성장 단계들을 이용함으로써 높은 수율을 달성한다. 플라즈마 주입을 이용하여 주입 산소 영역을 형성할 수 있으며, 그 영역은 얇은 깊이에서 형성되기 때문에, 후속하는 에피택셜 성장 단계는 실리콘 디바이스층에 위해 충분한 두께를 제공한다. 플라즈마 주입은 빔 전류 제약에 의해 제한되지 않기 때문에, 플라즈마 주입 단계는 짧은 플라즈마 주입 시간을 이용하여 충분한 산소 농도를 갖는 주입 영역을 형성할 수 있다.
또한, 본 발명은, 실리콘 디바이스층이 에피택셜 성장될 수 있기 때문에 낮은 결함 밀도 및 오염 레벨을 갖는 SOI 재료를 제공한다. 본 발명의 다른 이점, 양상, 및 특징들은 첨부하는 도면과 함께 고려해볼 때 이하에 기술하는 본 발명의 상세한 설명으로부터 명백해질 것이다.
본 발명은 일반적으로 반도체 프로세싱에 대한 것으로, 특히 SOI(silicon on insulator) 재료를 제조하는 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 따라 제조된 SOI 웨이퍼의 단면도.
도 2A는 본 발명의 일 실시예에 따라 개시 재료로써 이용되는 기판의 단면도.
도 2B는 본 발명의 일 실시예에 따른 플라즈마 주입 단계 후의 기판의 단면도.
도 2C는 본 발명의 일 실시예에 따른 어닐링 단계 후의 기판의 단면도.
도 2D는 본 발명의 일 실시예에 따른 에칭 단계 후의 기판의 단면도.
도 2E는 본 발명의 일 실시예에 따른 에피택셜 성장 단계 후의 기판의 단면도.
도 3A는 본 발명의 일 실시예에 따른 어닐링 단계 전의 주입 산소의 깊이 프로파일.
도 3B는 본 발명의 일 실시예에 따른 어닐링 단계 후의 주입 산소의 깊이 프로파일.
본 발명은 SOI 재료를 제조하는 방법을 제공한다. 본 방법은 플라즈마 주입 단계와 후속 어닐링 단계를 이용하여 실리콘 기판 내에 비교적 얇은 깊이에 매립 절연층을 형성하는 단계를 포함한다. 그 다음에 실리콘층이 기판 상에 예를 들어 에피택셜 성장하여 SOI 재료를 형성한다. 이러한 재료들은 에피택셜 실리콘층에 반도체 디바이스를 형성하기 위해 더 처리되어 반도체 웨이퍼로서 이용될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 SOI 웨이퍼(10)가 도시되어 있다. 웨이퍼(10)는 기판(12), 기판 상에 형성된 절연층(14), 및 절연층(14) 상에 형성된 실리콘층(16)을 포함한다. 이하에서 더욱 상세히 설명하는 바와 같이, 실리콘층(16)은 반도체 디바이스에 기판으로서 이용하기에 적합한, 예를 들면 에피택셜층 등의 높은 품질의 단결정 재료의 영역을 포함한다. 디바이스들이 형성될 때, 웨이퍼(10)는 실리콘층(16), 실리콘층(16) 상의 추가 층들(예를 들어, 산화층, 메탈층) 등 내에 도핑 영역(17)과 같은 종래의 특징들을 포함할 수 있다.
도 2A-2E는 본 발명의 한 예시 방법에 따라 다양한 처리 단계 후의 SOI 웨이퍼(10)의 단면들이다.
도 2A는 예시적인 방법으로 개시 재료로써 이용되는 기판(12)을 도시한다. 기판(12)은 실리콘 기판과 같이 반도체 처리에서 사용되는 임의의 타입일 수 있다. 기판(12)의 예시적인 크기는 직경이 약 200mm 내지 약 300mm 사이이고 두께가 약 600 마이크론과 약 700 마이크론 사이인 것을 포함한다. 다른 크기를 갖는 기판도 이용할 수 있다는 점을 알아야 한다.
예시된 방법은 도 2B에 도시된 바와 같이 플라즈마 주입 단계를 이용하여 주입 영역을 형성하기 위해 기판(12)에 산소를 주입하는 단계를 포함한다. 플라즈마 주입 중에, 기판(12)은 통상적으로 진공 조건 하에서 프로세스 챔버 내에 유지된다. 플라즈마 주입은 양이온을 포함하는 플라즈마를 발생시키고 기판(12)의 정면(22)을 향해 이온을 가속화하는 것을 포함한다. 본 기술 분야에서 공지된 어떠한 적합한 플라즈마 주입 기술도 사용될 수 있다. 이러한 프로세스들은, 예를 들어, 펄스형 고전압, ICP(Inductive Coupled Plasma) 및 ECR(Electron Cyclitron Residence) 방법들을 이용하여 플라즈마를 생성할 수 있다.
일반적으로, 산소 플라즈마는 O2 +이온과 O+이온 모두를 포함한다. 본 기술 분야에 알려진 기술들을 이용하여 플라즈마 내의 O2 +이온과 O+이온의 비를 제어할 수 있다. 이러한 기술은 전극 구조, 입력 전력, 가스 압력 및 자기장 세기를 포함하는 하나 이상의 프로세스 파라미터들을 조정하는 것을 포함할 수 있다. 일부 방법에 있어서는, 이하에서 서술하는 바와 같이, O2 +/O+의 비가 1.0 또는 0이 되게 하여 플라즈마가 O2 +이온 또는 O+이온들 중의 어느 하나의 우세한 양을 포함하도록 하는 것이 바람직하다. 어떤 경우에는, 그 비가 0.90보다 크거나 또는 약 0.95 보다 크다. 다른 경우에, 그 비는 0.10 보다 작거나 또는 0.05 보다 작다.
플라즈마 주입 단계는, 특히 종래의 SOI 공정에서의 이온 주입 단계의 시간과 비교할 경우 비교적 짧은 주입 시간에 실행될 수 있는 이점이 있다. 플라즈마주입은 높은 빔 전류를 이용하여 적절한 도즈량를 제공할 수 있기 때문에 짧은 주입 시간을 달성할 수 있다. 짧은 주입 시간으로 인해 웨이퍼 처리량이 증가될 수 있다.
일반적으로 플라즈마 주입 동안, 기판(12)의 온도는 공지된 냉각 및/또는 가열 기술에 의해 제어되어 열적 손상이 방지된다. 일반적으로, 온도는 약 600℃ 내지 약 700℃ 사이에서 제어된다. 소정의 실시예들에서는 비교적 낮은 주입 에너지를 이용하는 것이 이점이 될 수 있다. 낮은 주입 에너지를 사용하는 공정들은 주입 시간을 감소시킬 수 있는 냉각 요건을 줄일 수 있다. 소정의 실시예들에서, O+원자들의 주입 에너지는 40㎸ 보다 작거나, 30㎸ 보다 작거나 또는 훨씬 더 작을 수 있다.
도 2b는 주입 단계 이후의 기판(12)의 단면을 나타낸다. 기판(12)의 격자 구조 내, 예를 들면 칩입형 위치(interstitial sites)에 산소 이온들이 존재하여 주입 영역(24)이 형성된다. 주입 영역(24)의 산소 농도는 전면(front surface)(22)으로부터 떨어진 거리의 함수로서 변화한다. 농도 깊이 프로파일은 주입 단계의 공정 조건에 의존한다.
도 3a는 기판(12)으로의 깊이의 함수로서 산소의 농도를 나타내는 전형적인 깊이 프로파일이다. 도시된 깊이 프로파일은 소정의 실시예들에서 바람직할 수 있는 주된 단일 피크(26)를 포함한다. 예를 들면, 주된 단일 피크는 원하는 깊이에 뚜렷한 경계들을 갖는 절연층(14)을 형성하는데 유리할 수 있다. 단일 피크는 상술한 바와 같이, O2 +이온들 또는 O+이온들 중 어느 하나를 주된 양(예를 들면, 90% 또는 95% 보다 큰)으로 사용하는 주입 공정을 나타낸다. 주된 피크가 존재하는 소정의 경우에 소수의 피크도 관찰될 수 있다.
피크(26)는 바람직하게는 약 500Å의 깊이에서 최대 산소 농도를 가진다. 소정의 실시예들에서는, 약 300Å와 약 800Å 사이의 깊이에서 최대 산소 농도가 존재한다. 최대 산소 농도는 약 1022원자/㎤와 약 5x1022원자/㎤ 사이일 수 있다. 그러나, 최대 산소 농도의 특정 깊이 및 최대 산소 농도는 특정 응용에 따라 달라지고 이는 본원에서 설명되는 범위 밖에 해당한다.
주입 단계 이후, 도시된 방법은 절연층(14)을 형성하기 위한 어닐링 단계를 포함한다. 도 2c는 어닐링 후의 기판(12)의 단면을 나타낸다. 일반적으로, 웨이퍼는 주입 공정 챔버로부터 제거되고 어닐링 단계를 위한 노(furnace)로 전달된다. 노 내에서는, 처리량을 제한하지 않도록 많은 개수의 웨이퍼들이 한번에 어닐링될 수 있다. 어닐링 단계는 웨이퍼를 상승된 온도로 가열하여 뚜렷한 경계를 갖는 절연층(14)(예를 들면, SiO2)을 형성하는 단계를 포함한다.
어닐링 단계는 주입된 산소 이온들이 기판과 반응하여 절연층(14)을 형성하는 고농도의 산소 이온을 갖는 영역들로 확산되도록 한다. 원자들이 실리콘과 화학적으로 반응하는 구동력이 원자들로 하여금 낮은 농도의 영역들로 확산하게 하는 구동력을 능가하기 때문에, 산소 원자들은 고농도 영역들로 확산한다. 결과적으로, 낮은 산소 이온 농도를 갖는 영역들(즉, 깊이 프로파일의 에지들)에서는 산소 원자들이 고갈되고 깊이 프로파일은 비교적 일정한 주입 산소 농도를 가지는 사각형 형상이 된다. 어닐링 단계에 의해 발생되는 전형적인 깊이 프로파일은 도 3b에 나타나 있다. 어닐링 단계의 온도 및 시간은 반응을 발생시키도록 유발하는 임의의 조합일 수 있다. 특정 어닐링 조건은 특정 방법에 의존할 것이다. 일반적으로, 어닐링 온도는 1200℃ 보다 크고 어닐링 시간은 1시간보다 길다. 그러나, 일부 경우에서는 다른 조건들이 사용될 수 있다. 소정의 바람직한 실시예에서, 어닐링 온도는 약 1350℃ 보다 크고 어닐링 시간은 약 0.5 시간 내지 4 시간 사이이다. 상술한 바와 같이, 많은 수의 웨이퍼들이 한번에 어닐링되기 때문에 어닐링 시간이 웨이퍼의 처리량을 제한하지는 않는다.
일반적으로 절연층(14)의 두께는 특정 응용에 의존하고 주입 공정 조건에 의해 제어될 수 있다. 일부 실시예들에서, 두께는 약 800Å과 약 2000Å 사이이다. 산소 이온들의 확산의 결과로서, 절연층(14)의 상하부 영역들에는, 소정의 경우, 주입된 산소 이온이 실질적으로 존재하지 않는다. 특히, 이는 절연층(14) 상방에 얇은 실리콘 시드층(seed layer)(28)을 생성한다. 소정의 실시예들에서, 시드층(28)은 100Å 보다 작은 두께를 가지며, 소정의 실시예들에서는 50Å 보다 작은 두께를 가지며, 소정의 실시예들에서는 약 30Å과 100Å 사이이다. 시드층(28)은 바람직하게는 낮은 결함 농도를 갖는 고품질의 단결정 실리콘층이다. 그러나, 소정의 실시예들에서는, 시드층(28)이 산소 이온들을 포함한 소량의 결함을 포함할 수 있다는 것을 이해하여야 한다. 아래에서 추가로 설명되는 바와 같이, 시드층(28)은 고품질의 에피택셜층의 퇴적을 용이하게 한다.
소정의 경우 및 도 2c에 도시한 바와 같이, 얇은 자연 산화층(native oxide layer)(30)이 어닐링 단계 및/또는 플라즈마 주입 단계 동안에 기판(12)의 전면(22) 상에 형성된다. 자연 산화층(30)은 실리콘 원자들과 전면(22)에 노출된 산소 원자들 및/또는 이온들 사이의 상호작용에 의해 형성될 수 있다. 자연 산화층(30)의 두께는, 예를 들면, 약 10Å과 약 30Å 사이가 될 수 있다.
만약 있다면, 산화층(30)을 제거하기 위해, 에칭 단계가 사용될 수 있다. 도 2d는 에칭 단계 이후의 기판(12)의 단면을 나타낸다. 하부층(underlying layer)의 손상없이 산화층(30)을 충분히 제거할 수 있는 본 기술 분야에 알려진 임의의 에칭 기술이 사용될 수 있다. 그러한 기술들은 플라즈마 에칭과 웨트 웨칭을 포함한다. 웨트 에칭 단계가 사용되는 경우, 기판(12)은 일반적으로 어닐링 장비(예를 들면, 노)로부터 웨트 에칭 스테이션까지 전달된다. 플라즈마 에칭 단계가 사용될 경우, 에칭이 공정 챔버 내에서 실행될 수 있다면, 기판(12)은 에칭 챔버로 전달되거나 또는 어닐링 단계에 사용되는 것과 동일한 공정 챔버 내에 남아 있을 수 있다. 소정의 실시예들에서, 자연 산화층(30)은 형성되지 않을 수 있고, 다른 실시예들에서는, 자연 산화층이 제거되지 않을 수 있다.
본 방법은 실리콘 시드층(28) 상에 에피택셜 실리콘층(32)을 성장시키는 에피택셜 성장 단계를 포함하여 실리콘층(16)을 형성한다(도 1). 도 2e는 에피택셜 성장 단계 이후의 기판(12)의 단면이다. 소정의 경우에, 기판(12)은 공정 챔버로 전달되어 에피택셜층을 성장시키거나 또는 챔버가 에피택셜 성장 기능을 가진다면이전 단계의 공정 챔버 내에 기판이 잔류할 수 있다. 본 기술분야에서 알려진 다양한 에피택셜 성장 기술들이 에피택셜층(32)을 성장시키는데 사용될 수 있다. 예시적인 한 기술에 있어서, 에피택셜층(32)은 기판이 상승 온도(예를 들면, 700℃)로 가열되고 실레인(SiH4) 가스가 상승 온도의 웨이퍼를 구비한 공정 챔버로 유입되는 CVD 기술을 사용하여 성장한다. 실레인 가스는 기판(12)의 표면에서 반응하여 시드층(28) 상에 에피택셜층(32)을 형성한다. 시드층(28)의 고품질 결정으로 인해 에피택셜층(32)을 낮은 결함 농도를 갖는 에피택셜층으로서 용이하게 퇴적할 수 있다. 원한다면, 에피택셜층(32)은 종래 기술에 의해 퇴적되는 동안 n형 또는 p형으로 도핑될 수 있다.
에피택셜 성장 단계는 원하는 두게가 얻어질 때까지 실행된다. 에피택셜층(32)의 두께는 일반적으로 에피택셜층 내에 디바이스가 형성될 수 있을 정도의 충분한 두께이다. 예를 들면, 에피택셜층(32)은 약 500Å과 2000Å 사이일 수 있다. 그러나, 에피택셜층(32)의 구체적인 두께는 특정 응용에 따라 규정된다. 에피택셜층(32)은 바람직하게는 낮은 결함 농도를 갖는 단결정 실리콘층이다.
도 2a 내지 2e에 나타낸 방법은 본 발명의 일실시예를 나타내는 것으로 이해되어야 한다. 도시된 방법은 본 기술분야의 통상의 지식을 가진 자에게 알려진 여러가지 변형들을 포함할 수 있다.
도 2a 내지 2e에 나타낸 방법은 특정 응용에 의해 요구되는 바에 따른 반도체 디바이스를 포함하도록 본 기술분야에서 알려진 것과 같이 더 처리될 수 있는SOI 웨이퍼를 생산하는데 사용될 수 있다. 추가 공정은 제2 실리콘층(16) 내의 도핑된 영역들(17)(도 1), 제2 실리콘층(16) 상의 추가 층들(18)(도 1)(예를 들면, 산화물층들, 금속화된 층들) 등의 형성을 포함한다. 예시적인 디바이스는 부분적으로 공핍되거나 완전히 공핍된 CMOS 디바이스를 포함하되 이에 한정되지 않는다.
본 기술 분야의 통상의 지식을 가진 자는 본원에 개시된 모든 파라미터들은 예시적인 것이고 실질적인 파라미터들은 본 발명의 방법이 사용되는 특정 응용에 따라 달라진다는 것을 이해할 것이다. 그러므로, 앞선 실시예들은 단지 예시적인 것이고 첨부된 청구범위 및 그들의 균등물의 범주 내에서 특정하게 설명한 것과 다르게 본원이 실시될 수 있다는 것을 용이하게 이해할 것이다.

Claims (20)

  1. SOI 재료를 형성하는 방법에 있어서,
    플라즈마 주입(plasma implantation)을 사용하여 기판에 산소를 주입하여 주입 영역을 형성하는 단계;
    상기 기판을 어닐링하여 주입된 산소를 포함하는 절연층을 형성하는 단계; 및
    상기 절연층 상방에 실리콘층을 성장시켜 SOI 재료를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 실리콘층은 에피택셜 성장되는 방법.
  3. 제1항에 있어서,
    상기 기판은 실리콘인 방법.
  4. 제1항에 있어서,
    상기 절연층은 실리콘 산화물을 포함하는 방법.
  5. 제1항에 있어서,
    상기 절연층은 상기 주입된 산소와 상기 기판 간의 반응에 의해 형성되는 방법.
  6. 제1항에 있어서,
    약 40kV보다 작은 주입 에너지를 이용하여 산소를 주입하는 방법.
  7. 제1항에 있어서,
    약 30kV보다 작은 주입 에너지를 이용하여 산소를 주입하는 방법.
  8. 제1항에 있어서,
    상기 주입 영역은 약 300Å과 약 800Å 사이의 깊이에서 피크 산소 농도를 갖는 방법.
  9. 제1항에 있어서,
    상기 절연층은 시드층(seed layer) 아래의 상기 기판 내에 매립되는 방법.
  10. 제9항에 있어서,
    상기 시드층은 약 100Å보다 작은 두께를 갖는 방법.
  11. 제9항에 있어서,
    상기 시드층은 약 30Å과 약 100Å 사이의 두께를 갖는 방법.
  12. 제9항에 있어서,
    상기 시드층에는 실질적으로 산소 원자가 없는 방법.
  13. 제1항에 있어서,
    상기 절연층은 약 800Å과 약 2000Å 사이의 두께를 갖는 방법.
  14. 제1항에 있어서,
    상기 실리콘층은 약 500Å과 약 2000Å 사이의 두께를 갖는 방법.
  15. 제1항에 있어서,
    상기 실리콘층을 성장시키기 이전에 에칭 공정에서 상기 기판의 표면에 형성된 자연 산화층(native oxide layer)을 제거하는 단계를 더 포함하는 방법.
  16. 제1항에 있어서,
    상기 실리콘층에는 하나 이상의 반도체 장치가 형성되는 방법.
  17. SOI 재료를 형성하는 방법에 있어서,
    플라즈마 주입을 사용하여 기판에 산소를 주입하여 주입 영역을 형성하는 단계;
    상기 기판을 어닐링하여 주입된 산소와 상기 기판 간에 반응을 유발시켜 절연층을 형성하는 단계; 및
    상기 절연층 상방에 실리콘층을 에피택셜 성장시켜 SOI 재료를 형성하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 기판은 실리콘인 방법.
  19. 제17항에 있어서,
    상기 절연층은 실리콘 산화물인 방법.
  20. 제17항에 있어서,
    상기 절연층은 시드층 아래의 상기 기판 내에 매립되는 방법.
KR10-2003-7009765A 2001-01-23 2002-01-10 Ｓｏｉ 재료의 제조 방법 KR20030076627A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/767,787 2001-01-23
US09/767,787 US20020098664A1 (en) 2001-01-23 2001-01-23 Method of producing SOI materials
PCT/US2002/000802 WO2002059946A2 (en) 2001-01-23 2002-01-10 Method of producing soi materials

Publications (1)

Publication Number Publication Date
KR20030076627A true KR20030076627A (ko) 2003-09-26

Family

ID=25080577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7009765A KR20030076627A (ko) 2001-01-23 2002-01-10 Ｓｏｉ 재료의 제조 방법

Country Status (6)

Country Link
US (1) US20020098664A1 (ko)
EP (1) EP1354339A2 (ko)
JP (1) JP2004528707A (ko)
KR (1) KR20030076627A (ko)
CN (1) CN1528010A (ko)
WO (1) WO2002059946A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101509267B1 (ko) * 2007-04-20 2015-04-06 코닝 인코포레이티드 유리계 기판을 제조하는 방법 및 이를 채용한 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005333052A (ja) * 2004-05-21 2005-12-02 Sony Corp Ｓｉｍｏｘ基板及びその製造方法及びｓｉｍｏｘ基板を用いた半導体装置及びｓｉｍｏｘ基板を用いた電気光学表示装置の製造方法
CN100454483C (zh) * 2007-04-20 2009-01-21 中国电子科技集团公司第四十八研究所 一种离子注入厚膜soi晶片材料的制备方法
CN102386123B (zh) * 2011-07-29 2013-11-13 上海新傲科技股份有限公司 制备具有均匀厚度器件层的衬底的方法
US8575694B2 (en) * 2012-02-13 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated gate bipolar transistor structure having low substrate leakage
JP2016224045A (ja) * 2015-05-29 2016-12-28 セイコーエプソン株式会社 抵抗素子の製造方法、圧力センサー素子の製造方法、圧力センサー素子、圧力センサー、高度計、電子機器および移動体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661043A (en) * 1994-07-25 1997-08-26 Rissman; Paul Forming a buried insulator layer using plasma source ion implantation
US5710057A (en) * 1996-07-12 1998-01-20 Kenney; Donald M. SOI fabrication method
JPH11307455A (ja) * 1998-04-20 1999-11-05 Sony Corp 基板およびその製造方法
JP2000294513A (ja) * 1999-04-06 2000-10-20 Nec Corp Ｓｉ基板の酸化膜形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101509267B1 (ko) * 2007-04-20 2015-04-06 코닝 인코포레이티드 유리계 기판을 제조하는 방법 및 이를 채용한 장치

Also Published As

Publication number Publication date
CN1528010A (zh) 2004-09-08
EP1354339A2 (en) 2003-10-22
WO2002059946A8 (en) 2003-10-09
WO2002059946A3 (en) 2003-02-20
US20020098664A1 (en) 2002-07-25
WO2002059946A2 (en) 2002-08-01
JP2004528707A (ja) 2004-09-16

Similar Documents

Publication Publication Date Title
US7285475B2 (en) Integrated circuit having a device wafer with a diffused doped backside layer
US6054363A (en) Method of manufacturing semiconductor article
US6100165A (en) Method of manufacturing semiconductor article
EP2686878B1 (en) Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
US6979630B2 (en) Method and apparatus for transferring a thin layer of semiconductor material
EP0595233A2 (en) Method for constructing semiconductor-on-insulator
US6380013B2 (en) Method for forming semiconductor device having epitaxial channel layer using laser treatment
EP0843346B1 (en) Method of manufacturing a semiconductor article
US7125759B2 (en) Semiconductor-on-insulator (SOI) strained active areas
US20080194086A1 (en) Method of Introducing Impurity
JPH05308069A (ja) 埋設絶縁層の製作方法
KR20070084075A (ko) 반도체 웨이퍼의 제조방법
US5986311A (en) Semiconductor device having recrystallized source/drain regions
KR100398041B1 (ko) 반도체 소자의 에피 채널 형성 방법
US6100162A (en) Method of forming a circuitry isolation region within a semiconductive wafer
US6686255B2 (en) Amorphizing ion implant local oxidation of silicon (LOCOS) method for forming an isolation region
JP4931212B2 (ja) 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物
KR20030076627A (ko) Ｓｏｉ 재료의 제조 방법
GB2307790A (en) Method of removing defects from semiconductor devices.
US7429749B2 (en) Strained-silicon for CMOS device using amorphous silicon deposition or silicon epitaxial growth
US6037198A (en) Method of fabricating SOI wafer
KR20010020834A (ko) 플루오르가 주입된 산화물 층을 갖는 집적 회로 디바이스
KR100613286B1 (ko) 에피택셜 공정을 이용한 반도체 소자의 제조 방법
KR970007825B1 (ko) 실리콘 기판에의 얕은 접합층 형성방법
CN117524864A (zh) P型元素掺杂硅的刻蚀方法、半导体器件及其制备方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid