CN102386123B - 制备具有均匀厚度器件层的衬底的方法 - Google Patents

Abstract

本发明提供了一种制备具有均匀厚度器件层的衬底的方法，包括如下步骤：提供外延衬底和支撑衬底，所述外延衬底的材料为半导体材料；在所述外延衬底表面外延生长器件层；在所述支撑衬底和/或器件层的表面形成绝缘层；以绝缘层为中间层，将外延衬底和支撑衬底键合在一起：采用选择性腐蚀工艺腐蚀外延衬底至器件层与外延衬底的界面处。本发明的优点在于，外延的器件层边缘区域比中心区域厚，这正好抵消了自掺杂效应对自停止腐蚀工艺的影响，从而获得了具有均匀厚度的器件层。

Description

制备具有均匀厚度器件层的衬底的方法

技术领域

本发明是关于制备具有均匀厚度器件层的衬底的方法，特别涉及一种采用外延工艺辅助制备具有均匀厚度器件层的衬底的方法。

背景技术

与体硅器件相比，绝缘体上硅(SOI)器件具有高速、低驱动电压、耐高温、低功耗以及抗辐照等优点，备受人们的关注，在材料和器件的制备方面都得到了快速的发展。SOI材料按其顶层硅薄层的厚度，可分为薄膜SOI（顶层硅通常小于1μm）和厚膜SOI（顶层硅通常大于1μm）两大类。薄膜SOI市场95%的应用集中在8英寸和12英寸，其中绝大多数用户为尖端微电子技术的引导者，如IBM、AMD、Motorola、Intel、UMC、TSMC、OKI等。目前供应商为日本信越（SEH）、法国Soitec、日本SUMCO，其中前两家供应了约90%以上的产品。薄膜SOI市场主要的驱动力来自于高速、低功耗产品，特别是微处理器（CPU）应用。这些产品的技术含量高，附加值大，是整个集成电路的龙头。

很多对SOI的报道均集中在以上这些激动人心的尖端应用上，而实际上SOI早期的应用集中在航空航天和军事领域，现在拓展到功率和灵巧器件以及MEMS应用。特别是在汽车电子、显示、无线通讯等方面发展迅速。由于电源的控制与转换、汽车电子以及消费性功率器件方面对恶劣环境、高温、大电流、高功耗方面的要求，使得在可靠性方面的严格要求不得不采用SOI器件。在这些领域多采用厚膜SOI材料，集中在6英寸和8英寸，目前的用户包括美国Maxim、ADI、TI (USA)，日本NEC、Toshiba、Panasonic、Denso、TI (Japan)、FUJI、Omron等，欧洲Philips、X-Fab等。这个领域的特点在于SOI器件技术相对比较成熟，技术含量相对较低，器件的利润也相对降低，对SOI材料的价格比较敏感。在这些SOI材料用户里面，很大的应用主要来源于各种应用中的驱动电路：如Maxim的应用于主要为手机接受段的放大器电路；Panasonic、TI、FUJI、Toshiba、NEC等主要应用在显示驱动电路中的扫描驱动电路；DENSO的应用主要在汽车电子、无线射频电路等；Toshiba的应用甚至在空调的电源控制电路中；Omron主要在传感器方面；ADI也主要在高温电路、传感器等；而Phillips的应用则主要是功率器件中的LDMOS，用于消费类电子中如汽车音响、声频、音频放大器等；韩国的Magnchip(Hynix)则为Kopin生产用于数码相机用的显示驱动电路和为LG生产的PDP显示驱动电路等。

目前，SOI材料的制备技术主要有注氧隔离技术(SIMOX)、键合及背面腐蚀技术(BESOI)及其所衍生出来的智能剥离技术(Smart-cut)、外延层转移技术(ELTRAN)等。其中，由于键合及背面腐蚀技术具有工艺简单、成本低等优点，因此受到人们的重视，虽然埋氧层厚度连续可调，但是通过研磨或者腐蚀的办法减薄顶层硅，顶层硅的厚度均匀性很难得到精确控制。如P.B.Mumola等在顶层硅厚度为1±0.3μm键合减薄SOI材料的基础上，采用计算机控制局部等离子减薄的特殊办法，将顶层硅减薄到0.1μm，平整度仅能控制在±0.01μm，这也就限制了键合减薄SOI材料在对顶层硅厚度均匀性要求高等方面的应用。而采用SIMOX技术制备的SOI材料，虽然具有优异的顶层硅厚度均匀性，但由于受到注入剂量和能量的限制，埋氧层最大厚度很难超过400nm，并且SIMOX工艺是利用高温退火，促进氧在硅片内部聚集成核而形成连续埋氧层，但是埋氧层中存在的针孔使其绝缘性能不如热氧化形成的SiO₂，击穿电压仅6MV/cm左右，这些缺点限制了SIMOX材料在厚埋层(大于400nm)方面的应用。Smart-cut技术在键合技术的基础上发展而来，并且其顶层硅的厚度由氢离子的注入能量所决定，其厚度连续可调，因此该技术可以同时满足埋氧层厚度和顶层硅均匀性的要求，但是该技术由于采用氢离子注入剥离器件曾，因此生产成本较高。外延层转移技术需要在多孔硅上外延单晶硅层，缺陷控制困难，该技术尚未成熟，并没有应用的报道。

上文提到，由于键合及背面腐蚀技术具有工艺简单、成本低等优点，但是均匀性较难控制。其主要出发点是在重掺杂器件衬底上外延轻掺杂的器件层，键合后研磨减薄，利用HF、HNO₃以及CH₃COOH的混合腐蚀溶液对轻重掺层不同的腐蚀速率去除重掺杂层，实现轻掺杂层的转移，制备出厚膜SOI衬底。常规方法存在的问题在于腐蚀过程中，该腐蚀不易控制，导致制备出的SOI衬底顶层硅均匀性较差。此外，对重掺杂衬底上的外延而言，其边缘自掺杂效应比较严重，外延层过渡区较宽，也就是说边缘区域轻掺杂层较薄，因此腐蚀后使得中间区域比边缘区域的顶层硅厚。

发明内容

本发明所要解决的技术问题是，提供一种制备具有均匀厚度器件层的衬底的方法，能够修正自掺杂效应和选择性腐蚀共同作用引起的厚度不均匀问题。

为了解决上述问题，本发明提供了一种制备具有均匀厚度器件层的衬底的方法，包括如下步骤：提供外延衬底和支撑衬底，所述外延衬底的材料为半导体材料；在所述外延衬底表面外延生长器件层；在所述支撑衬底和/或器件层的表面形成绝缘层；以绝缘层为中间层，将外延衬底和支撑衬底键合在一起：采用选择性腐蚀工艺腐蚀外延衬底至器件层与外延衬底的界面处；在上述外延生长器件层的步骤中，所述器件层与外延衬底的材料以及导电类型相同，且器件层的掺杂浓度小于外延衬底的掺杂浓度，所采用的外延工艺是化学气相沉积工艺，且外延生长时外延衬底的温度从中心向四周升高。

作为可选的技术方案，所述外延生长器件层的步骤中，所生长的器件层的厚度大于最终产品的器件层目标厚度，并且在选择性腐蚀的步骤之后，进一步包括抛光器件层表面的步骤。

作为可选的技术方案，所述外延衬底和器件层的材料是单晶硅。

作为可选的技术方案，在选择性腐蚀的步骤之前，进一步包括研磨外延衬底的步骤，所述研磨工艺对外延衬底中心部分的去除量大于对边缘部分的去除量。

作为可选的技术方案，在选择性腐蚀的步骤之后，进一步包括抛光器件层表面的步骤，所述抛光工艺对器件层中心部分的去除量大于对边缘部分的去除量。

本发明的优点在于，器件层的厚度分布是中间薄而周围略厚的，这可以抵消衬底边缘自掺杂效应明显而对后续自停止腐蚀工艺带来的影响，由于边缘的自掺杂效应比中心区域明显，故边缘的自停止点会晚于中心区域，而外延的器件层又恰好是边缘区域比中心区域厚，这正好抵消了自掺杂效应对自停止腐蚀工艺的影响，从而获得了具有均匀厚度的器件层。

附图说明

附图1所示是本发明具体实施方式的实施步骤示意图。

附图2A至附图2E所示是本发明具体实施方式的工艺示意图。

具体实施方式

接下来结合附图详细介绍本发明所述一种制备具有均匀厚度器件层的衬底的方法的具体实施方式。

附图1所示是本发明具体实施方式的实施步骤示意图，包括：步骤S10，提供外延衬底和支撑衬底，所述外延衬底的材料为半导体材料；步骤S11，在所述外延衬底表面外延生长器件层；步骤S12，在所述支撑衬底和/或器件层的表面形成绝缘层；步骤S13，以绝缘层为中间层，将外延衬底和支撑衬底键合在一起：步骤S14，采用选择性腐蚀工艺腐蚀外延衬底至器件层与外延衬底的界面处；步骤S15，抛光器件层表面。

附图2A至附图2E所示是本具体实施方式的工艺示意图。

附图2A所示，参考步骤S10，提供外延衬底200和支撑衬底210，所述外延衬底200的材料为半导体材料，例如单晶硅、锗硅、碳化硅以及各种III-V族半导体材料。支撑衬底210主要起到支撑作用，故材料选择范围较为宽泛，除了上述材料之外，蓝宝石和玻璃等材料也可以作为支撑衬底210的构成材料。

附图2B所示，参考步骤S11，在所述外延衬底200表面外延生长器件层220。器件层220与外延衬底200的材料以及导电类型相同，且器件层220的掺杂浓度小于外延衬底200的掺杂浓度，在此条件下，器件层220的边缘受到自掺杂效应的影响较为明显，在靠近外延衬底200的一侧会有更厚的部分会受到外延衬底200中的掺杂物质扩散的影响（参见图中虚线部分）。所采用的外延工艺是化学气相沉积工艺。实现中间薄边缘厚的厚度分布主要通过化学气相沉积工艺中的热场分步实现，在化学气相沉积工艺中，同样的气流条件下，生长速率由温度决定，温度越高生长越快，因此，外延生长过程中，边缘温度高于中心，将使边缘部分外延层较厚中心区域较薄，以RPCVD为例，晶片放置于支撑转盘内，其温度由灯管控制，加热温度由灯管功率决定，灯管功率可调，增大边缘和四周灯管功率，可以使边缘区域温度较高，提高边缘的生长速率。在此条件下，所获得的器件层220的厚度分布是中间薄而周围略厚的，这可以抵消衬底边缘自掺杂效应明显而对后续自停止腐蚀工艺带来的影响，详见后文叙述。需要特别说明的是，附图2B中为了清楚地表示器件层220的厚度分布情况，对上述外延工艺的技术效果做了夸张的绘制，实际上外延工艺所引起的厚度差是不能通过肉眼观察到，而只能通过仪器测量才能够发现的。

附图2C所示，参考步骤S12，在所述支撑衬底210和/或器件层220的表面形成绝缘层230。本实施方式以在支撑衬底210表面形成绝缘层230为例，在其他实施方式中，也可以是在器件层220表面，或者在支撑衬底210和器件层220两者的表面均形成绝缘层230。绝缘层230的材料可以是氧化硅、氮化硅或者氮氧化硅等。

附图2D所示，参考步骤S13，以绝缘层230为中间层，将外延衬底200和支撑衬底210键合在一起。该键合可以是亲水键合也可以是疏水键合，优化为亲水键合。此时,可以选择等离子辅助的亲水键合也可以是普通的亲水键合。正如前面提到的，虽然在附图2B中所绘制的器件层220具有中央薄四周厚的情形，但这个差别仅在数微米的范围内，对于键合而言，器件层220的表面仍然是平坦的。

附图2E所示，参考步骤S14，采用选择性腐蚀工艺腐蚀外延衬底200至器件层220与外延衬底200的界面处。在实施选择性腐蚀之前，还可以首先采用研磨的方法对外延衬底200进行减薄至某一厚度之后，再采用选择性腐蚀工艺进行腐蚀。在本步减薄的过程中，可以进一步选择对外延衬底200中心区域的去除量大于边缘区域，这样研磨后残余硅层厚度的分布也应该类似于外延层一样，呈现一种中间薄边缘厚的分布。通过调整硅片载台的倾角，也就是改变硅片同研磨砂轮的相对倾角，可以实现类似的厚度分布控制。本步骤优选采用旋转腐蚀设备实施，也可以是普通的腐蚀槽。若采用旋转腐蚀，旋转平台的转速范围为100至5000转/分钟，腐蚀在轻掺杂的器件层220处停止，腐蚀液为HNA(氢氟酸：硝酸：醋酸=1：3：8)。正如前文提到的，由于边缘的自掺杂效应比中心区域明显，故边缘的自停止点会晚于中心区域，而外延的器件层220又恰好是边缘区域比中心区域厚，这正好抵消了自掺杂效应对自停止腐蚀工艺的影响，从而获得了具有均匀厚度的器件层。

参考步骤S15，抛光器件层表面。此步骤的目的在于获得平整的器件层220的表面。本步骤还可以进一步控制对器件层220对中心位置的抛光去除量大于边缘的去除量，进一步补偿自掺杂和非均匀腐蚀的影响。该边缘厚中间薄的研磨工艺，可以通过工艺优化实现。例如通过增大抛头的背压，例如4PSI，使晶片产生一个外凸的形变，增大中间部分的抛光去除速率，如果抛头具备背压分区控制系统，则晶片中心区域背压适当大于边缘区域的背压，使其有一个外凸的形变，可以达到同等的效果。在实施本步骤的实施方式中，步骤S11中生长的器件层220的厚度应当大于最终产品的器件层目标厚度，为本步骤的抛光留出足够的余量。

在上述步骤实施的过程中，还可以根据需要适时引入厚度修正、倒角以及表面抛光等步骤。

接下来给出本发明的一个实施例。

1. 提供一片单晶硅衬底，可以是p型也可以是n型，可以是重掺杂也可以是轻掺杂衬底，在这里以重掺杂p衬底为例，电阻率小于0.1 Ω.cm，优化为0.004 Ω.cm。进行外延，外延炉可以为RP-CVD，型号为ASM e2000，外延可以是减压也可以是常压，外延温度为500-1300 ℃，优化为减压外延，且低温外延，该低温外延有利于阻止B的扩散，温度优化为700 ℃，反应物为二氯氢硅(DCS)。外延层为轻掺杂层，电阻率应大于1Ω.cm，优化电阻率为10-20Ω.cm，外延层厚度1-40 μm。考虑到外延过渡区的影响(外延过渡区就是由于外延层的电阻率可能与衬底电阻率不同，因此存在一定厚度的过渡区，外延层才能达到稳定均匀的电阻率)，以及为最终的CMP留出足够的余量，外延层厚度应大于最终的SOI材料顶层硅厚度。

外延分布应呈现一种中间薄，边缘厚的分布，类似于锅底的一种分布，如下图所示。中间外延层厚度应比边缘薄0-0.5 μm，优化为0.2μm。

可选的，对外延后的器件衬底进行CMP抛光处理，降低其表面粗糙度。

2. 提供一片支撑衬底，对Si支撑衬底进行处理，单晶硅衬底，以8寸衬底为例，衬底厚度750微米，衬底总厚度偏差小于4微米，衬底目标厚度为650微米，首先研磨减薄该单晶硅衬底，研磨设备优选为单面研磨机，设备型号为DFG 841型研磨机，首先粗磨快速减薄，砂轮转速大于2000rpm，随后精磨减小研磨造成的损伤，砂轮转速大于2000rpm，研磨后衬底厚度大于目标厚度3微米以上，这里减薄至660微米。

3. 对研磨后的支撑衬底进行抛光，可以是双面抛光也可以是单面抛光，也可以是双面+单面抛光，这里优化为双面+单面抛光。首先双面抛光，设备型号为Peter Wolters AC2000型双面抛光机，整个抛光过程分为两步，首先粗抛光、随后精抛光，总抛光去除量为8微米；随后采用单面抛光以精确控制硅片厚度，设备型号为IPEC 372型单面抛光机，整个抛光过程同样分为粗抛光和精抛光两步，抛光去除量不大于2微米，经过修正后，衬底总厚度偏差小于1微米。

4.对支撑衬底进行绝缘化处理，可以是PECVD或者LPCVD淀积绝缘层，绝缘介质可以是二氧化硅也可以是氮化硅。优化工艺是标准的热氧化工艺，氧化条件可以湿氧也可以是干氧，氧化工艺取决于需要的氧化层厚度，温度为900-1400℃，优化工艺为1050℃，湿氧氧化，氧化层厚度需依据最终SOI的厚度决定。

5. 氧化后的支撑衬底与外延后的器件衬底键合，该键合可以是亲水键合也可以是疏水键合，优化为亲水键合。此时,可以选择等离子辅助的亲水键合也可以是普通的亲水键合。

如果采用等离子体辅助亲水键合，首先采用Ar或者N₂或者O₂离子对表面进行处理，随后进行退火加固，退火温度为50-700 ℃，优化为300 ℃，退火时间为10 min到10小时，优化为2.5小时，退火气氛为氧气、氩气、氮气或者其混合气体。

如果采用传统的亲水键合，则加固必须是两步加固，首先实现晶片键合，第一步加固温度为400-1000℃，优化为800℃，退火时间为0.5-10小时，优化为3小时，退火气氛为氧气、氩气、氮气或者其混合气体，优化为湿氧气氛。第二步加固应在制备出SOI后进行，目的为增强其键合强度，形成Si-O共价键。第二步加固温度为800-1400℃，退火时间为0.5-10小时，优化为6小时，退火气氛为氧气、氩气、氮气或者其混合气体。

6. 对加固后的衬底对进行倒角处理，倒角宽度由客户规格决定。研磨后边缘残余硅层厚度为0-150微米，优化为100微米。将倒角后的衬底对在TMAH溶液中腐蚀，去除100微米边缘残余硅层。优化的办法是采用旋转腐蚀的办法，喷洒TMAH腐蚀液，腐蚀过程中，衬底对在旋转，转速为100-10000rpm，优化为1000rpm，TMAH温度优化为95℃。

7. 研磨减薄器件衬底，研磨设备优选为单面研磨机，设备型号为DFG 841型研磨机，首先粗磨快速减薄，砂轮转速大于2000rpm，随后精磨减小研磨造成的损伤，砂轮转速大于2000rpm，研磨后衬底厚度大于所制备SOI材料顶层硅目标厚度3微米以上，这里减薄至剩余硅层厚度为12微米。

减薄后残余硅层厚度的分布也应该类似于外延层一样，呈现一种中间薄边缘厚的分布。

8. 对该衬底进行选择性腐蚀，优选采用Spin-etch设备，也可以是普通的腐蚀槽，spin-etch设备转速为100-5000转/min，腐蚀在轻掺杂层停止，腐蚀液为HNA(氢氟酸：硝酸：醋酸=1：3：8)。

9. 对所获得的SOI材料进行抛光处理，设备为化学机械抛光机。

10.如果该SOI材料常规亲水键合，则需要进行二次加固，加固温度为800-1400℃，退火时间为0.5-10小时，优化为6小时，退火气氛为氧气、氩气、氮气或者其混合气体。退火完成后，可选的，可在进行一次精抛光。

综上所述，虽然本发明已用较佳实施例揭露如上，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所申请的专利范围所界定者为准。

Claims (5)

1.一种制备具有均匀厚度器件层的衬底的方法，其特征在于，包括如下步骤：

提供外延衬底和支撑衬底，所述外延衬底的材料为半导体材料；

在所述外延衬底表面外延生长器件层；

在所述支撑衬底和/或器件层的表面形成绝缘层； 

以绝缘层为中间层，将外延衬底和支撑衬底键合在一起： 

采用选择性腐蚀工艺腐蚀外延衬底至器件层与外延衬底的界面处； 

在上述外延生长器件层的步骤中，所述器件层与外延衬底的材料以及导电类型相同，且器件层的掺杂浓度小于外延衬底的掺杂浓度，所采用的外延工艺是化学气相外延工艺，且外延生长时外延衬底的温度从中心向四周升高，在选择性腐蚀的步骤之前，进一步包括研磨外延衬底的步骤，所述研磨外延衬底的步骤对外延衬底中心部分的去除量大于对边缘部分的去除量。

2.根据权利要求1所述的制备具有均匀厚度器件层的衬底的方法，其特征在于，所述外延生长器件层的步骤中，所生长的器件层的厚度大于最终产品的器件层目标厚度。

3.根据权利要求2所述的制备具有均匀厚度器件层的衬底的方法，其特征在于，在选择性腐蚀的步骤之后，进一步包括抛光器件层表面的步骤。

4.根据权利要求1所述的制备具有均匀厚度器件层的衬底的方法，其特征在于，所述外延衬底和器件层的材料是单晶硅。

5.根据权利要求1所述的制备具有均匀厚度器件层的衬底的方法，其特征在于，在选择性腐蚀的步骤之后，进一步包括抛光器件层表面的步骤，所述抛光器件层表面的步骤对器件层中心部分的去除量大于对边缘部分的去除量。

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