JP4931212B2 - 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物 - Google Patents

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Description

本発明は、半導体構造を製造する方法に関し、より具体的には、低ドーズ酸素注入を用いて形成される、厚さ100nmより小さい、薄い均一の埋め込み酸化物を有するシリコン・オン・インシュレータ(SOI)を製造する方法に関する。
マイクロ電子デバイスの用途においては、アクティブデバイス領域と下にある半導体構造との間の電気及び電子相互作用を強く妨げるシリコン・オン・インシュレータ(SOI)構造体が用いられる。典型的なSOI構造体では、埋め込み酸化物層(buried oxide)がSi上層(すなわち、SOI又はデバイス層)をSi基板から分離する。
例えば、SOI上に作られた相補型金属酸化物半導体(CMOS)デバイスにおいて、動作特性が大いに改善されることが知られている。具体的には、SOI上に作られたCMOSデバイスは、より少ない接合容量及びリーク、電離放射線に対するより大きい抵抗、ラッチアップに対する耐性などを示すことができる。しかしながら、SOI構造体を形成することは簡単な事柄ではない。
何十年の研究及び開発の後でさえ、商業的に実行可能であると証明されたのは、ほんのわずかの方法のみである。BESOI(bond−and−etch−back SOI)と呼ばれる方法において、2つのSiウェハが表面で酸化され、酸化された表面が共に接合されて、次に2つの接合されたウェハのうちの1つが薄いSOIデバイス層を提供するためにエッチングされる。この従来技術の方法及びその変形物において、ウェハ表面は接合の前に酸化されるので、埋め込み酸化物は如何なる所望の厚さを有するようにも作ることができる。しかしながら、接合された境界面での不純物、エッチバックプロセスを通して薄い均一のSi上層を達成する際の困難さが主な欠点である。「Si上層」及び「SOI層」という用語はこの出願において同義的に用いることができる。
SIMOX(酸素の注入による分離)と呼ばれる別の周知の方法において、酸素イオンの選択されたドーズがSiウェハに直接注入されて、次にウェハは高温で酸素雰囲気においてアニールされるので、注入された酸素が連続埋め込み酸化物層に変換される。SIMOX法における埋め込み酸化物層の厚さは、主に、注入された酸素ドーズ及び熱酸化状態による。さらに、SIMOXにおいて、Si上層が熱酸化の間に所望の厚さまで薄くされ、その後表面酸化物が取り除かれる。
しかしながら、注入された酸素のピーク濃度が非常に低い(約1E22atoms/cm以下のオーダー)場合には、成長する酸化物の沈殿物が球状になって表面エネルギーを最小にする傾向があるので、埋め込み酸化物が典型的には破壊され不連続になる。このようなSOI構造体が、例えば、図1に示される。図1において、参照番号100がSi含有基板層を示し、参照番号102は埋設酸化物層を示し、参照番号104は従来技術のSOI構造体のSi含有上層を示す。このように、従来のSIMOX処理を用いて100nmより薄い埋め込み酸化物層を形成することは一般に非常に困難である。
MOSFETデバイスの用途において、Si上層及び下の埋め込み酸化物は、短チャンネル効果をさらに良く制御するために、デバイスの大きさを縮小するようにより薄く作られる必要がある。これは、次世代のMOSFETデバイスの埋め込み酸化物が、従来のSIMOX技術で可能であるものよりかなり薄くされる必要があることを意味する。
本発明の1つの目的は、非常に薄い(100nmより小さい)が、しかし、均一の埋め込み酸化物を有するSOI構造体を製造する方法を提供することである。
本発明の別の目的は、処理時間が短縮され、しかしそれでも、典型的なSIMOXプロセスにおいて可能であるレベルよりも酸素注入のドーズを減少することによって処理量は増加する、SOI構造体を製造する方法を提供することである。
本発明のさらに別の目的は、注入損傷を減少することによって、及び、埋め込み酸化物の体積の膨張に起因する応力及び歪みを減少することによって、Si上層、すなわち、SOI層における欠陥レベルが減少される、SOI構造体を製造する方法を提供することである。
これら及び他の目的及び利点が、低ドーズ酸素注入ステップが実行される方法を利用することによって本発明において達成される。「低ドーズ」とは、約1E17atoms/cm以下の酸素ドーズを意味する。従来技術のSIMOXプロセスにおいて、酸化物が表面エネルギーを最小にするために球状になる傾向があるので、低ドーズ酸素注入は通常、破壊されて不連続な埋め込み酸化物の層をもたらす。本発明においては、低ドーズ酸素注入ステップより前にSi含有基板に多数の空孔又はボイドを形成することによって問題が解決される。
空孔又はボイドは、次の高温酸化の間に合体し、埋め込み酸化物に横方向に膨張するための余地を与え、結果として薄い均一の埋め込み酸化物層をもたらす。「均一」という用語は、本発明においては、Si含有上層ならびに下にあるSi含有基板との連続する境界面を有する埋め込み酸化物領域を示すのに用いられ、下にあるSi含有基板は、ウェハ全体にわたる厚さのばらつきが埋め込み酸化物層の全体の厚さの30%より小さい。空孔又はボイドの密度が十分なものであれば、埋め込み酸化物層の厚さは主に、注入されたドーズ及び内部熱酸化状態による。本発明の1つの実施形態において、空孔又はボイドは、HF含有溶液が用いられる電解陽極酸化プロセスを利用することによってSi含有基板に形成される。
本発明の方法に従って、SOI構造体は、高濃度(約0.01%以上のオーダー)の空孔又はボイドを含むようにSi含有基板の表面を改質することによって製造される。「空孔」及び「ボイド」という用語は、多孔質Si領域を示すために本発明において同義的に用いられる。次に、Si含有層が、典型的には、しかし必ずしもそうではないが、基板の上に形成され、次に、低酸素ドーズを利用して酸素イオンが構造体に注入される。次に、構造体がアニールされて、注入された酸素イオンが、薄いがしかし均一の熱埋め込み酸化物領域に変換される。
広義では、本発明の方法は、空孔又はボイド領域がその中に配置されたSi含有基板を少なくとも含む構造体を用意するステップと、構造体の上に単結晶Si含有層を任意に形成するステップと、約1E17atoms/cm以下の酸素ドーズを用いて構造体に酸素イオンを注入するステップと、注入された酸素イオン及び空孔又はボイドを有する構造体をアニールして、Si含有上層と約100nm以下の厚さを有する埋め込み酸化物とを含むシリコン・オン・インシュレータを形成するステップと、を含む。
本発明のいくつかの実施形態において、多孔質構造体上の単結晶Si含有層の任意の形成の前に、あるいは、注入ステップより前に、水素含有雰囲気において行われるベークステップが実行される。
本発明のさらに別の実施形態において、水素含有雰囲気において行われるベークステップが、薄い埋め込み酸化物層を含むSOI構造体に実行される。
本発明から得られるSOI構造体は、非常に薄く、なおかつ均一で連続した埋め込み酸化物層領域を有する。
本発明は、Si含有上層の下にある薄い均一の埋め込み酸化物領域を有するSOI基板を形成するための簡単かつ低コストの方法を提供するものであり、本出願に添付の図面を参照することによってさらに詳細にここに説明される。添付の図面において、同じ及び/又は対応する要素が同じ参照番号によって示される。
まず図2に示された最初の構造体を参照すると、最初の構造体は、空孔又はボイドが形成された領域12を有するSi含有基板10を含む。「空孔(vacancy)」及び「ボイド(void)」という用語は、多孔質Si含有領域を示すために本発明において同義的に用いられる。ここで用いられる「Si含有」という用語は、少なくともシリコンを含む半導体材料を示す。このようなSi含有材料の例示的な実施例は、それに制限されるものではないが、Si、SiGe、SiC、SiGeC、epi−Si/Si、epi−Si/SiC、epi−Si/SiGe及びそこに形成される如何なる数の埋め込み絶縁(すなわち、連続、不連続又は連続と不連続の組み合わせ)領域も含むことができる予め形成されたシリコン・オン・インシュレータ(SOI)又はSiGe・オン・インシュレータ(SGOI)を含む。
Si含有基板は、p又はn型ドーパントを含むことができるドープされた基板であり、p型ドーパントが非常に好ましい。ドーピングは、Siインゴットを成長させ、該Siインゴットからp又はn型にドープされたウェハが切断及び研磨されることによるか、イオン注入によるかの何れかで達成される。前述のドーピング・プロセスの両方は当業者に周知である。最初のSi含有基板10内のドーパントの濃度は、用いられるドーパントによって変えることができる。n型ドーパントについては、注入されるドーパントの濃度は典型的には約1E17乃至約1E18atoms/cmであり、一方、p型ドーパントについては、注入されるドーパントの濃度は典型的には約1E15乃至約2E19atoms/cmである。
領域12は、Si含有基板10において多孔質Si含有領域を形成することができる電解陽極酸化プロセスを用いて、Si含有基板10の表面領域の近くに形成される。多孔質Si含有領域、すなわち、領域12には、空孔又はボイドがある。陽極酸化プロセスが図2に示される構造体をHF含有溶液に浸漬することによって実行され、一方、同HF含有溶液に入れられた電極に対して電気バイアスが構造体にかけられる。このようなプロセスにおいて、p型構造体は典型的に電気化学セルの陽極として役に立ち、一方、Si、又は金属といった別の半導体材料が陰極として使用される。
一般に、HF陽極酸化は、ドープされた単結晶Siを多孔質Siに変換する。そのように形成された多孔質Siの形成の割合及び性質(多孔率及び微細構造)は、材料特性、すなわち、ドーピングの型及び濃度、ならびに、陽極酸化プロセスそれ自体の反応条件(電流密度、バイアス、照射及びHF含有溶液の添加物)の両方によって決まる。具体的には、多孔質Siは、より高度にドープされた領域において効率の大きな増加を伴って形成される。
一般に、本発明において形成される多孔質Si含有領域12は、約0.01%以上の多孔率を有する。多孔質Si含有領域12の深さは、Si含有基板10の最も上の表面層から測定すると、典型的には約1000nm以下である。
「HF含有溶液」という用語は、濃HF(49%)、酢酸を含有する濃HF、HFと水との混合物、HFとメタノール、エタノール、プロパノールなどのような一価アルコールとの混合物、あるいは、少なくとも1つの界面活性剤と混合されたHFを含む。HF溶液中に存在する界面活性剤の量は、典型的には、49%HFに基づいて約1乃至約50%である。
陽極酸化プロセスは、約0.05乃至約50ミリアンペア/cmの電流密度で作動する定電流源を用いて、Si含有基板10の表面近くの部分を、多孔質Si含有領域12に変換する。光源はサンプルを照射するのに任意に用いることができる。本発明の陽極酸化プロセスは、約0.1乃至約5ミリアンペア/cmの電流密度で作動する定電流源を用いて実行されることがより好ましい。
陽極酸化プロセスは、典型的には室温で実行され、あるいは、室温から上昇した温度で実行されてもよい。陽極酸化プロセスの後で、構造体は典型的には脱イオン水でリンスされ乾燥される。
本発明の任意の実施形態において、図2に示される構造体を、本発明のこの時点で、大気圧又は減圧における水素含有雰囲気中でベークすることができる。実行される場合には、この任意の実施形態は、多孔質Si含有領域12(すなわち、空孔及びボイドを含む領域)から不純物原子を脱着し、それと同時に如何なる表面の孔をも閉鎖する。水素含有雰囲気中でのベークは、約800℃乃至約1200℃の温度で実行され、約1000℃乃至約1150℃の温度がより一層好ましい。水素含有雰囲気の実施例は、H、NH、又は、その混合物であって不活性ガスを伴う又は伴わない混合物を含む。
次に、単結晶Si含有層14は、典型的に、しかし必ずしもそうではないが、本発明のこの時点で、多孔質Si含有領域12を含むSi含有基板10の上に形成される。単結晶Si含有層14は、多孔質Si含有領域12が、Si含有基板10の表面より下に50nm以上の距離に形成される場合には必要とされない。単結晶Si含有層14を含む構造体が、例えば、図3に示され、参照番号13は多孔質Si含有領域12と単結晶Si含有層14との間の境界面を示す。本発明に使用される単結晶Si含有層14は、例えば、エピタキシャルSi(epi−Si)、アモルファスSi(a:Si)、SiGe、単結晶又は多結晶Si、又はそのいずれかの組み合わせを含む、如何なるSi含有材料をも含む。上に列挙された種々のSi材料のうちで、epi−Si又はepi−SiGeが単結晶Si含有層14として使用されることが好ましい。
単結晶Si含有層14は、約1乃至約1000nmの厚さを有し、約1乃至約400nmの厚さであることがより一層好ましい。単結晶Si含有層14は、エピタキシャル成長プロセスを含む周知の堆積プロセスを用いて形成される。
次に、このように形成された多孔質Si含有領域12を有し、単結晶Si含有層14を備えた構造体に、酸素イオンが注入される。注入ステップは、酸素イオンがウェハ全体にわたって注入されるブランケット注入とすることができる。この実施形態は、領域16が酸素注入領域を示す図4に示される。酸素注入ステップは、酸素のピークが、Si含有層と多孔質Siとの境界面に、又は、多孔質Si領域(図示せず)内に配置されるように変えることができる。図5は、パターン化酸素イオン注入ステップが実行されて、注入酸素イオンのパターン化領域が形成された実施形態を示す。参照番号16’は、注入酸素イオンのパターン化領域を示す。
酸素注入ステップは、低ドーズ注入プロセスを用いて実行される。「低ドーズ」とは、Si含有構造体に注入される酸素イオンのドーズが、200℃より高い温度において、約1E17atoms/cm以下である注入プロセスを意味する。本発明の酸素注入ステップは、約1E16乃至約5E16atoms/cmの酸素イオンのドーズを用いて実行されることがより好ましい。注入は連続モードで実行することができ、あるいは、注入はパルスモードを用いて実行することができる。
本発明の低ドーズ酸素イオン注入ステップは、約0.05乃至約500ミリアンペア/cmのビーム電流密度が使用される従来の注入装置を用いて実行され、約5から約50ミリアンペア/cmのビーム電流密度がより典型的である。本発明の低ドーズ酸素注入ステップは、典型的に約200℃乃至約600℃の温度で実行される。注入が実行される温度は、約200℃乃至約400℃であることがより典型的である。注入は、約40乃至約1000keVのエネルギーで実行され、約100乃至約200keVのエネルギーがより典型的である。
前述の基本となる酸素注入ステップに加えて、任意の第2の酸素注入ステップを実行して、次に形成される埋め込み酸化物の均一性を増大することができる。任意の第2の酸素注入ステップは、約1E17atoms/cm以下のドーズで実行される。任意の第2の酸素注入ステップは、約1E14乃至約1E16atoms/cmの酸素イオンのドーズを用いて実行されることがより好ましい。注入は連続モードで実行することができ、あるいは、注入はパルスモードを用いて実行することができる。
本発明の任意の第2の酸素イオン注入ステップは、約0.05乃至約5ミリアンペア/cmのビーム電流密度を用いて実行される。本発明の任意の第2の酸素注入ステップは、約4乃至約200℃の温度で典型的に実行される。任意の注入が実行される温度は、おおよその公称室温から約100℃までであることが、より典型的である。任意の注入ステップは、約40乃至約1000keVのエネルギーで実行され、約100乃至約200keVのエネルギーがより典型的である。
低ドーズ酸素注入ステップは、Si含有基板10の上部表面から測定したときに約1500nm以下の深さを有する酸素注入領域16を形成する。酸素注入領域16の深さは、約100から約500nmまでであることがより好ましい。酸素注入領域16の深さは、中央にあるか又は境界面13よりわずかに下にあることが好ましい。
次に、図4又は図5に示される構造体が、注入酸素が酸化物として沈殿する温度での酸化プロセスを用いて、加熱、すなわちアニールされ、沈殿した酸化物が結合して薄い均一の埋め込み酸化物層18を形成する。多孔質Si含有領域12における多数の孔が、熱酸化プロセスの間に消費され、残ったものが、もしあれば、典型的に崩壊していくつかの大きいボイドになる。最初のSi含有基板がp型ドーパントとしてホウ素を含むいくつかの実施形態において、ホウ素がこの熱酸化ステップの間に開始基板から拡散する。埋め込み酸化物領域18及びSi含有上層20、すなわちSOI層を含む、結果として生じる構造体が、例えば、図6及び図7に示される。
酸化物層22が加熱ステップの間にSi含有上層20上に形成されることに注目されたい。この表面の酸化物層、すなわち、酸化物層22は、典型的に、しかし必ずしもそうではないが、シリコンと比較して酸化物を除去するための高い選択性を有するHFのような化学エッチング液が使用される従来のウエットエッチプロセスを用いて、加熱ステップの後で構造体から除去されることに注目されたい。図8又は図9は表面の酸化物層22が除去された後の構造体を示す。
埋め込み酸化物及びSi含有上層の厚さを、熱酸化状態を調整することによって所望の値に制御することができる。本発明の加熱ステップの後、形成される表面の酸化物層22は、約10から約1000nmまでの範囲とすることができる可変の厚さを有し、約20から約500nmまでの厚さがより典型的である。
具体的には、本発明の加熱ステップは、約650℃乃至約1350℃の温度で実行される熱酸化プロセスであり、約1200℃乃至約1325℃の温度がより一層好ましい。さらに、本発明の加熱ステップは、O、NO、NO、オゾン、空気及び他の同様の酸素含有ガスといった少なくとも1つの酸素含有ガスを含む酸化雰囲気において実行される。酸素含有ガスは互いに混合することができ(例えば、OとNOの混合物)、あるいは、ガスをHe、Ar、N、Xe、Kr又はNeのような不活性ガスで希釈することができる。希薄雰囲気が使用される場合には、希薄雰囲気は、約0.5乃至約100%の酸素含有ガスを含み、残りは100%までの不活性ガスである。
加熱ステップは、典型的には約10から約1800分(1200℃乃至約1325℃)までの範囲の可変の時間にわたって実行することができ、約60から約600分までの時間がより一層好ましい。加熱ステップは、単一の目標温度で実行することができ、あるいは、種々のランプ率及び浸漬時間を用いる種々のランプ及び浸漬サイクルを使用することができる。
過剰なドーパントイオンが注入される本発明の別の実施形態において、Si含有上層内のドーパントの濃度を減少させるために、水素雰囲気における後酸化熱アニールを用いることができる。このような後酸化プロセスが実行される場合には、水素雰囲気における後酸化熱アニールが、約800℃乃至約1200℃の温度で実行され、約1000℃乃至約1150℃の温度がより一層好ましい。水素雰囲気の実施例は、H、NH、及び、その混合物であって不活性ガスを伴う又は伴わない混合物を含む。Si含有上層内のドーパントイオンの濃度は、前述の後酸化熱アニールを用いて、2桁以上減少させることができる。
本発明のさらに別の実施形態において、単結晶Si含有層は多孔質Si領域を含むSi含有基板の上に形成されない。この実施形態において、酸素イオンは直接、多孔質Si含有基板に注入される。この基板は、Hベーク処理を受けてもよく、受けなくてもよい。結果として生じる埋め込み酸化物はなお均一であるが、しかし、熱酸化の間の雰囲気から埋め込み酸化物へのより速い酸素の拡散のために、幾分より厚くなる。
本発明に従って、Si含有上層20は約1000nm以下の厚さを有し、約10から約800nmの厚さがより一層好ましい。本発明において形成されるSi含有上層20が実質的には欠陥がない薄い層であることに注目されたい。加熱ステップの間に形成される埋め込み酸化物層18は、約5nm乃至約100nmの厚さを有し、約10乃至約80nmの厚さがより一層好ましい。埋め込み酸化物層18は、Si含有上層20との滑らかで連続した境界面を有する。
上述したように、表面の酸化物層22を、例えば、図8又は図9に示されるようにSi・オン・インシュレータ基板材料を提供するように、本発明のこの時点ではがすことができる。
図10は、ここで説明された本発明の方法によって形成された約12nmの厚さの埋め込み酸化物層を示す、断面SEM顕微鏡写真である。基板のプロセス履歴は以下のとおりである。
‐開始基板:1E19cm−3のホウ素のp型ドーピングによりドープされたウェハ
‐多孔質Si形成:電流:0.5−1.0mA、時間:約2分
‐Epi−Si成長:1150℃でのHベークのとき4000−5000Å
‐酸素注入:350℃で5E16cm−2
‐酸素注入:公称室温で2E15cm−2
‐高温アニール:Arと混合した約25%酸素により1325℃で10時間+Arと混合した約35%酸素により1325℃で5時間
領域Aはアニールの間に成長した表面酸化物である。
領域BはSOI層である。
領域Cは薄い埋め込み酸化物である。
領域Dは基板である。
図11は、約76nmのアイランドの破壊された埋め込み酸化物層を示す断面SEM顕微鏡写真である。上と同じ基板のこの領域は、いかなる多孔質Si処理も受けないが、しかし、図10に示されるのと同じSiのepi成長、酸素注入及びアニールを受ける。この図は、多孔質Siの存在が、薄い連続する埋め込み酸化物を作るための中心となる部分であることを明らかに示す。基板の履歴は以下に説明される。
‐開始基板:1E19cm−3のホウ素のp型ドーピングによりドープされたウェハ
‐Epi−Si成長:1150℃でのHベークのとき4000−5000Å
‐酸素注入:350℃で5E16cm−2
‐酸素注入:公称室温:2E15cm−2
‐高温アニール:Arと混合した約25%酸素により1325℃で10時間+Arと混合した約35%酸素により1325℃で5時間
領域Aはアニールの間に成長した表面酸化物である。
領域BはSOI層である。
領域Cは破壊された埋め込み酸化物である。
領域Dは基板である。
図12は、埋め込み酸化物層の厚さを基本の酸素注入ドーズによっていかに制御することができるかを示す、断面SEM顕微鏡写真である。約36nmの埋め込み酸化物がここに説明される本発明の方法によって作られた。基板のプロセス履歴は以下のとおりである。
‐開始基板:1E19cm−3のホウ素のp型ドーピングによりドープされたウェハ
‐多孔質Si形成:電流、0.5−1.0mA、時間:約2分
‐Epi−Si成長:1150℃でのHベークのとき4000−5000Å
‐酸素注入:350℃で1E17cm−2
‐酸素注入:公称室温で2E15cm−2
‐高温アニール:Arと混合した約25%酸素により1325℃で10時間+Arと混合した約35%酸素により1325℃で5時間
領域Aはアニールの間に成長した表面酸化物である。
領域BはSOI層である。
領域Cは薄い埋め込み酸化物である。
領域Dは基板である。
本発明は、その好ましい実施形態に関して具体的に示され説明されるが、本発明の範囲及び精神から離れることなく、形態及び詳細における前述した及び他の変更を加えることができることを、当業者は理解するであろう。それゆえに、本発明は、説明され及び例示された正確な形態及び詳細に限定されるものではなく、添付の特許請求の範囲内にあることが意図される。
低ドーズ酸素注入ステップを用いて従来のSIMOXプロセスから作られた従来技術のSOI構造体の(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の基本の処理ステップを例示する(断面図による)図である。 本発明の処理ステップによる断面SEM像である。 本発明の処理ステップによる断面SEM像である。 本発明の処理ステップによる断面SEM像である。

Claims (25)

  1. シリコン・オン・インシュレータ(SOI)基板を製造する方法であって、
    Si含有基板の上部において少なくとも0.01%の多孔率を有する多孔質Si含有基板を少なくとも含む構造体を提供するステップと、
    前記提供された構造体の上に単結晶Si含有層を形成するステップと、
    1E17atoms/cm以下の酸素ドーズを用いて、酸素のピークが前記単結晶Si含有層と前記多孔質Si含有領域の境界面に又は前記多孔質Si含有領域内に配置されるように酸素イオンを注入するステップと、
    前記酸素イオンの注入後に、前記構造体をアニールして、Si含有上層と100nm又はそれよりも小さい厚さを有する埋め込み酸化物とを含むシリコン・オン・インシュレータを形成するステップあって、前記多孔質Si含有領域中の多数の孔が前記アニールプロセスの間に消費され、前記埋め込み酸化物層の下にある多孔質Si含有領域において前記多孔質Si含有領域中に残った孔が崩壊してボイドになる、前記形成するステップと
    を含む、前記方法。
  2. シリコン・オン・インシュレータ(SOI)基板を製造する方法であって、
    Si含有基板の上部において少なくとも0.01%の多孔率を有する多孔質Si含有基板を少なくとも含む構造体を提供するステップと、
    1E17atoms/cm以下の酸素ドーズを用いて、前記多孔質Si含有領域内に酸素イオンを注入するステップと、
    前記酸素イオンの注入後に、前記構造体をアニールして、Si含有上層と100nm又はそれよりも小さい厚さを有する埋め込み酸化物とを含むシリコン・オン・インシュレータを形成するステップあって、前記多孔質Si含有領域中の多数の孔が前記アニールプロセスの間に消費され、前記埋め込み酸化物層の下にある多孔質Si含有領域において前記多孔質Si含有領域中に残った孔が崩壊してボイドになる、前記形成するステップと
    を含む、前記方法。
  3. シリコン・オン・インシュレータ(SOI)基板を製造する方法であって、
    Si含有基板の上部において少なくとも0.01%の多孔率を有する多孔質Si含有基板を少なくとも含む構造体を提供するステップと、
    前記提供された構造体に、水素含有雰囲気において実行されるベークステップを行うステップと、
    前記べーク後に、1E17atoms/cm以下の酸素ドーズを用いて、前記多孔質Si含有領域内に酸素イオンを注入するステップと、
    前記酸素イオンの注入後に、前記構造体をアニールして、Si含有上層と100nm又はそれよりも小さい厚さを有する埋め込み酸化物とを含むシリコン・オン・インシュレータを形成するステップあって、前記多孔質Si含有領域中の多数の孔が前記アニールプロセスの間に消費され、前記埋め込み酸化物層の下にある多孔質Si含有領域において前記多孔質Si含有領域中に残った孔が崩壊してボイドになる、前記形成するステップと
    を含む、前記方法。
  4. 前記埋め込み酸化物の厚さが10〜80nmである、請求項1〜3のいずれか一項に記載の方法。
  5. 前記酸素イオンの注入が、0.05〜500ミリアンペア/cmのビーム電流密度、40〜1000keVのエネルギー、及び、200℃〜600℃の温度を用いて実行される、請求項1〜4のいずれか一項に記載の方法。
  6. 前記酸素イオンを注入するステップが、第2の酸素イオンを注入するステップをさらに含む、請求項1〜5のいずれか一項に記載の方法。
  7. 前記第2の酸素イオンの注入が、1E17atoms/cm以下のイオンドーズで実行される、請求項6に記載の方法。
  8. 前記第2の酸素イオンの注入が、0.05〜5ミリアンペア/cmのビーム電流密度、40〜1000keVのエネルギー、及び、4〜200℃の温度を用いて実行される、請求項6又は7に記載の方法。
  9. 前記酸素イオンの注入によって、1つの酸素注入領域が形成される、請求項1〜のいずれか一項に記載の方法。
  10. 前記酸素イオンの注入によって、複数のパターン化された酸素注入領域が形成される、請求項1〜のいずれか一項に記載の方法。
  11. 前記アニールによって、1つの埋め込み酸化物層が形成される、請求項に記載の方法。
  12. 前記アニールによって、複数のパターン化された埋め込み酸化物層が形成される、請求項10に記載の方法。
  13. 前記アニールが酸素含有雰囲気において実行される、請求項1〜12のいずれか一項に記載の方法。
  14. 前記アニールが、650℃〜1350℃の温度で実行される、請求項1〜13のいずれか一項に記載の方法。
  15. 前記アニールが、前記単結晶Si含有層上に酸化物層を形成する、請求項1に記載の方法。
  16. 前記形成された酸化物層を除去するステップをさらに含む、請求項15に記載の方法。
  17. 前記Si含有基板が、n型又はp型ドーパントを含むドープされた基板である、請求項1〜16のいずれか一項に記載の方法。
  18. 前記提供するステップが電解陽極酸化プロセスを含む、請求項1〜17のいずれか一項に記載の方法。
  19. 前記電解陽極酸化プロセスがHF含有溶液の存在下で実行される、請求項18に記載の方法。
  20. 前記電解陽極酸化プロセスが、0.05〜50ミリアンペア/cmの電流密度で作動する定電流源を用いて実行される、請求項18又は19に記載の方法。
  21. 前記電解陽極酸化プロセスが、0.05〜5ミリアンペア/cm の電流密度で作動する定電流源を用いて実行される、請求項20に記載の方法。
  22. 前記注入するステップが、ブランケット注入プロセス、又は、パターン化した注入プロセスである、請求項1〜21のいずれか一項に記載の方法。
  23. 前記提供された構造体の上に単結晶Si含有層を形成するステップをさらに含み、前記形成するステップが前記ベークステップと前記注入するステップとの間で生じるようにする、請求項3に記載の方法。
  24. 前記ベークステップが、800℃〜1200℃の温度で水素含有雰囲気において実行される、請求項3又は23に記載の方法。
  25. 前記単結晶Si含有層が、エピタキシャルSi、アモルファスSi、SiGe、単結晶若しくは多結晶Si、又はそれらの組み合わせをも含む、請求項1、23又は24に記載の方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7718231B2 (en) 2003-09-30 2010-05-18 International Business Machines Corporation Thin buried oxides by low-dose oxygen implantation into modified silicon
US20080203484A1 (en) * 2007-02-23 2008-08-28 Infineon Technologies Ag Field effect transistor arrangement and method of producing a field effect transistor arrangement
US8378384B2 (en) * 2007-09-28 2013-02-19 Infineon Technologies Ag Wafer and method for producing a wafer
CN101593674B (zh) * 2008-05-26 2011-10-05 中芯国际集成电路制造(北京)有限公司 半导体衬底的形成方法以及太阳能电池的制作方法
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Soi基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
US7767546B1 (en) * 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US20100176495A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers
JP2011029618A (ja) * 2009-06-25 2011-02-10 Sumco Corp Simoxウェーハの製造方法、simoxウェーハ
US8587063B2 (en) * 2009-11-06 2013-11-19 International Business Machines Corporation Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels
CN114830332A (zh) * 2019-10-18 2022-07-29 光量子计算公司 在衬底上制造并包含在衬底上外延生长的铁电层的电光装置
TWI783583B (zh) * 2020-07-21 2022-11-11 美商應用材料股份有限公司 用於非晶矽中減少氫併入的離子佈植

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03240230A (ja) * 1990-02-19 1991-10-25 Fujitsu Ltd 半導体装置の製造方法
JPH065826A (ja) * 1992-06-18 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JPH0964323A (ja) * 1995-08-29 1997-03-07 Sony Corp 半導体基板の製造方法
JPH11329968A (ja) * 1998-05-15 1999-11-30 Canon Inc 半導体基材とその作製方法
JP2003037255A (ja) * 2001-07-26 2003-02-07 Sumitomo Mitsubishi Silicon Corp Simoxウェーハの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
US6043166A (en) * 1996-12-03 2000-03-28 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
US6090689A (en) * 1998-03-04 2000-07-18 International Business Machines Corporation Method of forming buried oxide layers in silicon
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
US6486037B2 (en) * 1997-12-22 2002-11-26 International Business Machines Corporation Control of buried oxide quality in low dose SIMOX
US6376285B1 (en) * 1998-05-28 2002-04-23 Texas Instruments Incorporated Annealed porous silicon with epitaxial layer for SOI
WO2000054309A1 (en) * 1999-03-09 2000-09-14 The Scripps Research Institute Improved desorption/ionization of analytes from porous light-absorbing semiconductor
US7101772B2 (en) 2000-12-30 2006-09-05 Texas Instruments Incorporated Means for forming SOI
US6806171B1 (en) * 2001-08-24 2004-10-19 Silicon Wafer Technologies, Inc. Method of producing a thin layer of crystalline material
US6800518B2 (en) * 2002-12-30 2004-10-05 International Business Machines Corporation Formation of patterned silicon-on-insulator (SOI)/silicon-on-nothing (SON) composite structure by porous Si engineering
US7718231B2 (en) 2003-09-30 2010-05-18 International Business Machines Corporation Thin buried oxides by low-dose oxygen implantation into modified silicon
CN101156284B (zh) * 2004-12-21 2011-02-02 Eles半导体设备股份公司 用于接触电子设备的系统及其生产方法
US7659581B2 (en) * 2005-11-30 2010-02-09 International Business Machines Corporation Transistor with dielectric stressor element fully underlying the active semiconductor region
US7365399B2 (en) * 2006-01-17 2008-04-29 International Business Machines Corporation Structure and method to form semiconductor-on-pores (SOP) for high device performance and low manufacturing cost
JP2007235056A (ja) * 2006-03-03 2007-09-13 Toshiba Corp 半導体装置およびその製造方法
US7479437B2 (en) * 2006-04-28 2009-01-20 International Business Machines Corporation Method to reduce contact resistance on thin silicon-on-insulator device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03240230A (ja) * 1990-02-19 1991-10-25 Fujitsu Ltd 半導体装置の製造方法
JPH065826A (ja) * 1992-06-18 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JPH0964323A (ja) * 1995-08-29 1997-03-07 Sony Corp 半導体基板の製造方法
JPH11329968A (ja) * 1998-05-15 1999-11-30 Canon Inc 半導体基材とその作製方法
JP2003037255A (ja) * 2001-07-26 2003-02-07 Sumitomo Mitsubishi Silicon Corp Simoxウェーハの製造方法

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