JPH11307455A

JPH11307455A - 基板およびその製造方法

Info

Publication number: JPH11307455A
Application number: JP10885198A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】結晶欠陥が少なく、良質でかつ表面が平坦で
膜厚均一性の良好なシリコンの半導体層（ＳＯＩ層）を
備えたＳＯＩ基板が得られるようにする。【解決手段】基板１、７は、半導体基板２と、この半
導体基板２上に形成された埋め込み酸化膜（絶縁層）３
と、埋め込み酸化膜３の表面側に、半導体基板２とは埋
め込み酸化膜３により電気的に分離された状態でかつ基
板１、７の最表面の全部を構成する状態で形成されたシ
リコンからなる半導体層４とを有する、いわゆるＳＯＩ
構造のもので、ＳＯＩ層となる半導体層４の少なくとも
基板１、７の最表面側がシリコンのエピタキシャル層６
で構成されたものとなっている。また基板８は、その最
表面の一部を構成する状態で形成された半導体層４の少
なくとも基板８の最表面側がシリコンのエピタキシャル
層６で構成されたものとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板およびその製
造方法に関し、詳細には半導体装置の製造に用いられる
ＳＯＩ（Silicon On Insulator) 基板およびその製造方
法に関する。

【０００２】

【従来の技術】絶縁層の表面側にシリコン活性層（以
下、ＳＯＩ層と記す）が形成されてなるＳＯＩ基板は、
その構造によって素子間同士を完全に電気的に分離する
ことが容易であり、またソフトエラーやＣＭＯＳトラン
ジスタに特有のラッチアップの抑制が可能になることが
知られている基板である。このためＣＭＯＳトランジス
タＬＳＩの製造では、比較的早くから、ＳＯＩ層が例え
ば５００ｎｍ程度の厚みに形成されたＳＯＩ基板を用い
ることによって、高速化・高信頼性化の検討が行われて
いる。

【０００３】そして最近では、ＳＯＩ層を１００ｎｍ程
度の厚みにまで薄くし、またトランジスタのチャネル部
分の不純物濃度も比較的低い状態に制御して、ほぼＳＯ
Ｉ層全体が空乏化するような条件にすることで、短チャ
ネル効果の抑制やＭＯＳトランジスタの電流駆動能力の
向上など、ＳＯＩ層に形成されたトランジスタにさらに
優れた性能が得られることがわかってきた。

【０００４】上記ＳＯＩ基板の製造方法として、近年で
は、ＳＩＭＯＸ（Separation by IMplanted OXgen)法と
ウエハ張り合わせ法との２つの方法が代表的であり、そ
の完成度が上がってきている。前者のＳＩＭＯＸ法で
は、図４に示すようにシリコン基板３１内部に酸素をイ
オン注入して埋め込み酸化膜３２を形成することによ
り、シリコン基板３１の埋め込み酸化膜３２より表面側
をＳＯＩ層（ＳＩＭＯＸシリコン層）３３としている。

【０００５】また後者のウエハ張り合わせ法では、例え
ば最終的にＳＯＩ層となる第１のシリコン基板の表面に
埋め込み酸化膜を形成し、埋め込み酸化膜を介して第１
のシリコン基板と第２のシリコン基板とを張り合わせ
る。そして、第１のシリコン基板の裏面側から第１のシ
リコン基板を研削、研磨することにより、図５に示すよ
うに第２のシリコン基板４１上に埋め込み酸化膜４２を
形成し、かつ埋め込み酸化膜４２の表面側に、所望の厚
みの第１のシリコン基板４３からなるＳＯＩ層（張り合
わせシリコン層）４４を形成している。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た２つのＳＯＩ基板の製造方法で得られたＳＯＩ基板
は、現時点においてそれぞれ一長一短がある。例えば、
ＳＩＭＯＸ法で製造されたＳＯＩ基板は、ＳＯＩ層の膜
厚の均一性が優れている反面、ＳＯＩ層の表面やＳＯＩ
層と埋め込み酸化膜との界面の平坦性が悪い。このた
め、ＳＯＩ基板にＭＯＳ等のＭＩＳ型トランジスタを形
成すると、ＳＯＩ層の表面の凹凸により、ＳＯＩ層に形
成するゲート絶縁膜の耐圧が劣化したり、ＳＯＩ層とゲ
ート絶縁膜との界面の凹凸による散乱でキャリアの移動
度が低下する等の不具合が生じ、トランジスタの信頼性
を低下させてしまう。

【０００７】一方、ウエハ張り合わせ法にて製造された
ＳＯＩ基板は、ＳＯＩ層と埋め込み酸化膜との界面の特
性等が良いものの、特にＳＯＩ層の膜厚が薄い場合にお
いて膜厚均一性に問題があり、ＳＯＩ層に形成したＭＩ
Ｓ型トランジスタのチャネル抵抗や拡散層のシート抵抗
等に影響を及ぼし、素子特性を劣化させるという不具合
を招く。

【０００８】またＳＩＭＯＸ法で製造されたＳＯＩ基板
は、この基板を形成すべく酸素をイオン注入する際のド
ーズ量が最低でも１×１０¹⁷ｃｍ^-2を越えることになる
ため、シリコン基板のＳＯＩ層となる部分の結晶が大き
なダメージを受け、結晶欠陥が生じる。イオン注入後に
行う結晶性回復のための熱処理における条件も各種検討
され、熱処理後の結晶性も改善されつつあるが、依然と
して大きな問題として残っている。さらにイオン注入の
際、金属不純物がＳＯＩ層に混入する問題もある。

【０００９】これら結晶欠陥の発生や金属不純物の混入
等の問題は、ＳＯＩ層に形成するゲート絶縁膜の耐圧を
不良とする等の悪影響を与えるのである。次世代のＬＳ
Ｉに向けて微細化が進展するに伴い、デバイスにはより
薄い膜厚のゲート絶縁膜が適用されることもあって、今
後益々大きな問題になるのは十分に予想される。

【００１０】さらにＳＩＭＯＸ法およびウエハ張り合わ
せ法では、イオン注入するシリコン基板や最終的にＳＯ
Ｉ層となる第１のシリコン基板として、通常、単結晶シ
リコン引き上げ法（Czochralski 法；ＣＺ法）にて形成
されたバルクシリコン基板（以下、ＣＺウエハと記す）
を使用する。したがって、イオン注入によってＣＺウエ
ハの結晶性が損なわれるＳＩＭＯＸ法に対し、張り合わ
せ法にて製造されたＳＯＩ基板のＳＯＩ層には、ＣＺウ
エハの結晶性を期待することができる。

【００１１】ところが、最近、このＣＺウエハ自体の結
晶欠陥であるＣＯＰ（Crystal Originated Paticle) 欠
陥とＣＺウエハに形成する絶縁膜破壊との関係が明らか
となる等、ＣＯＰ欠陥の問題がクローズアップされてき
ている。ＳＯＩ基板の製造にＣＺウエハを用いる限り、
このＣＯＰ欠陥の問題と無縁でいることはできず、将来
のデバイスにおいて問題となる可能性がある。

【００１２】したがって、ゲート絶縁膜の耐圧を劣化さ
せずにより微細で信頼性の高いデバイスを形成するため
には、ＣＺウエハ自体に元々存在する結晶欠陥や、ＳＯ
Ｉ基板の製造プロセスの途中にて生じる結晶欠陥をいか
に低減するかが重要となる。そのため、ＳＯＩ層の結晶
欠陥が少なく、形成されるゲート絶縁膜の耐圧を劣化さ
せないＳＯＩ基板と、ＳＩＭＯＸ法、ウエハ張り合わせ
法等のいかなる方法を用いてもこのようなＳＯＩ基板を
得ることができるＳＯＩ基板の製造方法が切望されてい
る。

【００１３】

【課題を解決するための手段】シリコン結晶基板にシリ
コンをエピタキシャル成長させる場合、その成長条件を
最適化することにより、下地のシリコン結晶基板よりも
結晶欠陥が少なく、金属等の不純物を含まず、表面が平
坦でしかも膜厚均一性の良いシリコン層を形成すること
が可能であることが知られている。そこで本発明者は、
ＳＯＩ基板の結晶欠陥を有するＳＯＩ層にシリコンのエ
ピタキシャル層を成長させれば、少なくとも基板最表面
が元のＳＯＩ層よりも良質でかつ表面が平坦で膜厚均一
性の良好なシリコン層で構成されたＳＯＩ基板が得られ
るとの考えに想到し、本発明を完成させたのである。

【００１４】すなわち、本発明に係る基板は、半導体基
板と、この半導体基板上に形成された絶縁層と、絶縁層
の表面側に、半導体基板とは絶縁層により電気的に分離
された状態でかつ基板最表面の一部または全部を構成す
る状態で形成されたシリコンからなる半導体層とを有す
る、いわゆるＳＯＩ構造の基板において、ＳＯＩ層とな
る半導体層の少なくとも基板最表面側がシリコンのエピ
タキシャル層で構成されているものとなっている。

【００１５】上記発明の基板では、シリコンからなる半
導体層の少なくとも基板最表面側がシリコンのエピタキ
シャル層で構成されているため、基板の製造に際して
は、絶縁層の表面側に形成された元のシリコン層のシリ
コンを種としてシリコンのエピタキシャル層が形成され
ることになる。しかしながら、上記したようにエピタキ
シャル層は、その成長条件を最適化することにより種と
なる元のシリコン層の難点をほぼ引きずることなく良質
でしかも膜厚均一性の良いシリコン層として形成可能な
層である。よって、エピタキシャル層の種となる元のシ
リコン層が例えばＳＩＭＯＸ法やウエハ張り合わせ法等
にて形成された従来のＳＯＩ層であり、この従来のＳＯ
Ｉ層にたとえ結晶欠陥が存在し、金属不純物が含まれて
いる等の難点があっても、本発明の半導体層は、エピタ
キシャル層によって、その少なくとも基板最表面側の結
晶欠陥が少なく、表面が平坦で不純物を含まず、かつ膜
厚がほぼ均一に形成されたＳＯＩ層となる。このため本
発明の基板は、エピタキシャル層をチャネル部分として
ＭＩＳ型トランジスタを形成した場合に、結晶欠陥や金
属不純物に起因するゲート絶縁膜の耐圧不良や、最表面
の凹凸に起因するキャリア移動度の低下等を抑制するこ
とが可能であり、かつ膜厚が不均一であることに起因し
てチャネル抵抗等に大きな影響を与えることがないＳＯ
Ｉ基板となる。

【００１６】また本発明に係る基板の製造方法は、半導
体基板と、この半導体基板上に形成された絶縁層と、絶
縁層の表面側に、半導体基板とはこの絶縁層により電気
的に分離された状態でかつ基体最表面の一部または全部
を構成する状態で形成されたシリコン層とを有する基体
を用い、まずシリコン層を、絶縁層側に薄く残しつつそ
のシリコン層の表面側から酸化することにより、絶縁層
の表面側に薄膜シリコン層と第１酸化シリコン層とを積
層する状態に形成する。そして第１酸化シリコン層を除
去した後に、薄膜シリコン層上にシリコンをエピタキシ
ャル成長させてエピタキシャル層を得る構成となってい
る。

【００１７】上記発明の基板の製造方法では、ＳＯＩ構
造の基体のシリコン層を酸化によって薄膜化して薄膜シ
リコン層とした後に、この薄膜シリコン層上にシリコン
のエピタキシャル層を形成する。このため、基体のシリ
コン層（従来のＳＯＩ層）からなってエピタキシャル層
の種となる薄膜シリコン層にたとえ結晶欠陥が存在し、
金属不純物が含まれ、表面が凹凸であり、膜厚が不均一
である等の難点があっても、少なくとも基板最表面側は
結晶欠陥が少なく、表面が平坦で不純物を含まず、かつ
膜厚が均一なシリコンのエピタキシャル層で構成された
上記発明の基板が得られることになる。

【００１８】また上記基板の製造方法において、エピタ
キシャル層を得た後に、このエピタキシャル層の薄膜シ
リコン層側を残しつつエピタキシャル層の表面側を酸化
するとともに薄膜シリコン層を酸化して絶縁層に含める
ことより、絶縁層の表面側に薄膜化されたエピタキシャ
ル層と第２酸化シリコン層とを積層する状態に形成し、
次いで第２酸化シリコン層を除去することで、絶縁層の
全面に良質でかつ膜厚が均一な薄膜エピタキシャル層が
形成された上記発明の基板が得られることになる。

【００１９】

【発明の実施の形態】以下、本発明に係る基板およびそ
の製造方法の実施形態を図面に基づいて説明する。図１
は本発明に係る基板の一実施形態を示す要部側断面図で
あり、（ａ）〜（ｃ）はそれぞれ、本発明における半導
体層の構成例を示してある。

【００２０】図１（ａ）に示す基板１は、例えば、ＳＩ
ＭＯＸ法やウエハ張り合わせ法等によるＳＯＩ構造が採
用されたＳＯＩ基板であり、半導体層４の基板１の最表
面側のみがエピタキシャル層６で形成された２層構造と
なっているものである。すなわち基板１は、例えばシリ
コンからなる半導体基板２と、半導体基板２上に形成さ
れた絶縁膜である酸化シリコン膜（以下、埋め込み酸化
膜と記す）３と、埋め込み酸化膜３の表面側に半導体基
板２とは電気的に分離された状態でかつ基板１の最表面
の全部を構成する状態で形成された、つまり埋め込み酸
化膜３の全面に形成された半導体層４とから構成されて
いる。

【００２１】半導体層４はＳＯＩ層となるもので、埋め
込み酸化膜３上に形成されたシリコン層５と、シリコン
層５上に形成されて基板１の最表面の全部を構成するシ
リコンのエピタキシャル層６とからなる。シリコン層５
は従来のＳＯＩ層であり、通常のＳＩＭＯＸ法にて形成
された、いわゆるＳＩＭＯＸシリコン層や、ウエハ張り
合わせ法にて形成された張り合わせシリコン層等で形成
されている。

【００２２】ここでは、例えば、シリコン層５がＳＩＭ
ＯＸシリコン層からなり、５０ｎｍ程度以下の膜厚に形
成されている。またエピタキシャル層６の膜厚も５０ｎ
ｍ程度以下に形成されており、したがって半導体層４全
体の膜厚は１００ｎｍ程度以下となっている。また埋め
込み酸化膜３は、例えば、１００ｎｍ程度以下の膜厚に
形成されている。

【００２３】図１の（ｂ）に示す基板７において、上記
の基板１と相異するところは半導体層４の構成にある。
すなわち、この基板７も例えば、ＳＩＭＯＸ法やウエハ
張り合わせ法等によるＳＯＩ構造が採用されたＳＯＩ基
板である一方、半導体層４全体がエピタキシャル層６で
形成されている。ここでは、例えば、半導体層４全体を
構成するエピタキシャル層６の膜厚が１００ｎｍ程度以
下となっており、また埋め込み酸化膜３の膜厚が１２０
ｎｍ程度以下となっている。

【００２４】図１の（ｃ）に示す基板８は、研磨ストッ
パを用いる選択研磨を採用したウエハ張り合わせ法によ
るＳＯＩ構造の基板である。図１の（ａ）に示した基板
１と同様に、半導体層４の基板８の最表面側のみがエピ
タキシャル層６で形成された２層構造となっているもの
であるが、基板１と異なり、半導体層４が基板８の最表
面の一部を構成する状態で形成されている。すなわち、
あたかも埋め込み酸化膜３の表面側に凹部が形成され、
この凹部内に埋め込まれた状態に半導体層４が形成され
たものとなっている。そして、半導体層４の半導体基板
２側に、ウエハ張り合わせ法にて形成された張り合わせ
シリコン層からなるシリコン層５が形成され、シリコン
層５上に選択的にエピタキシャル層６が形成されてい
る。

【００２５】ここでは、例えば、シリコン層５が５０ｎ
ｍ程度以下に形成されている。またエピタキシャル層６
の膜厚も５０ｎｍ程度以下に形成されており、したがっ
て半導体層４全体の膜厚は、１００ｎｍ程度以下となっ
ている。また埋め込み酸化膜３は、例えば、６００ｎｍ
程度以下に形成されている。

【００２６】図１（ａ）に示す基板１および図１（ｃ）
に示す基板８では、基板１、８の最表面の全部あるいは
一部を構成する状態で形成された半導体層４において、
その少なくとも基板１、８の最表面側がシリコンのエピ
タキシャル層６で構成されているため、基板１、８の製
造にあたっては、埋め込み酸化膜３の表面側に形成され
た元のＳＯＩ層であるシリコン層５を種としてエピタキ
シャル層６が形成されることになる。しかしながら、前
述のごとく、エピタキシャル層６は、その成長条件を最
適化することにより、種となる元のシリコン層５の難点
をほぼ引きずることなく良質でかつ均一な膜厚のシリコ
ン層として形成可能な層である。

【００２７】よって、エピタキシャル層６の種となる元
のシリコン層５が例えばＳＩＭＯＸ法により形成され
て、結晶欠陥が存在し、金属不純物を含み、表面が凹凸
で膜厚が不均一なＳＯＩ層であっても、エピタキシャル
層６は元のＳＯＩ層よりも上記の問題が改善された良質
な層となる。また、エピタキシャル層６の種となる元の
シリコン層５が、例えばウエハ張り合わせ法等により形
成されて、ＣＺウエハと同様の結晶欠陥を有するＳＯＩ
層であっても、エピタキシャル層６はＣＺウエハよりも
結晶欠陥が低減されて結晶性が改善されたものとなる。

【００２８】また、半導体層４の全体がシリコンのエピ
タキシャル層６で構成されている図１の（ｂ）に示した
基板７は、後述するように、埋め込み酸化膜３の表面側
に形成された元のＳＯＩ層であるシリコン層５を種とし
てエピタキシャル層６が形成された後、シリコン層５を
酸化してエピタキシャル層６のみを残すことにより製造
可能なものである。よって、基板７のエピタキシャル層
６も、その成長条件を最適化することにより種となる元
のシリコン層５の難点をほぼ引きずることなく良質なシ
リコン層として形成可能な層である。このため、エピタ
キシャル層６の種となる元のシリコン層５が、ＣＺウエ
ハと同様の結晶欠陥を有するＳＯＩ層であっても、エピ
タキシャル層６はＣＺウエハよりも結晶性が改善された
ものとなる。

【００２９】このようにいずれの基板１、７、８におい
ても、半導体層４は、その少なくとも基板１、７、８の
最表面側が、結晶欠陥が少なく、金属不純物を含まず、
表面が平坦でしかも膜厚均一性の良いエピタキシャル層
６で構成されているので、エピタキシャル層６をチャネ
ル部分としてＭＩＳ型トランジスタを形成した場合に、
結晶欠陥や金属不純物に起因するゲート絶縁膜の耐圧不
良や、最表面の凹凸に起因するキャリア移動度の低下等
を抑制することができる。また膜厚が不均一であること
により、チャネル抵抗や拡散層のシート抵抗等が影響を
受けて素子特性が劣化するという不具合を防止すること
ができる。したがって、基板１、７、８によれば、ゲー
ト絶縁膜の耐圧を劣化させずにゲート絶縁膜を薄膜化で
き、より微細で信頼性の高いデバイスを製造することが
できる。

【００３０】なお、上記実施形態で示した基板１、７、
８の各構成要素の膜厚等はあくまでも一例であって、適
宜設計変更が可能であるのはもちろんである。また図１
の（ａ）の半導体層４におけるシリコン層５を例えばＳ
ＩＭＯＸシリコン層とし、図１（ｃ）のシリコン層５を
張り合わせシリコン層としたが、これ以外の方法にて作
製されたシリコン層であってもよい。

【００３１】次に本発明に係る基板の製造方法の一実施
形態を、図１（ｂ）の基板７を製造する場合に基づいて
説明する。図２（ａ）〜（ｆ）は、一実施形態の基板の
製造方法を工程順に示す要部側断面図である。図２にお
いて上記実施形態と同一の構成要素には同一の符号を付
してある。

【００３２】基板７を製造するあたっては、図２（ａ）
に示すように、まず通常のＳＩＭＯＸ法により作製した
従来のＳＯＩ基板からなる基体１０を用意する。すなわ
ちこの基体１０は、半導体基板２と、半導体基板２上に
形成された埋め込み酸化膜３と、埋め込み酸化膜３の表
面側に、半導体基板２とは埋め込み酸化膜３によって電
気的に分離された状態でかつ基体１０の最表面の全部を
構成する状態で形成されたＳＩＭＯＸシリコン層である
シリコン層１１とから構成されている。例えば、シリコ
ン層１１は１８０ｎｍ以下の膜厚に形成されており、埋
め込み酸化膜３の膜厚は、８０ｎｍ程度以下となってい
る。

【００３３】次いで、熱酸化法によってシリコン層１１
を酸化する。この際、埋め込み酸化膜３側にシリコン層
１１を薄く残しつつ、シリコン層１１の表面側から酸化
してシリコン層１１を薄膜化し、図２（ｂ）に示すよう
に、埋め込み酸化膜３の表面側に薄膜シリコン層１２と
第１酸化シリコン層１３とが積層された状態に形成す
る。薄膜シリコン層１２の膜厚は薄ければ薄いほど好ま
しいが、埋め込み酸化膜３の表面側にシリコン層１１を
残すことが肝要である。

【００３４】ここでは、例えば、通常のＭＯＳトランジ
スタ製造プロセスで用いられる酸化温度、９５０℃程度
以下で熱酸化を行い、薄膜シリコン層１２を、例えば２
０ｎｍ程度以下の薄い膜厚に形成している。このような
温度の酸化では、元のシリコン層１１はそのほとんどが
表面側から酸化され、埋め込み酸化膜３の膜厚の増大は
無視できる程度となる。よって、薄膜シリコン層１２の
表面側に３２０ｎｍ程度以下の第１酸化シリコン層１３
が成長することになる。

【００３５】次いで、図２（ｃ）に示すように、第１酸
化シリコン層１３を除去する。この実施形態では、フッ
化水素等の薬液を用いたウエットエッチングによって、
第１酸化シリコン層１３の除去を行う。その後、図２
（ｄ）に示すように、残存した薄膜シリコン層１２の全
面に、シリコンをエピタキシャル成長させてエピタキシ
ャル層１４を得る。エピタキシャル層１４の膜厚は、例
えば３００ｎｍ程度あるいはこれよりも薄くする。

【００３６】次に図２（ｅ）に示すように、例えば、１
３５０℃程度の高温の条件での熱酸化によって、エピタ
キシャル層１４の薄膜シリコン層１２側を残しつつエピ
タキシャル層１４の表面側を酸化するとともに薄膜シリ
コン層１２自体を酸化して得られた熱酸化膜を埋め込み
酸化膜３に含める。

【００３７】ここでは、エピタキシャル層１４の表面側
を酸化することによって、熱酸化膜である第２酸化シリ
コン層１５を４００ｎｍ程度以下の膜厚に成長させる。
１３５０℃程度の高温の熱酸化を行うと、酸素の一部が
エピタキシャル層１４の内部にまで拡散して薄膜シリコ
ン層１２と埋め込み酸化膜３との界面にまで拡散し、薄
膜シリコン層１２を酸化することになるのである。この
技術は、例えば「信学技報、94〔567 〕(1995) 中嶋
ら、p.45-51 」で開示されている。

【００３８】上記の熱酸化の技術では、薄膜シリコン層
１２と埋め込み酸化膜３との界面に４３ｎｍ程度の熱酸
化膜が成長するため、酸化後には、初期に存在した２０
ｎｍ程度以下の厚みの薄膜シリコン層１２が完全に失わ
れることになる。よって、酸化後は、エピタキシャル層
１４が薄膜化されて１００ｎｍ程度以下の膜厚のエピタ
キシャル層６となり、エピタキシャル層６上に４００ｎ
ｍ程度以下の膜厚の第２酸化シリコン層１５が形成され
る。また薄膜シリコン層１２は全て酸化によって失わ
れ、その分、埋め込み酸化膜３の膜厚が増加し（例えば
２０ｎｍ程度の膜厚のシリコン層は酸化により４０ｎｍ
程度の膜厚の酸化シリコン層になる）、結果的に１２０
ｎｍ程度以下の厚みになる。

【００３９】その後、図２（ｆ）に示すように第２酸化
シリコン層１５を例えばフッ化水素等の薬液を用いたウ
エットエッチングによって除去する。以上の工程によっ
て、図１（ｂ）に示した埋め込み酸化膜３上の半導体層
４全体がエピタキシャル層６で形成されている基板７が
得られる。

【００４０】上記実施形態の方法では、ＳＯＩ構造の基
体１０のシリコン層１１を酸化によって薄膜化して薄膜
シリコン層１２とした後に、この薄膜シリコン層１２上
にシリコンのエピタキシャル層１４を形成する。前述し
たようにエピタキシャル層１４は、種となるシリコン層
の難点をほぼ引きずることなく良質でかつ均一な膜厚の
シリコン層として形成可能な層である。よって、薄膜シ
リコン層１２にたとえ結晶欠陥が存在し、金属不純物が
含まれ、表面が凹凸であり、膜厚が不均一である等の難
点があっても、このような難点がほぼ改善されたエピタ
キシャル層１４を形成できるので、エピタキシャル層１
４を形成した図２の（ｄ）の時点ですでに、少なくとも
最表面を良質でかつ平坦なシリコン層とすることができ
る。

【００４１】また、エピタキシャル層１４を得た後に、
熱酸化によって薄膜シリコン層１２を熱酸化膜とすると
ともにエピタキシャル層１４を薄膜化するので、良質で
かつ膜厚が均一、また表面が平坦な薄膜のエピタキシャ
ル層６で半導体層４全体が構成された基板７を得ること
ができる。

【００４２】したがって、本実施形態の方法によれば、
エピタキシャル層６をチャネル部分としてＭＩＳ型トラ
ンジスタを形成した場合に、ゲート絶縁膜の耐圧を劣化
させずにより微細で信頼性の高いデバイスを製造できる
等の効果の高い基板７を確実に製造できる。

【００４３】なお、本実施形態の方法では、半導体層全
体がエピタキシャル層で構成された基板を製造する例を
述べたが、ＳＯＩ構造の基体のシリコン層は、必ずしも
全部を酸化する必要がないことがあり、図１の（ａ）に
示す基板１のように埋め込み酸化膜３側にシリコン層５
が存在していても少なくとも最表面がエピタキシャル層
６で形成されていればよい場合がある。この場合には、
例えば、１３５０℃程度の高温の熱酸化を行わずに、単
に酸化による基体のシリコン層の薄膜化とエピタキシャ
ル層の形成とを行えば、少なくとも最表面が良質でかつ
平坦なエピタキシャル層からなる基板１を製造すること
ができる。

【００４４】また本実施形態の方法で述べた各種の膜厚
や形成条件等はこの例に限定されず、本発明の主旨に反
しない限り、適宜変更できる。

【００４５】さらに本実施形態では、ＳＩＭＯＸ法によ
って作製されたＳＯＩ基板を基体として用いて基板を製
造する例を述べたが、その他の方法、例えばウエハ張り
合わせ法等によって作製されたＳＯＩ基板を基体として
用いることも可能である。この場合にも、ＣＺウエハよ
りも結晶欠陥が低減されて良質でかつ膜厚が均一、また
表面が平坦な薄膜のエピタキシャル層で半導体層全体が
構成された基板を得ることができる。

【００４６】また、埋め込み酸化膜の表面側の全部がシ
リコン層で構成されたＳＯＩ基板からなる基体を用いた
が、埋め込み酸化膜の表面側の一部がシリコン層で構成
されたＳＯＩ基板からなる基体を用いることで、例えば
図１の（ｃ）に示すような基板８を製造することができ
る。

【００４７】すなわち、例えば図１の（ｃ）の基板８を
製造する場合には、図３（ａ）に示すように、まず通常
の研磨ストッパを用いたウエハ張り合わせ法により作製
した従来のＳＯＩ基板からなる基体２０を用意する。こ
の基体２０では、半導体基板２上の埋め込み酸化膜３の
表面側に、シリコン層２１が、基体２０の最表面の一部
を構成する状態で、あたかも埋め込み酸化膜３の表面側
の凹部２３内に埋め込まれた状態に形成されている。

【００４８】次いで、例えば上記実施形態の方法におけ
るシリコン層１１の酸化と同様の条件の熱酸化法によっ
て、シリコン層２１を酸化する。この際、埋め込み酸化
膜３側にシリコン層２１を薄く残しつつ、シリコン層２
１の表面側から酸化してシリコン層１１を薄膜化し、凹
部２３内に埋め込み酸化膜３の表面側から薄膜シリコン
層２２と第１酸化シリコン層（図示省略）とを積層した
状態に形成する。

【００４９】その後、上記実施形態の方法におけるウエ
ットエッチング等によって、図３（ｂ）に示すように、
第１酸化シリコン層を除去して薄膜シリコン層２２のみ
残す。そして、図３（ｃ）に示すように、残存した薄膜
シリコン層２２の全面に、シリコンをエピタキシャル成
長させてエピタキシャル層６を形成することによって、
最表面の一部が良質でかつ膜厚均一性が良く、しかも平
坦な半導体層４で構成された図１の（ｃ）に示す基板８
を得ることができる。

【００５０】

【発明の効果】以上説明したように本発明に係る基板に
よれば、半導体層の少なくとも基板最表面側がシリコン
のエピタキシャル層で構成されているため、ＳＩＭＯＸ
法やウエハ張り合わせ法等によって下地の半導体層にた
とえ結晶欠陥が存在し、金属不純物が含まれている等の
不具合が生じていても、エピタキシャル層で構成された
基板最表面側を結晶欠陥が少なく、表面が平坦で不純物
を含まず、かつ膜厚が均一な層とすることができる。よ
って、このエピタキシャル層をチャネル部分としてＭＩ
Ｓ型トランジスタを形成した場合に、結晶欠陥や金属不
純物に起因するゲート絶縁膜の耐圧不良や、最表面の凹
凸に起因するキャリア移動度の低下等を抑制することで
き、膜厚が不均一であることに起因してチャネル抵抗等
が大きな影響を受ける等の不具合の発生を防止できるの
で、信頼性を損なうことなくゲート絶縁膜を薄膜化で
き、微細で信頼性の高い高集積なデバイスを製造でき
る。

【００５１】また本発明に係る基板の製造方法では、Ｓ
ＯＩ構造の基体のシリコン層を酸化によって薄膜化して
薄膜シリコン層とした後に、この薄膜シリコン層上にシ
リコンのエピタキシャル層を形成するので、基体のシリ
コン層にたとえ結晶欠陥が存在し、金属不純物が含ま
れ、表面が凹凸であり、膜厚が不均一である等の難点が
あっても、少なくとも基板最表面側は結晶欠陥が少な
く、表面が平坦で不純物を含まず、かつ膜厚が均一なシ
リコンのエピタキシャル層で構成された上記発明の基板
を得ることができる。よって、本発明の方法は、信頼性
を損なうことなくゲート絶縁膜を薄膜化でき、微細で信
頼性の高い高集積なデバイスを製造するうえで非常に有
効となる。

【図面の簡単な説明】

【図１】本発明に係る基板の実施形態を示す要部側断面
図であり、（ａ）〜（ｃ）はそれぞれ、本発明における
半導体層の構成例を示してある。

【図２】（ａ）〜（ｆ）は本発明に係る基板の製造方法
を工程順に示す要部側断面図である。

【図３】（ａ）〜（ｃ）実施形態に係る基板の製造方法
の変形例を工程順に示す要部側断面図である。

【図４】従来の基板の一例を示す要部側断面図である。

【図５】従来の基板の他の例を示す要部側断面図であ
る。

【符号の説明】

１，７，８…基板、２…半導体基板、３…埋め込み酸化
膜、４…半導体層、５，１１，２１…シリコン層、６，
１４…エピタキシャル層、１０，２０…基体、１２，２
２…薄膜シリコン層、１３…第１酸化シリコン層、１５
…第２酸化シリコン層

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層の表面側に、前記半導体基板とは前記絶縁層
により電気的に分離された状態でかつ基板最表面の一部
または全部を構成する状態で形成されたシリコンからな
る半導体層とを有する基板において、前記半導体層は、少なくとも前記基板最表面側がシリコ
ンのエピタキシャル層で構成されてなることを特徴とす
る基板。
【請求項２】前記半導体層は、単結晶シリコン引き上げ法によって作製されたシリコン
基板にて構成されたもので前記絶縁層側に形成されたシ
リコン層と、前記シリコン層の表面に形成された前記エピタキシャル
層とからなることを特徴とする請求項１記載の基板。
【請求項３】半導体基板と、該半導体基板上に形成さ
れた絶縁層と、該絶縁層の表面側に、前記半導体基板と
はこの絶縁層により電気的に分離された状態でかつ基体
最表面の一部または全部を構成する状態で形成されたシ
リコン層とを有する基体を用い、前記シリコン層を、前記絶縁層側に薄く残しつつ前記シ
リコン層の表面側から酸化することにより、前記絶縁層
の表面側に薄膜シリコン層と第１酸化シリコン層とを積
層する状態に形成する工程と、前記第１酸化シリコン層を除去し、次いで薄膜シリコン
層上にシリコンをエピタキシャル成長させてエピタキシ
ャル層を得る工程とを有することを特徴とする基板の製
造方法。
【請求項４】前記エピタキシャル層を得た後に、この
エピタキシャル層の前記薄膜シリコン層側を残しつつ該
エピタキシャル層の表面側を酸化するとともに前記薄膜
シリコン層を酸化して前記絶縁層に含めることより、該
絶縁層の表面側に薄膜化されたエピタキシャル層と第２
酸化シリコン層とを積層する状態に形成し、次いで該第
２酸化シリコン層を除去する工程を有することを特徴と
する請求項３記載の基板の製造方法。
【請求項５】前記基体には、そのシリコン層が、単結
晶シリコン引き上げ法によって作製されたシリコン基板
で形成されたものを用いることを特徴とする請求項３記
載の基板の製造方法。
【請求項６】前記基体には、そのシリコン層が、単結
晶シリコン引き上げ法によって作製されたシリコン基板
で形成されたものを用いることを特徴とする請求項４記
載の基板の製造方法。