JPH0547726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0547726A JPH0547726A JP20773691A JP20773691A JPH0547726A JP H0547726 A JPH0547726 A JP H0547726A JP 20773691 A JP20773691 A JP 20773691A JP 20773691 A JP20773691 A JP 20773691A JP H0547726 A JPH0547726 A JP H0547726A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- thin film
- film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ基板を用いた半導体装置の製造方法に
関し、ＳＯＩ構造のＭＯＳＦＥＴの高速化を図るために
ＳＯＩ層の厚さを薄くした際にも、下地絶縁膜及び下地
絶縁膜とＳＯＩ層界面へのホットキャリア電荷の蓄積が
回避され、チャネル電流の経時的減少が防止されて、長
期高信頼化が図れるＳＯＩ基板の提供を目的とする。 【構成】 絶縁物上の薄膜状半導体基体にＭＩＳ型半導
体素子を形成する半導体装置の製造方法において、該薄
膜状半導体基体となる半導体基板上に第１の絶縁膜を形
成する工程、該第１の絶縁膜中に弗素のイオン注入を行
う工程、該半導体基板を、該弗素のイオン注入がなされ
ている該第１の絶縁膜を介して支持基板上に貼着する工
程、該半導体基板を非貼着面側から所定の厚さまで研摩
して該薄膜状半導体基体を形成する工程を含むように構
成する。
関し、ＳＯＩ構造のＭＯＳＦＥＴの高速化を図るために
ＳＯＩ層の厚さを薄くした際にも、下地絶縁膜及び下地
絶縁膜とＳＯＩ層界面へのホットキャリア電荷の蓄積が
回避され、チャネル電流の経時的減少が防止されて、長
期高信頼化が図れるＳＯＩ基板の提供を目的とする。 【構成】 絶縁物上の薄膜状半導体基体にＭＩＳ型半導
体素子を形成する半導体装置の製造方法において、該薄
膜状半導体基体となる半導体基板上に第１の絶縁膜を形
成する工程、該第１の絶縁膜中に弗素のイオン注入を行
う工程、該半導体基板を、該弗素のイオン注入がなされ
ている該第１の絶縁膜を介して支持基板上に貼着する工
程、該半導体基板を非貼着面側から所定の厚さまで研摩
して該薄膜状半導体基体を形成する工程を含むように構
成する。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ(Silicon On Insu
lator)基板を用いた半導体装置の製造方法、特にＭＩＳ
型半導体素子の形成に適したＳＯＩ基板の形成方法に関
する。
lator)基板を用いた半導体装置の製造方法、特にＭＩＳ
型半導体素子の形成に適したＳＯＩ基板の形成方法に関
する。
【０００２】絶縁膜上に形成した薄膜半導体層（薄膜状
半導体基体）に作製したＳＯＩ構造ＭＯＳＦＥＴは、素
子間分離の完全性、及び素子の高速化が図れるという利
点から、今後の高集積回路の構成素子として期待されて
いる。
半導体基体）に作製したＳＯＩ構造ＭＯＳＦＥＴは、素
子間分離の完全性、及び素子の高速化が図れるという利
点から、今後の高集積回路の構成素子として期待されて
いる。
【０００３】一方、ＳＯＩ構造ＭＯＳＦＥＴにおいて
は、ドレインアバランシェホットキャリアに起因する信
頼性低下の問題が通常のＭＯＳＦＥＴに比べて顕著であ
り、上記期待に答えるために改善が望まれている。
は、ドレインアバランシェホットキャリアに起因する信
頼性低下の問題が通常のＭＯＳＦＥＴに比べて顕著であ
り、上記期待に答えるために改善が望まれている。
【０００４】
【従来の技術】図４は従来技術で形成したＳＯＩ構造Ｍ
ＯＳＦＥＴの模式断面図で、図中、51A は半導体支持基
板、51B は薄膜状半導体基体即ち薄膜ＳＯＩ層、52は下
地絶縁膜、53はフィールド絶縁膜、54は素子領域、55は
ゲート絶縁膜、56はゲート電極、57はソース領域、58は
ドレイン領域を示す。
ＯＳＦＥＴの模式断面図で、図中、51A は半導体支持基
板、51B は薄膜状半導体基体即ち薄膜ＳＯＩ層、52は下
地絶縁膜、53はフィールド絶縁膜、54は素子領域、55は
ゲート絶縁膜、56はゲート電極、57はソース領域、58は
ドレイン領域を示す。
【０００５】このようなＳＯＩ構造ＭＯＳＦＥＴは、多
くは、単結晶よりなる半導体基板の内部に酸素をイオン
注入し、アニールすることによって薄膜ＳＯＩ層51B と
なる半導体層を上部に残してその下部の半導体基板内に
埋め込まれた酸化膜よりなる下地絶縁膜52を形成し、こ
の下地絶縁膜52によって前記半導体基板を薄膜ＳＯＩ層
51B と半導体支持基板51Aとに分離してＳＯＩ基板を形
成し（ＳＩＭＯＸ法）、その後このＳＯＩ基板の薄膜Ｓ
ＯＩ層51B を、周知のＬＯＣＯＳと呼ばれる選択酸化法
により形成した底面が下地絶縁膜52に達するフィールド
絶縁膜53により複数の素子領域54に分離し、以後通常の
ＭＯＳプロセスに従って、素子領域54上にゲート絶縁膜
55を形成し、このゲート絶縁膜55上にゲート電極56を形
成し、このゲート電極56をマスクにしてイオン注入を行
って薄膜ＳＯＩ層51B 内に、ゲート電極56に自己整合し
且つ底面が薄膜ＳＯＩ層51B の底面に達するソース領域
57及びドレイン領域58を形成する方法によって形成され
ていた。
くは、単結晶よりなる半導体基板の内部に酸素をイオン
注入し、アニールすることによって薄膜ＳＯＩ層51B と
なる半導体層を上部に残してその下部の半導体基板内に
埋め込まれた酸化膜よりなる下地絶縁膜52を形成し、こ
の下地絶縁膜52によって前記半導体基板を薄膜ＳＯＩ層
51B と半導体支持基板51Aとに分離してＳＯＩ基板を形
成し（ＳＩＭＯＸ法）、その後このＳＯＩ基板の薄膜Ｓ
ＯＩ層51B を、周知のＬＯＣＯＳと呼ばれる選択酸化法
により形成した底面が下地絶縁膜52に達するフィールド
絶縁膜53により複数の素子領域54に分離し、以後通常の
ＭＯＳプロセスに従って、素子領域54上にゲート絶縁膜
55を形成し、このゲート絶縁膜55上にゲート電極56を形
成し、このゲート電極56をマスクにしてイオン注入を行
って薄膜ＳＯＩ層51B 内に、ゲート電極56に自己整合し
且つ底面が薄膜ＳＯＩ層51B の底面に達するソース領域
57及びドレイン領域58を形成する方法によって形成され
ていた。
【０００６】このようにして形成される薄膜ＳＯＩ構造
のＭＯＳＦＥＴは、ソース及びドレイン領域57、58の寄
生容量が小さく、且つ素子間分離が完全に行なえる等の
利点を有する。また、特に薄膜ＳＯＩ層51B の膜厚を薄
くして行くと、更に、短チャネル効果の抑制、ドレイン
飽和電流の増大等の利点も生ずるので、これらの利点か
ら、高速、高集積回路素子として実用化が期待されてい
る。
のＭＯＳＦＥＴは、ソース及びドレイン領域57、58の寄
生容量が小さく、且つ素子間分離が完全に行なえる等の
利点を有する。また、特に薄膜ＳＯＩ層51B の膜厚を薄
くして行くと、更に、短チャネル効果の抑制、ドレイン
飽和電流の増大等の利点も生ずるので、これらの利点か
ら、高速、高集積回路素子として実用化が期待されてい
る。
【０００７】また上記とは別に、半導体基板を、この半
導体基板面に形成した絶縁膜を介して半導体支持基板上
に貼着し、前記半導体基板を非貼着面側から研摩して薄
膜状半導体基体即ち薄膜ＳＯＩ層）化する方法によりＳ
ＯＩ基板を形成し、この薄膜ＳＯＩ層に前記同様の方法
により形成した薄膜ＳＯＩ構造のＭＯＳＦＥＴも提供さ
れており、この場合も前記同様の利点から、高速、高集
積回路素子として実用化が期待されている。
導体基板面に形成した絶縁膜を介して半導体支持基板上
に貼着し、前記半導体基板を非貼着面側から研摩して薄
膜状半導体基体即ち薄膜ＳＯＩ層）化する方法によりＳ
ＯＩ基板を形成し、この薄膜ＳＯＩ層に前記同様の方法
により形成した薄膜ＳＯＩ構造のＭＯＳＦＥＴも提供さ
れており、この場合も前記同様の利点から、高速、高集
積回路素子として実用化が期待されている。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の方
法により形成された薄膜ＳＯＩ構造のＭＯＳＦＥＴは、
ホットキャリアに起因する素子性能の劣化により長期信
頼性の保証が困難であるという問題を抱えている。
法により形成された薄膜ＳＯＩ構造のＭＯＳＦＥＴは、
ホットキャリアに起因する素子性能の劣化により長期信
頼性の保証が困難であるという問題を抱えている。
【０００９】上記ホットキャリア劣化の代表的なもの
は、ドレインアバランシェホットキャリアで、このホッ
トキャリア(hc)は、各部を図４と同符号で表した図５に
示すように、符号Ａで示したドレイン領域58近傍のゲー
ト絶縁膜55中またはゲート絶縁膜55と薄膜ＳＯＩ層（薄
膜半導体層）51B の界面で閾値変動、チャネル電流の減
少等に結びつくホットキャリア劣化を引き起こすが、薄
膜ＳＯＩ層51B の膜厚が1000Å以下程度に薄くなってく
ると、ホットキャリア(hc)の注入が、符号Ｂで示すよう
に、ドレイン領域58近傍の下地絶縁膜52中或いは下地絶
縁膜52と薄膜ＳＯＩ層51B の界面に対して発生し、ここ
でもホットキャリア劣化が起こる。
は、ドレインアバランシェホットキャリアで、このホッ
トキャリア(hc)は、各部を図４と同符号で表した図５に
示すように、符号Ａで示したドレイン領域58近傍のゲー
ト絶縁膜55中またはゲート絶縁膜55と薄膜ＳＯＩ層（薄
膜半導体層）51B の界面で閾値変動、チャネル電流の減
少等に結びつくホットキャリア劣化を引き起こすが、薄
膜ＳＯＩ層51B の膜厚が1000Å以下程度に薄くなってく
ると、ホットキャリア(hc)の注入が、符号Ｂで示すよう
に、ドレイン領域58近傍の下地絶縁膜52中或いは下地絶
縁膜52と薄膜ＳＯＩ層51B の界面に対して発生し、ここ
でもホットキャリア劣化が起こる。
【００１０】その際、Ａの位置は直上にゲート電極56が
あってホットキャリア(hc)と逆の電位が与えられるので
上記劣化の影響は出にくいが、Ｂの位置のホットキャリ
ア(hc)は、直下が下地絶縁膜52を介して定電圧の半導体
支持基板51A になっていて制御電極がないためにチャネ
ル電流に対して顕著な影響を及ぼし、チャネル電流の減
少を招く。（P.H.Woerlee et.al, Tech.Dig.IEDM 1989
参照）そこで本発明は、ＳＯＩ構造のＭＯＳＦＥＴの高
速化を図るためにＳＯＩ層の厚さを薄くした際にも、下
地絶縁膜及び下地絶縁膜とＳＯＩ層界面へのホットキャ
リア電荷の蓄積が回避され、チャネル電流の経時的減少
が防止されて、長期高信頼化が図れるＳＯＩ基板の提供
を目的とする。
あってホットキャリア(hc)と逆の電位が与えられるので
上記劣化の影響は出にくいが、Ｂの位置のホットキャリ
ア(hc)は、直下が下地絶縁膜52を介して定電圧の半導体
支持基板51A になっていて制御電極がないためにチャネ
ル電流に対して顕著な影響を及ぼし、チャネル電流の減
少を招く。（P.H.Woerlee et.al, Tech.Dig.IEDM 1989
参照）そこで本発明は、ＳＯＩ構造のＭＯＳＦＥＴの高
速化を図るためにＳＯＩ層の厚さを薄くした際にも、下
地絶縁膜及び下地絶縁膜とＳＯＩ層界面へのホットキャ
リア電荷の蓄積が回避され、チャネル電流の経時的減少
が防止されて、長期高信頼化が図れるＳＯＩ基板の提供
を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は、絶縁
物上の薄膜半導体基体にＭＩＳ型半導体素子を形成する
半導体装置の製造方法において、該薄膜状半導体基体と
なる半導体基板上に第１の絶縁膜を形成する工程、該第
１の絶縁膜中に弗素のイオン注入を行う工程、該半導体
基板を、該弗素のイオン注入がなされた該第１の絶縁膜
を介して例えば半導体からなる支持基板若しくは第２の
絶縁膜が表面に設けられた例えば半導体からなる支持基
板上に貼着する工程、該半導体基板を非貼着面側から所
定の厚さまで研摩して該薄膜状半導体基体を形成する工
程を含む本発明による半導体装置の製造方法によって達
成される。
物上の薄膜半導体基体にＭＩＳ型半導体素子を形成する
半導体装置の製造方法において、該薄膜状半導体基体と
なる半導体基板上に第１の絶縁膜を形成する工程、該第
１の絶縁膜中に弗素のイオン注入を行う工程、該半導体
基板を、該弗素のイオン注入がなされた該第１の絶縁膜
を介して例えば半導体からなる支持基板若しくは第２の
絶縁膜が表面に設けられた例えば半導体からなる支持基
板上に貼着する工程、該半導体基板を非貼着面側から所
定の厚さまで研摩して該薄膜状半導体基体を形成する工
程を含む本発明による半導体装置の製造方法によって達
成される。
【００１２】
【作用】図１は本発明の原理説明用模式断面図で、図
中、１は薄膜状半導体基体、２は下地絶縁膜、３は弗素
導入層、４は半導体支持基板、５は素子間分離用絶縁
膜、６はゲート絶縁膜、７はゲート電極、８はソース領
域、９はドレイン領域を示す。
中、１は薄膜状半導体基体、２は下地絶縁膜、３は弗素
導入層、４は半導体支持基板、５は素子間分離用絶縁
膜、６はゲート絶縁膜、７はゲート電極、８はソース領
域、９はドレイン領域を示す。
【００１３】ホットキャリア注入による性能劣化を防止
するためには、絶縁膜と半導体との界面へ弗素を導入す
ることが効果的であるとの指摘がある。（P.J.WRIGHT e
t.al,IEEE Trans. ED. vol36. No.5 (1989)参照）また
その反面、弗素が半導体中に導入された際には、その弗
素が、ソース、ドレイン等の不純物拡散に影響を及ぼし
て異常拡散を起こさせたり、またチャネル領域内にキャ
リアの散乱中心を形成したりして、素子性能の劣化を招
くという問題があり、上記絶縁膜と半導体との界面への
弗素の導入を半導体の側から直接にイオン注入法で行う
ことは困難である。
するためには、絶縁膜と半導体との界面へ弗素を導入す
ることが効果的であるとの指摘がある。（P.J.WRIGHT e
t.al,IEEE Trans. ED. vol36. No.5 (1989)参照）また
その反面、弗素が半導体中に導入された際には、その弗
素が、ソース、ドレイン等の不純物拡散に影響を及ぼし
て異常拡散を起こさせたり、またチャネル領域内にキャ
リアの散乱中心を形成したりして、素子性能の劣化を招
くという問題があり、上記絶縁膜と半導体との界面への
弗素の導入を半導体の側から直接にイオン注入法で行う
ことは困難である。
【００１４】そこで本発明の方法においては、ホットキ
ャリア劣化を抑えたい個所である下地絶縁膜と薄膜状半
導体基体との界面に弗素を導入し、且つ薄膜状半導体基
体内には弗素を導入しないようにするために、図１に示
すように、薄膜状半導体基体４を支持基板１上に下地絶
縁膜２を介して貼り合わせてＳＯＩ基板を形成するよう
にし、貼り合わせ前に予め下地絶縁膜２内の少なくとも
薄膜状半導体基体４に接する領域にイオン注入法により
弗素導入層３を形成した後、この下地絶縁膜２の弗素導
入層３を有する領域を介して支持基板１上に薄膜状半導
体基体４を貼着することによってＳＯＩ基板を形成す
る。そして、この下地絶縁膜２に予め形成された前記弗
素導入層３によって下地絶縁膜２と薄膜状半導体基体４
との界面に弗素が導入され、この導入弗素によって薄膜
状半導体基体の下地絶縁膜側ドレイン近傍領域に発生す
るトラップを補償し、ドレインアバランシェホットキャ
リアを上記トラップが捕獲して、固定電荷が形成される
のを抑制する。
ャリア劣化を抑えたい個所である下地絶縁膜と薄膜状半
導体基体との界面に弗素を導入し、且つ薄膜状半導体基
体内には弗素を導入しないようにするために、図１に示
すように、薄膜状半導体基体４を支持基板１上に下地絶
縁膜２を介して貼り合わせてＳＯＩ基板を形成するよう
にし、貼り合わせ前に予め下地絶縁膜２内の少なくとも
薄膜状半導体基体４に接する領域にイオン注入法により
弗素導入層３を形成した後、この下地絶縁膜２の弗素導
入層３を有する領域を介して支持基板１上に薄膜状半導
体基体４を貼着することによってＳＯＩ基板を形成す
る。そして、この下地絶縁膜２に予め形成された前記弗
素導入層３によって下地絶縁膜２と薄膜状半導体基体４
との界面に弗素が導入され、この導入弗素によって薄膜
状半導体基体の下地絶縁膜側ドレイン近傍領域に発生す
るトラップを補償し、ドレインアバランシェホットキャ
リアを上記トラップが捕獲して、固定電荷が形成される
のを抑制する。
【００１５】また前記のように弗素のイオン注入が下地
絶縁膜２内になされ薄膜状半導体基体内にはなされない
ので、ソース、ドレイン領域の異常拡散や、チャネル領
域内へのキャリア散乱中心の形成等も生ずることがな
い。
絶縁膜２内になされ薄膜状半導体基体内にはなされない
ので、ソース、ドレイン領域の異常拡散や、チャネル領
域内へのキャリア散乱中心の形成等も生ずることがな
い。
【００１６】従って本発明によれば、高速性能を有し、
且つホットキャリアに起因するチャネル電流の低下が大
幅に緩和されて長期信頼性の確保された薄膜ＳＯＩ構造
のＭＯＳＦＥＴが提供される。
且つホットキャリアに起因するチャネル電流の低下が大
幅に緩和されて長期信頼性の確保された薄膜ＳＯＩ構造
のＭＯＳＦＥＴが提供される。
【００１７】
【実施例】以下本発明を、図を参照し実施例により具体
的に説明する。図２は本発明の方法の一実施例の工程断
面図、図３は本発明の方法の他の実施例の工程断面図で
ある。全図を通じ同一対象物は同一符合で示す。
的に説明する。図２は本発明の方法の一実施例の工程断
面図、図３は本発明の方法の他の実施例の工程断面図で
ある。全図を通じ同一対象物は同一符合で示す。
【００１８】図２(a) 参照 薄膜ＳＯＩ構造のＭＯＳＦＥＴを形成するに際しての本
発明に係る一方法においては、先ずＭＯＳＦＥＴを形成
しようとする単結晶シリコン(Si)基板111 を、例えば10
00℃の塩酸雰囲気中で熱酸化して、その表面に例えば厚
さ1000Å程度の第１の酸化シリコン(SiO2)膜12を形成す
る。
発明に係る一方法においては、先ずＭＯＳＦＥＴを形成
しようとする単結晶シリコン(Si)基板111 を、例えば10
00℃の塩酸雰囲気中で熱酸化して、その表面に例えば厚
さ1000Å程度の第１の酸化シリコン(SiO2)膜12を形成す
る。
【００１９】図２(b) 参照 次いで、例えば加速エネルギー：50KeV 、ドーズ量：１
×1015cm-2程度の条件で上記単結晶Si基板111 の一面側
の第１のSiO2膜12中に弗素イオン(F+ ) を注入し、その
領域の第１のSiO2膜12中に弗素導入層13を形成する。な
おこの際の注入条件はSi基板11面への F+ の注入が極小
になる条件に選ばれる。また弗素のイオン注入は、 BF2
+ を用いて行ってもよい。
×1015cm-2程度の条件で上記単結晶Si基板111 の一面側
の第１のSiO2膜12中に弗素イオン(F+ ) を注入し、その
領域の第１のSiO2膜12中に弗素導入層13を形成する。な
おこの際の注入条件はSi基板11面への F+ の注入が極小
になる条件に選ばれる。また弗素のイオン注入は、 BF2
+ を用いて行ってもよい。
【００２０】次いで、この基板に対しアルゴン(Ar)雰囲
気中で 900℃、30分程度のアニール処理を施し、導入弗
素を上記Si基板111 の一面側の第１のSiO2膜12中に均一
に分布させる。なお、このアニール処理はここで行わ
ず、後に行われるＭＯＳプロセスの熱処理で兼ねても差
支えない。
気中で 900℃、30分程度のアニール処理を施し、導入弗
素を上記Si基板111 の一面側の第１のSiO2膜12中に均一
に分布させる。なお、このアニール処理はここで行わ
ず、後に行われるＭＯＳプロセスの熱処理で兼ねても差
支えない。
【００２１】図２(c) 参照 次いでこのSi基板111 を裏返し、別に用意した例えばSi
からなる支持基板14上前記弗素導入層13を有する第１の
SiO2膜12を介して貼り合わせる。なおこの貼り合わせ
は、Si支持基板14上に前記弗素導入領域13を有する第１
のSiO2膜12を介して単結晶Si基板111 を重ね合わせ、例
えば 850℃加熱下で 300Ｖ程度のパルス電圧を印加する
ことにより行われる。
からなる支持基板14上前記弗素導入層13を有する第１の
SiO2膜12を介して貼り合わせる。なおこの貼り合わせ
は、Si支持基板14上に前記弗素導入領域13を有する第１
のSiO2膜12を介して単結晶Si基板111 を重ね合わせ、例
えば 850℃加熱下で 300Ｖ程度のパルス電圧を印加する
ことにより行われる。
【００２２】次いで、上記単結晶Si基板111 を非貼着面
（前記貼り合わせのなされていない面）側から、ラッピ
ングを行って厚さ５μｍ程度まで薄膜化し、更にコロイ
ダルシリカを用いるポリッシングを行って例えば 0.1μ
ｍ程度の厚さまで薄膜化し、Si支持基板14上に、弗素導
入層13を有する第１のSiO2膜12を介し、前記単結晶Si基
板111 からなり例えば厚さ 0.1μｍ程度の薄膜状Si基体
（薄膜ＳＯＩ層）11が貼着されたＳＯＩ基板が形成され
る。
（前記貼り合わせのなされていない面）側から、ラッピ
ングを行って厚さ５μｍ程度まで薄膜化し、更にコロイ
ダルシリカを用いるポリッシングを行って例えば 0.1μ
ｍ程度の厚さまで薄膜化し、Si支持基板14上に、弗素導
入層13を有する第１のSiO2膜12を介し、前記単結晶Si基
板111 からなり例えば厚さ 0.1μｍ程度の薄膜状Si基体
（薄膜ＳＯＩ層）11が貼着されたＳＯＩ基板が形成され
る。
【００２３】図２(d) 参照 以後、上記ＳＯＩ基板を用い、従来通り、例えば選択酸
化法により薄膜状Si基体11の底面に達する素子間分離用
のフィールド酸化膜15を形成した後、素子領域に表出す
る薄膜Si基体11上に例えば熱酸化によりゲート酸化膜16
を形成し、気相成長、パターニングの工程を経て前記ゲ
ート酸化膜16上に例えばポリシリコンからなるゲート電
極17を形成し、次いで前記ゲート電極17をマスクにしイ
オン注入法によって薄膜状Si基体11内に、前記ゲート電
極17に自己整合し、且つ底面が薄膜状Si基体11の底面に
達するソース領域18及びドレイン領域19を形成して、本
発明に係る薄膜ＳＯＩ構造のＭＯＳＦＥＴが完成する。
化法により薄膜状Si基体11の底面に達する素子間分離用
のフィールド酸化膜15を形成した後、素子領域に表出す
る薄膜Si基体11上に例えば熱酸化によりゲート酸化膜16
を形成し、気相成長、パターニングの工程を経て前記ゲ
ート酸化膜16上に例えばポリシリコンからなるゲート電
極17を形成し、次いで前記ゲート電極17をマスクにしイ
オン注入法によって薄膜状Si基体11内に、前記ゲート電
極17に自己整合し、且つ底面が薄膜状Si基体11の底面に
達するソース領域18及びドレイン領域19を形成して、本
発明に係る薄膜ＳＯＩ構造のＭＯＳＦＥＴが完成する。
【００２４】図３(a) 参照 また、薄膜ＳＯＩ構造のＭＯＳＦＥＴを形成するに際し
ての本発明に係る他の方法においては、前記一方法の実
施例同様の方法により、ＭＯＳＦＥＴを形成しようとす
る単結晶Si基板111 面に、例えば厚さ1000Å程度の第１
のSiO2膜12を形成し、次いで、Si基板111 の一面側の第
１のSiO2膜12中に弗素イオン(F+) を注入し、その領域
の第１のSiO2膜12中に弗素導入層13を形成する。上記イ
オン注入条件及びその選び方、イオン注入後のアニール
については、前記実施例と同様である。
ての本発明に係る他の方法においては、前記一方法の実
施例同様の方法により、ＭＯＳＦＥＴを形成しようとす
る単結晶Si基板111 面に、例えば厚さ1000Å程度の第１
のSiO2膜12を形成し、次いで、Si基板111 の一面側の第
１のSiO2膜12中に弗素イオン(F+) を注入し、その領域
の第１のSiO2膜12中に弗素導入層13を形成する。上記イ
オン注入条件及びその選び方、イオン注入後のアニール
については、前記実施例と同様である。
【００２５】図３(b) 参照 次いで上記単結晶Si基板111 を裏返し、前記第１のSiO2
膜12の弗素導入層13を有する面を介し、別に用意した表
面に例えば熱酸化による厚さ5000Å程度の第２のSiO2膜
20を有するSi支持基板14の第２のSiO2膜20上に貼着す
る。この貼着は、例えば前記実施例と同様の方法で行わ
れる。
膜12の弗素導入層13を有する面を介し、別に用意した表
面に例えば熱酸化による厚さ5000Å程度の第２のSiO2膜
20を有するSi支持基板14の第２のSiO2膜20上に貼着す
る。この貼着は、例えば前記実施例と同様の方法で行わ
れる。
【００２６】次いで前記実施例同様、ラッピング法及び
ポリッシング法により、上記単結晶Si基板111 を非貼着
面側から薄膜化し、Si支持基板14上に、厚い第２のSiO2
膜20及び弗素導入層13を有する第１のSiO2膜12を介し、
前記単結晶Si基板111 からなり例えば 0.1μｍ程度の厚
さの薄膜状Si基体（薄膜ＳＯＩ層）11が貼着されたＳＯ
Ｉ基板が形成される。なおこの方法で形成された薄膜Ｓ
ＯＩ基板は、前記実施例による薄膜ＳＯＩ基板に比べ、
薄膜Si基体11と支持基板14間の電位差によるドレイン破
壊電圧を高め、且つ寄生容量を減少させることができ
る。
ポリッシング法により、上記単結晶Si基板111 を非貼着
面側から薄膜化し、Si支持基板14上に、厚い第２のSiO2
膜20及び弗素導入層13を有する第１のSiO2膜12を介し、
前記単結晶Si基板111 からなり例えば 0.1μｍ程度の厚
さの薄膜状Si基体（薄膜ＳＯＩ層）11が貼着されたＳＯ
Ｉ基板が形成される。なおこの方法で形成された薄膜Ｓ
ＯＩ基板は、前記実施例による薄膜ＳＯＩ基板に比べ、
薄膜Si基体11と支持基板14間の電位差によるドレイン破
壊電圧を高め、且つ寄生容量を減少させることができ
る。
【００２７】図３(c) 参照 以後、上記ＳＯＩ基板を用い、前記実施例同様、薄膜状
Si基体11にその底面に達する素子間分離用のフィールド
酸化膜15を形成した後、通常のＭＯＳプロセスにより、
素子領域に表出する薄膜Si基体11上にゲート酸化膜16を
形成し、ゲート酸化膜16上にゲート電極17を形成し、次
いでゲート電極17をマスクにしイオン注入により薄膜状
Si基体11内に、ゲート電極17に自己整合し、且つ底面が
薄膜状Si基体11の底面に達するソース領域18及びドレイ
ン領域19を形成して、本発明に係る薄膜ＳＯＩ構造のＭ
ＯＳＦＥＴが完成する。
Si基体11にその底面に達する素子間分離用のフィールド
酸化膜15を形成した後、通常のＭＯＳプロセスにより、
素子領域に表出する薄膜Si基体11上にゲート酸化膜16を
形成し、ゲート酸化膜16上にゲート電極17を形成し、次
いでゲート電極17をマスクにしイオン注入により薄膜状
Si基体11内に、ゲート電極17に自己整合し、且つ底面が
薄膜状Si基体11の底面に達するソース領域18及びドレイ
ン領域19を形成して、本発明に係る薄膜ＳＯＩ構造のＭ
ＯＳＦＥＴが完成する。
【００２８】以上の実施例に示すように本発明の方法に
より形成される薄膜ＳＯＩ基板においては、薄膜ＳＯＩ
基板を薄膜状半導体基体が下敷き絶縁膜を介して支持基
板上に貼着された構造となし、ホットキャリア劣化を防
止する機能を有する弗素を、下敷き絶縁膜内の薄膜状半
導体基体に接する領域にイオン注入することによって、
この下敷き絶縁膜の薄膜状半導体基体近傍領域と薄膜状
半導体基体の界面に弗素の導入を行い、この導入弗素に
よって上記薄膜状半導体基体に形成されるＭＯＳＦＥＴ
の下地絶縁膜側ドレイン近傍領域にドレインアバランシ
ェホットキャリアによって蓄積される電荷の中和が行わ
れる。従って、薄膜状半導体基体近傍の下地絶縁膜内或
いは薄膜状半導体基体と下地絶縁膜の界面にホットキャ
リアによる電荷が蓄積するのが抑止され、このホットキ
ャリア電荷の蓄積によるチャネル電流の経時的の劣化が
防止されるので、薄膜ＳＯＩ構造ＭＯＳＦＥＴの長期信
頼性が確保される。
より形成される薄膜ＳＯＩ基板においては、薄膜ＳＯＩ
基板を薄膜状半導体基体が下敷き絶縁膜を介して支持基
板上に貼着された構造となし、ホットキャリア劣化を防
止する機能を有する弗素を、下敷き絶縁膜内の薄膜状半
導体基体に接する領域にイオン注入することによって、
この下敷き絶縁膜の薄膜状半導体基体近傍領域と薄膜状
半導体基体の界面に弗素の導入を行い、この導入弗素に
よって上記薄膜状半導体基体に形成されるＭＯＳＦＥＴ
の下地絶縁膜側ドレイン近傍領域にドレインアバランシ
ェホットキャリアによって蓄積される電荷の中和が行わ
れる。従って、薄膜状半導体基体近傍の下地絶縁膜内或
いは薄膜状半導体基体と下地絶縁膜の界面にホットキャ
リアによる電荷が蓄積するのが抑止され、このホットキ
ャリア電荷の蓄積によるチャネル電流の経時的の劣化が
防止されるので、薄膜ＳＯＩ構造ＭＯＳＦＥＴの長期信
頼性が確保される。
【００２９】また本発明の方法においては、前記薄膜状
半導体基体近傍の下地絶縁膜内或いは薄膜状半導体基体
と下地絶縁膜の界面への弗素の導入が薄膜状半導体基体
の内部を通して行われないので、薄膜状半導体基体の内
部に弗素が導入されることがなく、従って薄膜状半導体
基体内での異常拡散やキャリア散乱中心の形成がなくな
り、素子の高速性能も確保される。
半導体基体近傍の下地絶縁膜内或いは薄膜状半導体基体
と下地絶縁膜の界面への弗素の導入が薄膜状半導体基体
の内部を通して行われないので、薄膜状半導体基体の内
部に弗素が導入されることがなく、従って薄膜状半導体
基体内での異常拡散やキャリア散乱中心の形成がなくな
り、素子の高速性能も確保される。
【００３０】
【発明の効果】以上説明のように本発明によれば、薄膜
ＳＯＩ構造のＭＯＳＦＥＴの高速性能及び長期信頼性を
確保することができる。従って本発明は、半導体高集積
回路の高速性及び長期信頼性向上に寄与するところが大
きい。
ＳＯＩ構造のＭＯＳＦＥＴの高速性能及び長期信頼性を
確保することができる。従って本発明は、半導体高集積
回路の高速性及び長期信頼性向上に寄与するところが大
きい。
【図１】 本発明の原理説明用模式断面図
【図２】 本発明の方法の一実施例の工程断面図
【図３】 本発明の方法の他の実施例の工程断面図
【図４】 従来技術による薄膜ＳＯＩ構造ＭＯＳＦＥＴ
の模式断面図
の模式断面図
【図５】 従来技術の問題点を示す模式断面図
１ 薄膜状半導体基体 ２ 下地絶縁膜 ３、13 弗素導入層 ４ 半導体支持基板 ５ 素子間分離用絶縁膜 ６ ゲート絶縁膜 ７、17 ゲート電極 ８、18 ソース領域 ９、19 ドレイン領域 11 薄膜状半導体基体（薄膜ＳＯＩ層） 12 第１のSiO2膜 14 Si支持基板 15 フィールド酸化膜 16 ゲート酸化膜 20 第２のSiO2膜 111 単結晶Si基板
Claims (3)
- 【請求項１】 絶縁物上の薄膜状半導体基体にＭＩＳ型
半導体素子を形成する半導体装置の製造方法において、 該薄膜状半導体基体となる半導体基板上に第１の絶縁膜
を形成する工程、 該第１の絶縁膜中に弗素のイオン注入を行う工程、 該半導体基板を、該弗素のイオン注入がなされている該
第１の絶縁膜を介して支持基板上に貼着する工程、 該半導体基板を非貼着面側から所定の厚さまで研摩して
該薄膜状半導体基体を形成する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 該支持基板の前記半導体基板の貼着面に
予め第２の絶縁膜が設けられ、 前記半導体基板と支持基板との貼着が、前記弗素のイオ
ン注入がなされている第１の絶縁膜と該第２の絶縁膜と
を介してなされることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記支持基板が半導体基板からなること
を特徴とする請求項１若しくは２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773691A JPH0547726A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773691A JPH0547726A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547726A true JPH0547726A (ja) | 1993-02-26 |
Family
ID=16544692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20773691A Withdrawn JPH0547726A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547726A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350063A (ja) * | 1993-06-10 | 1994-12-22 | Canon Inc | 半導体基板の作製方法 |
| US5440168A (en) * | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| JPH09223667A (ja) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 積層基板およびその製造方法 |
| EP0964455A1 (de) * | 1998-05-15 | 1999-12-15 | Siemens Aktiengesellschaft | SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben |
| US6249026B1 (en) | 1999-06-01 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | MOS Transistor with a buried oxide film containing fluorine |
| JP2009027150A (ja) * | 2007-06-20 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体装置製造用基板及びその作製方法 |
| JP2009094487A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | 半導体膜付き基板およびその作製方法 |
| JP2009111362A (ja) * | 2007-10-10 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2009177155A (ja) * | 2007-12-28 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| JP2011216894A (ja) * | 2011-05-31 | 2011-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| WO2012062791A1 (en) * | 2010-11-11 | 2012-05-18 | International Business Machines Corporation | Creating anisotrpically diffused junctions in field effect transistor devices |
| CN106158639A (zh) * | 2015-04-01 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
-
1991
- 1991-08-20 JP JP20773691A patent/JPH0547726A/ja not_active Withdrawn
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440168A (en) * | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| US5885858A (en) * | 1993-02-22 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing thin-film transistor |
| US6103556A (en) * | 1993-02-22 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor and method of manufacturing the same |
| JPH06350063A (ja) * | 1993-06-10 | 1994-12-22 | Canon Inc | 半導体基板の作製方法 |
| JPH09223667A (ja) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 積層基板およびその製造方法 |
| EP0964455A1 (de) * | 1998-05-15 | 1999-12-15 | Siemens Aktiengesellschaft | SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben |
| KR100445718B1 (ko) * | 1998-05-15 | 2004-08-25 | 지멘스 악티엔게젤샤프트 | Ｓｏｉ-반도체 장치 및 그것의 제조 방법 |
| US6249026B1 (en) | 1999-06-01 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | MOS Transistor with a buried oxide film containing fluorine |
| JP2009027150A (ja) * | 2007-06-20 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体装置製造用基板及びその作製方法 |
| US8912624B2 (en) | 2007-06-20 | 2014-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate and method for manufacturing the same |
| US8822305B2 (en) | 2007-09-21 | 2014-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Substrate provided with semiconductor films and manufacturing method thereof |
| JP2009094487A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | 半導体膜付き基板およびその作製方法 |
| JP2009111362A (ja) * | 2007-10-10 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2009177155A (ja) * | 2007-12-28 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| WO2012062791A1 (en) * | 2010-11-11 | 2012-05-18 | International Business Machines Corporation | Creating anisotrpically diffused junctions in field effect transistor devices |
| CN103201832A (zh) * | 2010-11-11 | 2013-07-10 | 国际商业机器公司 | 创建场效应晶体管器件中的各向异性扩散结 |
| US8633096B2 (en) | 2010-11-11 | 2014-01-21 | International Business Machines Corporation | Creating anisotropically diffused junctions in field effect transistor devices |
| US8796771B2 (en) | 2010-11-11 | 2014-08-05 | International Business Machines Corporation | Creating anisotropically diffused junctions in field effect transistor devices |
| JP2011216894A (ja) * | 2011-05-31 | 2011-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN106158639A (zh) * | 2015-04-01 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106158639B (zh) * | 2015-04-01 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954855A (en) | Thin film transistor formed on insulating substrate | |
| EP0176747B1 (en) | Silicon semiconductor substrate with an insulating layer embedded therein and method for forming the same | |
| US4889829A (en) | Method for producing a semiconductor device having a silicon-on-insulator structure | |
| US6171889B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0547726A (ja) | 半導体装置の製造方法 | |
| JPH07335898A (ja) | 半導体デバイス製造方法 | |
| JPH0824162B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08181321A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP3243071B2 (ja) | 誘電体分離型半導体装置 | |
| JPH11121757A (ja) | 半導体装置およびその製造方法 | |
| JPH10189609A (ja) | 半導体装置及びその製造方法 | |
| JPH09260679A (ja) | 半導体装置およびその製造方法 | |
| JPH10242266A (ja) | 半導体装置およびその製造に用いられる半導体接合基板 | |
| JPH11145457A (ja) | 縦型電界効果トランジスタ | |
| JP3556407B2 (ja) | 半導体装置の製造方法 | |
| JP2002299590A (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| JP3084523B2 (ja) | 半導体装置の製造方法 | |
| JPH05326556A (ja) | 半導体装置の製造方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH06310427A (ja) | 半導体装置の製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPH05267665A (ja) | 薄膜トランジスタ | |
| JPH06244428A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH0548100A (ja) | 半導体装置の製造方法 | |
| JP2931568B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |