CN106158639A

CN106158639A - 半导体器件的形成方法

Info

Publication number: CN106158639A
Application number: CN201510152602.3A
Authority: CN
Inventors: 赵猛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2015-04-01
Filing date: 2015-04-01
Publication date: 2016-11-23
Anticipated expiration: 2035-04-01
Also published as: CN106158639B

Abstract

一种半导体器件的形成方法，包括：提供第一衬底、位于所述第一衬底表面的绝缘层、以及位于所述绝缘层表面的第二衬底；对所述绝缘层进行掺杂处理，在所述绝缘层内形成陷阱电荷抑制层，且所述陷阱电荷抑制层的底部表面低于绝缘层底部表面；在所述陷阱电荷抑制层上方的第二衬底上形成栅极结构，且所述陷阱电荷抑制层至少位于栅极结构正下方；在所述第二衬底表面形成层间介质层，且所述层间介质层覆盖于栅极结构侧壁表面；在所述栅极结构两侧的第二衬底内形成掺杂区。本发明能够避免栅极结构正下方的绝缘层内聚集陷阱电荷，从而防止栅极结构正下方的绝缘层内的电场强度过高，减小半导体器件的漏电流，改善半导体器件的电学性能。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(Bulk Silicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(SOI：Silicon on Insulator)衬底以及SOI器件为取代体硅以及体硅器件的最佳方案之一。

SOI衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，SOI衬底具有很多优势：采用SOI衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。

请参考图1，图1为采用SOI衬底形成的半导体器件的剖面结构示意图，包括：底硅层100、位于底硅层100表面的绝缘层101、位于绝缘层101表面的顶硅层102，所述三层结构构成SOI衬底；位于顶硅层102表面的栅极结构，包括栅氧化层103以及栅导电层104，紧挨栅极结构侧壁的侧墙105；栅极结构两侧的顶硅层102内的掺杂区106，所述掺杂区106分别用于形成半导体器件的源极和漏极。

然而，现有技术采用SOI衬底形成的半导体器件的电学性能仍有待提高。

发明内容

本发明解决的问题是避免SOI衬底中绝缘层内电荷聚集的问题，减小SOI衬底中绝缘层内电场强度，从而优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供第一衬底、位于所述第一衬底表面的绝缘层、以及位于所述绝缘层表面的第二衬底；对所述绝缘层进行掺杂处理，在所述绝缘层内形成陷阱电荷抑制层，且所述陷阱电荷抑制层的底部表面低于绝缘层底部表面；在所述陷阱电荷抑制层上方的第二衬底上形成栅极结构，且所述陷阱电荷抑制层至少位于栅极结构正下方；在所述第二衬底表面形成层间介质层，且所述层间介质层覆盖于栅极结构侧壁表面；在所述栅极结构两侧的第二衬底内形成掺杂区。

可选的，所述陷阱电荷抑制层适于抑制绝缘层内形成陷阱电荷；所述陷阱电荷抑制层的底部位于第一衬底内。

可选的，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅；所述掺杂处理的掺杂元素包括氟元素或氮元素中的一种或两种。

可选的，所述掺杂处理的掺杂元素包括氟元素，陷阱电荷抑制层中氟元素的原子浓度为5E18atom/cm³～5E20atom/cm³；或者，所述掺杂处理的掺杂元素包括氮元素，陷阱电荷抑制层中氮元素的原子浓度为5E18atom/cm³～5E20atom/cm³。

可选的，所述陷阱电荷抑制层位于栅极结构的正下方。

可选的，形成所述陷阱电荷抑制层、栅极结构以及层间介质层的工艺步骤包括：在进行掺杂处理之前，在所述第二衬底表面形成伪栅结构，且所述伪栅结构暴露出部分第二衬底表面；在所述第二衬底表面形成所述层间介质层，且所述层间介质层覆盖于伪栅结构侧壁表面；刻蚀去除所述伪栅结构，在所述层间介质层内形成第一凹槽；对位于所述第一凹槽下方的绝缘层进行掺杂处理，形成陷阱电荷抑制层；在形成所述陷阱电荷抑制层之后，形成填充满所述第一凹槽的栅极结构。

可选的，在形成所述第一凹槽之后，直接对位于所述第一凹槽下方的绝缘层进行掺杂处理。

可选的，所述掺杂处理的工艺为离子注入；离子注入的工艺参数为：注入能量为50KeV至200KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。

可选的，在对位于所述第一凹槽下方的绝缘层进行掺杂处理之前，还包括步骤：刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；在进行掺杂处理之后、形成栅极结构之前，还包括步骤：采用外延工艺形成填充满所述第二凹槽的半导体层。

可选的，所述掺杂处理的工艺为离子注入；离子注入的工艺参数为：注入能量为5KeV至50KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。

可选的，在对位于所述第一凹槽下方的绝缘层进行掺杂处理之后、形成栅极结构之前，还包括步骤：刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；采用外延工艺形成填充满所述第二凹槽的半导体层。

可选的，所述第二衬底的厚度为400埃至2000埃；在刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底后，位于所述第一凹槽下方的第二衬底的厚度为0埃至200埃。

可选的，所述半导体层的材料为硅、锗、锗化硅或碳化硅。

可选的，形成的半导体器件为NMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为锗化硅；形成的半导体器件为PMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为碳化硅。

可选的，所述陷阱电荷抑制层除位于栅极结构的正下方，还位于掺杂区的正下方。

可选的，所述第一衬底、陷阱电荷抑制层以及第二衬底的形成步骤包括：提供第一衬底以及位于第一衬底表面的绝缘层的叠层结构；对所述绝缘层进行掺杂处理，在所述绝缘层内形成陷阱电荷抑制层；提供第二衬底；将所述形成有陷阱电荷抑制层的叠层结构与第二衬底进行键合，使得绝缘层位于第一衬底和第二衬底之间。

可选的，所述掺杂处理的工艺为离子注入。

可选的，所述陷阱电荷抑制层的顶部表面高于绝缘层顶部表面；所述陷阱电荷抑制层的顶部位于第二衬底内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，对绝缘层进行掺杂处理，在绝缘层内形成陷阱电荷抑制层，且所述陷阱电荷抑制层的底部表面低于绝缘层底部表面；在陷阱电荷抑制层上方的第二衬底上形成栅极结构，且陷阱电荷抑制层至少位于栅极结构正下方；在第二衬底表面形成层间介质层；在栅极结构两侧的第二衬底内形成掺杂区。由于栅极结构正下方的绝缘层内形成有陷阱电荷抑制层，所述陷阱电荷抑制层能够抑制栅极结构正下方的绝缘层内陷阱电荷的聚集，避免栅极结构正下方的绝缘层内的电场强度过高，从而减小半导体器件内的漏电流，避免半导体器件的电性参数发生漂移，改善半导体器件的电学性能。

进一步，本发明提供的陷阱电荷抑制层的底部位于第一衬底内，从而进一步避免了绝缘层与第一衬底的界面处的聚集过多的陷阱电荷，防止绝缘层与第一衬底的界面处的电场强度过高。

进一步，本发明在形成陷阱电荷抑制层之前，刻蚀去除第一凹槽下方的部分厚度的第二衬底；在形成陷阱电荷抑制层之后，在刻蚀后的第二衬底表面形成半导体层，所述部分或全部半导体层为半导体器件的沟道区，因此本发明中避免了掺杂处理对沟道区的电学性能带来不良影响。

进一步，本发明在形成陷阱电荷抑制层之后、形成栅极结构之前，刻蚀去除位于第一凹槽下方的部分厚度的第二衬底，然后在刻蚀后的第二衬底表面形成半导体层，所述部分或全部半导体层为半导体器件的沟道区，避免了掺杂处理对沟道区的电学性能带来不良影响。

更进一步，形成的半导体器件为NMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为锗化硅，使得掺杂区向沟道区施加张应力作用，有利于提高半导体器件沟道区的电子迁移率。形成的半导体器件为PMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为碳化硅，掺杂区会向沟道区施加压应力作用，有利于提高半导体器件沟道区的空穴迁移率。

附图说明

图1为现有技术提供的SOI半导体器件的剖面结构示意图；

图2至图6为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；

图7至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图；

图11至图14为本发明又一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术采用SOI衬底形成的半导体器件的电学性能仍有待提高。

针对半导体器件研究发现，在SOI衬底上制造的半导体器件中，参考图1，绝缘层101的材料通常为氧化硅，氧化硅具有较强的绝缘性能。然而，受到绝缘层101形成工艺的限制，绝缘层101内通常具有裂缝、晶体的边界、晶粒边界、位错、间隙或点缺陷等结构缺陷。

当半导体器件处于工作状态时，受到源极、漏极以及栅极结构上施加电压的影响，所述绝缘层101内的结构缺陷会释放或者捕获电荷载流子，电荷载流子为电子或者空穴，使得绝缘层101内聚集大量的陷阱电荷，造成绝缘层101内的电场强度增加。特别的，当栅极结构下方的绝缘层101内的电场强度增加时，会导致半导体器件的漏电流增加，造成半导体器件的电性参数漂移。

为此，本发明提供一种半导体器件的形成方法，在绝缘层内形成陷阱电荷抑制层，然后在陷阱电荷抑制层上方的第二衬底表面形成栅极结构，且所述陷阱电荷抑制层至少位于栅极结构正下方。由于陷阱电荷抑制层具有抑制陷阱电荷形成的作用，从而使得栅极结构下方的绝缘层内形成的陷阱电荷减小，进而避免栅极结构下方的绝缘层内的电场强度过大，从而改善半导体器件的漏电流问题以及电性参数漂移问题。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图6为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图2，提供第一衬底201、位于第一衬底200表面的绝缘层202、以及位于绝缘层201表面的第二衬底203；在所述第二衬底203表面形成伪栅结构204，且所述伪栅结构204暴露出部分第二衬底203表面。

所述第一衬底201、绝缘层202以及第二衬底203的叠层结构构成SOI基底。所述第一衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述绝缘层202的材料为氧化硅、氮化硅或氮氧化硅；所述第二衬底203的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

考虑到半导体器件处于工作状态时，绝缘层202需要具有阻挡后续形成的掺杂区内掺杂离子扩散至第一衬底201内的作用，因此绝缘层202需要具有较厚的厚度，以降低半导体器件发生软错误(soft error)的概率；而绝缘层202的厚度越厚时，向第一衬底201施加偏置电压后，绝缘层202消耗的偏置电压的量越大，实际到达第二衬底203上的偏置电压量越小，容易造成半导体器件的阈值电压难以调节。

综合上述因素考虑，本实施例中，所述绝缘层202的厚度为50埃至500埃，例如为120埃、230埃、310埃或460埃等。

本实施例中，所述第一衬底201的材料为硅，所述绝缘层202的材料为氧化硅，所述第二衬底203的材料为硅。

所述伪栅结构204定义出后续形成的栅极结构的位置和尺寸。所述伪栅结构204的材料为多晶硅、非晶碳或氮化硅。本实施例以所述伪栅结构204的材料为多晶硅为例，在第二衬底203与伪栅结构204之间还可以形成有伪介质层，所述伪介质层的材料为氧化硅，从而避免后续刻蚀去除伪栅结构204的刻蚀工艺对第二衬底203造成不必要的刻蚀。

还可以在所述伪栅结构204侧壁表面形成侧墙205，所述侧墙205的材料与伪栅结构204的材料不同。本实施例中，所述侧墙205的材料为氮化硅。

在形成所述侧墙205之前，还可以包括步骤：对所述伪栅结构204两侧的第二衬底203进行轻掺杂处理，在伪栅结构204两侧的第二衬底203内形成轻掺杂区。形成的半导体器件为NMOS器件时，所述轻掺杂区的掺杂离子为N型离子，例如P、As或Sb；形成的半导体器件为PMOS器件时，所述轻掺杂区的掺杂离子为P型离子，例如B、Ga或In。

参考图3，在所述伪栅结构204两侧的第二衬底203内形成掺杂区206；然后在所述第二衬底203表面形成层间介质层207，且所述层间介质层207覆盖于伪栅结构204侧壁表面。

本实施例以所述掺杂区206包括轻掺杂区和重掺杂区为例，且在形成侧墙205之前预先在第二衬底203内形成轻掺杂区，在形成侧墙205之后，在伪栅结构203两侧的第二衬底203内形成重掺杂区。具体的，以所述侧墙205为掩膜，对伪栅结构204两侧的第二衬底203进行重掺杂处理，在伪栅结构204两侧的第二衬底203内形成重掺杂区。

形成的半导体器件为NMOS器件时，所述重掺杂区的掺杂离子为N型离子，例如P、As或Sb；形成的半导体器件为PMOS器件时，所述重掺杂区的掺杂离子为P型离子，例如B、Ga或In。

在其他实施例中，第二衬底内的掺杂区也可以仅包括重掺杂区。本实施例中由于伪栅结构204侧壁表面形成有侧墙205，因此所述层间介质层207实际上覆盖于侧墙205侧壁表面。

所述层间介质层207顶部与伪栅结构204顶部齐平。所述层间介质层207的材料与伪栅结构204的材料不同，避免后续去除伪栅结构204的刻蚀工艺对层间介质层207造成刻蚀损伤。所述层间介质层207的材料为氧化硅，层间介质层207的材料还可以为氮化硅或氮氧化硅。

参考图4，刻蚀去除所述伪栅结构204(参考图3)，在所述层间介质层207内形成第一凹槽208。

所述第一凹槽208底部暴露出第二衬底203表面；采用干法刻蚀工艺或湿法刻蚀工艺刻蚀去除所述伪栅结构204。

本实施例采用干法刻蚀工艺，刻蚀去除所述伪栅结构204。

参考图5，对位于所述第一凹槽208下方的绝缘层202进行掺杂处理，在所述绝缘层202内形成陷阱电荷抑制层209，且所述陷阱电荷抑制层209的底部表面低于绝缘层202底部表面。

所述陷阱电荷抑制层209适于抑制绝缘层202内形成陷阱电荷；所述陷阱电荷抑制层209中的掺杂原子或掺杂离子能够降低绝缘层202内的陷阱态密度，从而降低陷阱释放或捕获的电荷载流子含量，避免绝缘层202内聚集陷阱电荷，从而减小位于绝缘层202内的陷阱电荷的量，降低绝缘层202内的电场强度，提高绝缘层202的绝缘性能，从而减小半导体器件的漏电流，防止半导体器件的电性参数漂移。

并且，所述陷阱电荷抑制层209中的掺杂元素还能够相应使得绝缘层202的材料介电常数增加，从而增加后续形成的栅极结构下方的绝缘层202的等效厚度，使得绝缘层202具有较强的阻挡后续形成的掺杂区内的掺杂离子扩散至第一衬底201的作用。

本实施例中，所述掺杂处理的掺杂元素为氮元素或氟元素中的一种或两种。氟元素与绝缘层202中的硅元素结合、氟元素与第一衬底201中的硅元素结合形成氟硅基团，所述氟硅基团有利于减小绝缘层202内以及绝缘层202表面的陷阱，减小绝缘层202内以及绝缘层202表面的陷阱态密度，从而避免在绝缘层202内以及绝缘层202表面聚集陷阱电荷，避免后续形成的栅极结构下方的陷阱电荷抑制层209内电场强度过大，从而减小半导体器件的漏电流，防止半导体器件的电性参数漂移。同样的，氮元素与硅元素结合形成硅氮基团，所述硅氮基团也能够起到减小陷阱电荷形成的作用。

所述掺杂处理的工艺为离子注入。并且，在半导体器件处于工作状态时，位于陷阱电荷抑制层209正上方的部分或全部第二衬底203会作为半导体器件的沟道区。所述陷阱电荷抑制层209的底部表面低于绝缘层202底部表面，使得陷阱电荷抑制层209的底部位于第一衬底201内，从而进一步避免了绝缘层202与第一衬底201界面处聚集陷阱电荷，从而避免对半导体器件的电学性能造成不良影响。同样的，本实施例中陷阱电荷抑制层209的顶部表面高于绝缘层202顶部表面，使得陷阱电荷抑制层209的顶部位于第二衬底203内，从而进一步避免了绝缘层202与第二衬底203界面处聚集陷阱电荷。

在一个具体实施例中，陷阱电荷抑制层209顶部表面至第二衬底203底部表面的距离为0埃至50埃；陷阱电荷抑制层209底部表面至第一衬底201顶部表面的距离为10埃至50埃。

所述陷阱电荷抑制层209中的掺杂元素包括氟元素时，陷阱电荷抑制层209中氟元素的原子浓度为5E18atom/cm³～5E20atom/cm³；所述陷阱电荷抑制层209中的掺杂元素包括氮元素时，陷阱电荷抑制层209中氮元素的原子浓度为5E18atom/cm³～5E20atom/cm³。

本实施例中，通过控制离子注入的工艺参数，使得注入第二衬底203内的氟元素或氮元素的量较小，从而尽可能的进校氟元素或者氮元素对沟道区电学性能的影响。

在一个具体实施例中，所述离子注入的工艺参数为：注入能量为50KeV至200KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。

参考图6，在所述陷阱电荷抑制层209上方的第二衬底203表面形成栅极结构，所述栅极结构填充满所述第一凹槽208(参考图5)，且所述陷阱电荷抑制层209至少位于栅极结构正下方。

所述栅极结构包括：位于所述陷阱电荷抑制层209上方的第二衬底203表面的栅介质层221、以及位于栅介质层221表面的栅导电层222。

作为一个实施例，形成栅极结构的工艺步骤包括：在所述第一凹槽208底部表面形成栅介质层221、在所述栅介质层221表面形成栅导电层222，所述栅导电层222还填充满第一凹槽208，且所述栅导电层222还覆盖于层间介质层207顶部表面；研磨去除高于层间介质层207顶部表面的栅导电层222，直至栅导电层222顶部表面与层间介质层207顶部表面齐平。

所述栅介质层221的材料为氧化硅、氮化硅或高k介质材料；所述栅导电层222的材料为多晶硅、掺杂的多晶硅、Cu、Al或W。

本实施例中，陷阱电荷抑制层209位于栅极结构的正下方，从而避免在栅极结构下方的绝缘层202内聚集陷阱电荷，减小位于栅极结构下方的绝缘层202内的电场强度，从而减小半导体器件的漏电流，防止半导体器件的电性参数漂移，改善半导体器件的电学性能。

图4、图7至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

本实施例与前一实施例的区别在于：在形成第一凹槽之后，刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；然后采用外延工艺形成填充满所述第二凹槽的半导体层。

参考图4，提供第一衬底201、位于第一衬底200表面的绝缘层202、以及位于绝缘层201表面的第二衬底203；在所述第二衬底203表面形成伪栅结构，且所述伪栅结构暴露出部分第二衬底203表面；在所述伪栅结构两侧的第二衬底203内形成掺杂区206；然后在所述第二衬底203表面形成层间介质层207，且所述层间介质层207覆盖于伪栅结构204侧壁表面；刻蚀去除所述伪栅结构，在所述层间介质层207内形成第一凹槽208。

有关第一衬底201、绝缘层202、第二衬底203、伪栅结构、掺杂区206、层间介质层207、以及第一凹槽208的描述可参考前述实施例的说明，在此不再赘述。

参考图7，刻蚀去除位于所述第一凹槽208下方的部分厚度的第二衬底203，形成位于所述第一凹槽208下方的第二凹槽210。

采用干法刻蚀工艺或者湿法刻蚀工艺，刻蚀去除位于第一凹槽208下方的部分厚度的第二衬底203。

本实施例刻蚀去除部分厚度的第二衬底203的好处在于：

在刻蚀去除部分厚度的第二衬底203之后，然后对第一凹槽208下方的绝缘层202进行掺杂处理，在绝缘层202内形成陷阱电荷抑制层；在形成陷阱电荷抑制层后，后续会形成填充满第二凹槽210的半导体层，部分或全部半导体层为半导体器件的沟道区，而所述半导体层未经历掺杂处理工艺，使得形成的半导体层的晶格质量好，且半导体层中不存在掺杂处理的掺杂元素，因此形成的半导体器件的沟道区的质量好，从而有利于进一步提高半导体器件的电学性能；且本实施例中无需考虑掺杂处理的掺杂元素会对第一凹槽203下方的第二衬底203造成不良影响，从而后续进行掺杂处理的工艺难度较低。

若第二衬底203被刻蚀去除的厚度过厚，导致第二凹槽210下方剩余的第二衬底203的厚度过薄，后续采用外延工艺形成半导体层时，容易造成形成的半导体层的质量较差；若第二衬底203被刻蚀去除的厚度过薄，则后续形成的半导体层的厚度过薄，半导体层和第二凹槽210下方的第二衬底203共同作为半导体器件的沟道区，那么由于第二凹槽210下方的第二衬底203会受到后续掺杂处理的不良影响，使得半导体器件的沟道区的性能仍有待提高。

为此，本实施例中，第二衬底203的厚度为400埃至200埃时，在刻蚀去除位于所述第一凹槽208下方的部分厚度的第二衬底203之后，位于所述第一凹槽208下方的第二衬底203的厚度为0埃至200埃，例如为10埃、50埃或100埃。

参考图8，在形成第二凹槽210之后，对位于所述第一凹槽208下方的绝缘层202进行掺杂处理，在所述绝缘层202内形成陷阱电荷抑制层209，且所述陷阱电荷抑制层209的底部表面低于绝缘层202底部表面。

有关掺杂处理的机理以及方法可参考前述实施例的说明，在此不再赘述。

由于本实施例在形成第二凹槽210之后进行掺杂处理，无需再考虑掺杂处理对陷阱电荷抑制层209上方的第二衬底203的影响，因此本实施例中的掺杂处理的工艺难度比前一实施例中的掺杂处理的工艺难度更低。

本实施例中，掺杂处理的工艺为离子注入，离子注入的工艺参数为：注入能量为5KeV至50KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。本实施例中离子注入能量小于前一实施例中离子注入能量。

参考图9，在形成所述陷阱电荷抑制层209之后，采用外延工艺形成填充满所述第二凹槽210的半导体层220。

所述半导体层220的材料为硅、锗、锗化硅或碳化硅。

当半导体器件处于工作状态时，部分或全部半导体层220为半导体器件的沟道区。由于本实施例中半导体层220未经历离子注入工艺，因此半导体层220的晶格质量好；且半导体层220中不存在前述掺杂处理中的掺杂元素，避免所述掺杂元素对沟道区的电性能造成的不良影响，从而使得半导体器件的沟道区的性能优良。

在一个实施例中，形成的半导体器件为NMOS器件，半导体层220的材料为锗化硅，第二衬底203的材料为硅时，由于半导体层220的材料晶格常数大于掺杂区206的材料晶格常数，使得掺杂区206会向沟道区施加张应力作用，从而提高半导体器件沟道区的电子迁移率。在另一实施例中，形成的半导体器件为PMOS器件，半导体层220的材料为碳化硅，第二衬底203的材料为硅时，由于半导体层220的材料晶格常数小于掺杂区206的材料晶格常数，使得掺杂区206会向沟道区施加压应力作用，从而提高半导体器件的空穴迁移率。

在外延形成所述半导体层220的工艺过程中，还可以进行原位自掺杂，改善半导体器件的阈值电压，原位自掺杂的掺杂离子为N型离子或P型离子。或者在外延形成半导体层220之后，对半导体层220进行离子注入，改善半导体器件的阈值电压，离子注入的注入离子为N型离子或P型离子。

参考图10，在所述陷阱电荷抑制层209上方半导体层220表面形成栅极结构，所述栅极结构填充满所述第一凹槽208(参考图9)，且所述陷阱电荷抑制层209至少位于栅极结构正下方。

所述栅极结构包括栅介质层221以及位于栅介质层221表面的栅导电层222。有关栅极结构的形成方法可参考前述实施例的说明，在此不再赘述。

本实施例中避免了形成陷阱电荷抑制层的工艺对半导体器件的沟道区造成的不良影响，使得半导体器件的沟道区的晶格质量高，且沟道区内不具有掺杂处理的掺杂元素，在减小栅极结构下方的绝缘层202内电场强度的同时，使得形成的半导体器件的沟道区的电学性能优良。并且，当形成的半导体器件为NMOS器件，第二衬底203的材料为硅，半导体层220的材料为锗化硅时，掺杂区206会向沟道区施加张应力作用，有利于提高半导体器件沟道区的电子迁移率；当形成的半导体器件为PMOS器件，掺杂区206的材料为硅，半导体层220的材料为碳化硅时，掺杂区206会向沟道区施加压应力作用，从而提高半导体器件的空穴迁移率。

在其他实施例中，也可以在刻蚀去除位于第一凹槽下方的部分厚度的第二衬底之前，对位于所述第一凹槽下方的绝缘层进行掺杂处理，在绝缘层内形成电荷捕获层；然后刻蚀去除位于第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；接着采用外延工艺形成填充满所述第二凹槽的半导体层；然后在所述半导体层表面形成栅极结构。同样的，由于半导体层未经历掺杂处理工艺，因此使得半导体器件的沟道区的晶格质量好，且掺杂处理的掺杂元素未进入沟道区内，从而使得形成的半导体器件的电学性能优良。

图11至图14为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

本实施例中，陷阱电荷抑制层不仅位于栅极结构的正下方，还位于掺杂区的正下方。

参考图11，提供第一衬底301以及位于第一衬底301表面的绝缘层302的叠层结构。

所述第一衬底301的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟；所述绝缘层302的材料为氧化硅、氮化硅或氮氧化硅。

采用沉积工艺，如化学气相沉积、物理气相沉积或原子层沉积工艺，在第一衬底301表面形成绝缘层302。

参考图12，对所述绝缘层302(参考图11)进行掺杂处理，在所述绝缘层302内形成陷阱电荷抑制层309，所述陷阱电荷抑制层309的底部表面低于绝缘层302底部表面。

本实施例中，采用无掩膜离子注入工艺，对绝缘层302进行掺杂处理，在绝缘层302内形成陷阱电荷抑制层309。所述掺杂处理的掺杂元素为氟元素或者氮元素中的一种或两种；所述陷阱电荷抑制层309的作用机理可参考前述实施例的说明。

为了防止绝缘层302底部表面聚集陷阱电荷，本实施例中陷阱电荷抑制层309的底部位于第一衬底301内。

参考图13，提供第二衬底303；将所述形成有陷阱电荷抑制层209的叠层结构与第二衬底303进行键合，使得绝缘层302位于第一衬底301和第二衬底302之间。

所述第二衬底303的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。

键合后形成具有陷阱电荷抑制层309的叠层结构。所述第一衬底301、陷阱电荷抑制层309以及第二衬底302的叠层结构作为SOI基底。

参考图14，在所述第二衬底303表面形成栅极结构，所述栅极结构暴露出部分第二衬底303表面。

所述栅极结构可以为伪栅结构，还可以为多晶硅栅结构或者金属栅结构。所述栅极结构包括栅介质层321以及位于栅介质层321表面的栅导电层322。

在形成栅极结构之后，还可以形成覆盖于栅极结构侧壁表面的侧墙。接着，对栅极结构两侧的第二衬底303进行离子注入，在栅极结构两侧的第二衬底303内形成掺杂区306。

在所述第二衬底303表面形成层间介质层307，所述层间介质层307覆盖于栅极结构侧壁表面。

本实施例中，陷阱电荷抑制层309除位于栅极结构正下方，还位于掺杂区306正下方。所述陷阱电荷抑制层309能够起到减小栅极结构正下方的绝缘层302内电场强度的作用，减小半导体器件的漏电流；并且，本实施例中半导体器件的形成工艺简单，能够在提高半导体器件电学性能的同时，减少半导体器件的工艺成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供第一衬底、位于所述第一衬底表面的绝缘层、以及位于所述绝缘层表面的第二衬底；

对所述绝缘层进行掺杂处理，在所述绝缘层内形成陷阱电荷抑制层，且所述陷阱电荷抑制层的底部表面低于绝缘层底部表面；

在所述陷阱电荷抑制层上方的第二衬底上形成栅极结构，且所述陷阱电荷抑制层至少位于栅极结构正下方；

在所述第二衬底表面形成层间介质层，且所述层间介质层覆盖于栅极结构侧壁表面；

在所述栅极结构两侧的第二衬底内形成掺杂区。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述陷阱电荷抑制层适于抑制绝缘层内形成陷阱电荷；所述陷阱电荷抑制层的底部位于第一衬底内。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅；所述掺杂处理的掺杂元素包括氟元素或氮元素中的一种或两种。

4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述掺杂处理的掺杂元素包括氟元素，陷阱电荷抑制层中氟元素的原子浓度为5E18atom/cm³～5E20atom/cm³；或者，所述掺杂处理的掺杂元素包括氮元素，陷阱电荷抑制层中氮元素的原子浓度为5E18atom/cm³～5E20atom/cm³。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述陷阱电荷抑制层位于栅极结构的正下方。

6.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述陷阱电荷抑制层、栅极结构以及层间介质层的工艺步骤包括：在进行掺杂处理之前，在所述第二衬底表面形成伪栅结构，且所述伪栅结构暴露出部分第二衬底表面；在所述第二衬底表面形成所述层间介质层，且所述层间介质层覆盖于伪栅结构侧壁表面；刻蚀去除所述伪栅结构，在所述层间介质层内形成第一凹槽；对位于所述第一凹槽下方的绝缘层进行掺杂处理，形成陷阱电荷抑制层；在形成所述陷阱电荷抑制层之后，形成填充满所述第一凹槽的栅极结构。

7.根据权利要求6所述的半导体器件的形成方法，其特征在于，在形成所述第一凹槽之后，直接对位于所述第一凹槽下方的绝缘层进行掺杂处理。

8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂处理的工艺为离子注入；离子注入的工艺参数为：注入能量为50KeV至200KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。

9.根据权利要求6所述的半导体器件的形成方法，其特征在于，在对位于所述第一凹槽下方的绝缘层进行掺杂处理之前，还包括步骤：刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；在进行掺杂处理之后、形成栅极结构之前，还包括步骤：采用外延工艺形成填充满所述第二凹槽的半导体层。

10.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂处理的工艺为离子注入；离子注入的工艺参数为：注入能量为5KeV至50KeV，注入剂量为5E13atom/cm²至1E15atom/cm²。

11.根据权利要求6所述的半导体器件的形成方法，其特征在于，在对位于所述第一凹槽下方的绝缘层进行掺杂处理之后、形成栅极结构之前，还包括步骤：刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底，形成位于所述第一凹槽下方的第二凹槽；采用外延工艺形成填充满所述第二凹槽的半导体层。

12.根据权利要求9或11所述的半导体器件的形成方法，其特征在于，所述第二衬底的厚度为400埃至2000埃；在刻蚀去除位于所述第一凹槽下方的部分厚度的第二衬底后，位于所述第一凹槽下方的第二衬底的厚度为0埃至200埃。

13.根据权利要求9或11所述的半导体器件的形成方法，其特征在于，所述半导体层的材料为硅、锗、锗化硅或碳化硅。

14.根据权利要求13所述的半导体器件的形成方法，其特征在于，形成的半导体器件为NMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为锗化硅；形成的半导体器件为PMOS器件，所述第二衬底的材料为硅时，所述半导体层的材料为碳化硅。

15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述陷阱电荷抑制层除位于栅极结构的正下方，还位于掺杂区的正下方。

16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第一衬底、陷阱电荷抑制层以及第二衬底的形成步骤包括：提供第一衬底以及位于第一衬底表面的绝缘层的叠层结构；对所述绝缘层进行掺杂处理，在所述绝缘层内形成陷阱电荷抑制层；提供第二衬底；将所述形成有陷阱电荷抑制层的叠层结构与第二衬底进行键合，使得绝缘层位于第一衬底和第二衬底之间。

17.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述掺杂处理的工艺为离子注入。

18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述陷阱电荷抑制层的顶部表面高于绝缘层顶部表面；所述陷阱电荷抑制层的顶部位于第二衬底内。