CN106571338B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，包括：在形成第一伪栅结构和第二伪栅结构之前，形成第一阻挡层并去除所述第一晶体管区域的第一阻挡层，这样在后续工艺中形成第一伪栅结构和第二伪栅结构时，第一阻挡层置于第二伪栅结构下方，而在第一伪栅结构和第二伪栅结构侧壁不会出现第一阻挡层，只出现第二阻挡层；也就是说本发明形成的半导体结构中，在所述第一应力层与所述第一栅极结构之间及所述第二应力层与所述第二栅极结构之间均只有单层阻挡层。因此，减小了后续形成的第一栅极结构与第一应力层的距离以及第二栅极结构与第二应力层之间的距离，从而增加了晶体管的沟道应力，提高了沟道载流子的迁移速率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展，平面晶体管的栅极尺寸越来越小，从而栅极对沟道电流的控制能力变弱，容易产生短沟道效应，造成漏电流问题，进而影响半导体器件的电学性能。
为了克服晶体管的短沟道效应、抑制漏电流并降低阈值电压，现有技术提出了高介电常数绝缘层加金属栅极(High-k metal gate,HKMG)技术。HKMG技术是以High-k绝缘层替代传统的SiO2绝缘层，并以金属材料栅极替换硅材料栅极的一项技术。HKMG技术又可分为Gate-first和Gate-last两种技术。不管使用Gate-first工艺还是Gate-last工艺，制造出的High-k绝缘层对提升晶体管的性能均有重大的意义。
但是，采用High-k绝缘层的晶体管与采用SiO2绝缘层的晶体管相比，在改善沟道载流子迁移速率方面稍有不利。
为了克服HKMG器件沟道载流子迁移速率低的缺点，现有工艺引入了应变硅技术。以PMOS管为例，应变硅技术的原理为在PMOS管的漏、源区外延生长一层晶格常数比PMOS管沟道中硅材料的晶格常数更大的SiGe晶体，以此来生成对PMOS管沟道起到压缩作用的应力。相应地，对于NMOS管而言，在漏、源区外延生长一层晶格常数比NMOS管沟道中硅材料的晶格常数更小的SiC晶体，以此来生成对NMOS管沟道起到拉伸作用的应力。当沟道被施加了相应的应力时，沟道的载流子迁移速率可以得到提高，从而使晶体管工作效率得到提升。
然而，现有技术难以进一步提高应力的大小，进而难以进一步提高HKMG器件的载流子迁移速率。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高应力层对栅极下方沟道所提供的应力，进而提高晶体管的载流子迁移速率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一晶体管区域和第二晶体管区域；在所述衬底上形成第一阻挡层；去除第一晶体管区域的第一阻挡层并保留第二晶体管区域的第一阻挡层；在第一晶体管区域的衬底上形成第一伪栅结构并在第二晶体管区域的第一阻挡层上形成第二伪栅结构；在第一伪栅结构两侧的第一晶体管区域中形成第一凹槽；在所述第一凹槽中形成第一应力层；在所述第一伪栅结构、第一应力层、第一阻挡层和第二伪栅结构上形成第二阻挡层；去除第二晶体管区域衬底上的第二阻挡层和第一阻挡层，保留第一晶体管区域的第二阻挡层和第二伪栅结构侧壁上的第二阻挡层；在第二伪栅结构两侧的第二晶体管区域中形成第二凹槽；在所述第二凹槽中形成第二应力层。
可选的，所述第一晶体管区域用于形成PMOS管，所述第一应力层为硅锗层，所述第一阻挡层为硅锗阻挡层。
可选的，所述硅锗阻挡层的材料为氮化硅、碳氮化硅、氧氮化硅或硼氮化硅。
可选的，通过化学气相沉积工艺或原子层沉积工艺形成所述硅锗阻挡层。
可选的，所述硅锗阻挡层的厚度在10～100埃的范围内。
可选的，所述第二晶体管区域用于形成NMOS管，所述第二应力层为碳化硅层，所述第二阻挡层为碳化硅阻挡层。
可选的，所述碳化硅阻挡层的材料为氮化硅、氧氮化硅、碳氮化硅或硼氮化硅。
可选的，通过热氧化法、原子层沉积工艺或化学气相沉积工艺形成所述碳化硅阻挡层。
可选的，所述碳化硅阻挡层的厚度在10～50埃的范围内。
可选的，通过干法刻蚀在第一伪栅结构两侧的第一晶体管区域中形成第一凹槽，刻蚀气体为HBr、氯气和SF6；通过干法刻蚀在第二伪栅结构两侧的第二晶体管区域中形成第二凹槽，刻蚀气体为HBr、氯气和SF6。
可选的，所述形成方法还包括：在提供衬底之后形成第一阻挡层之前，衬底上形成伪栅氧化层；在形成第一阻挡层的步骤中，所述第一阻挡层覆盖于所述伪栅氧化层上。
可选的，所述形成方法还包括在形成第二应力层之后，去除所述第一伪栅结构和第二伪栅结构；在去除第一伪栅结构之后，去除所述伪栅结构下方的伪栅氧化层；在去除第二伪栅结构之后，去除所述第二伪栅结构下方的第一阻挡层和伪栅氧化层；在第一伪栅结构原位置处形成第一栅极结构，在第二伪栅结构原位置处形成第二栅极结构。
可选的，所述伪栅氧化层的材料为氧化硅。
可选的，通过热氧化法、化学气相沉积工艺或原子层沉积工艺形成所述伪栅氧化层。
可选的，所述伪栅氧化层的厚度在10～50埃的范围内。
相应的，本发明还提供一种半导体结构，其特征在于，包括：衬底，所述衬底包括第一晶体管区域和第二晶体管区域；形成于所述第一晶体管区域上方的第一栅极结构，形成于所述第二晶体管区域上方的第二栅极结构；形成于所述第一栅极结构两侧的所述第一晶体管区域衬底中的第一应力层；形成于所述第二栅极结构两侧的所述第二晶体管区域衬底中的第二应力层；形成于所述第一栅极结构的侧壁和所述第二栅极结构的侧壁上的单层阻挡层。
可选的，第一晶体管区域用于形成PMOS管，第二晶体管区域用于形成NMOS管；所述第一应力层为硅锗层，所述第二应力层为碳化硅层，所述阻挡层为碳化硅阻挡层。
可选的，所述阻挡层的材料为氮化硅、氧氮化硅、碳氮化硅或硼氮化硅。
可选的，所述阻挡层的厚度在10～50埃的范围内。
可选的，所述第一栅极结构包括第一高k介质层和位于第一高k介质层上的第一金属栅极；所述第二栅极结构包括第二高k介质层和位于第二高k介质层上的第二金属栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构形成方法中，在提供衬底之后，形成所述第一伪栅结构和所述第二伪栅结构之前，形成第一阻挡层并去除所述第一晶体管区域的第一阻挡层，保留所述第二晶体管区域的第一阻挡层用于保护第二晶体管区域，这样在后续工艺中形成第一伪栅结构和第二伪栅结构时，第一阻挡层置于第二伪栅结构下方，而在第一伪栅结构和第二伪栅结构侧壁上不会形成第一阻挡层，只覆盖有第二阻挡层；也就是说本发明形成的半导体结构中，在所述第一应力层与所述第一栅极结构之间及所述第二应力层与所述第二栅极结构之间均只有单层阻挡层。因此，减小了后续形成的第一栅极结构与第一应力层的距离以及第二栅极结构与第二应力层之间的距离，从而增加了晶体管的沟道应力，提高了沟道载流子的迁移速率。
附图说明
图1至图7是现有技术一种半导体结构形成方法的各步骤结构示意图；
图8至图14是本发明半导体结构的形成方法一实施例中各步骤的结构示意图；
图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
现有技术的HKMG技术限制了载流子迁移速率的进一步增加。结合图1至图5分析原因。
请参考图1，提供衬底100，所述衬底包括PMOS区域I和NMOS区II。
现有技术中，所述衬底100由隔离结构101分为PMOS区域I和NMOS区域II。在所述PMOS区域I上形成第一伪栅结构102，在所述NMOS区域II上形成第二伪栅结构103。
请参考图2，在所述PMOS区域I和NMOS区域II上形成第一阻挡层104。
请参考图3，去除PMOS区域I衬底100上方的第一阻挡层104，保留第一伪栅结构102侧壁上的第一阻挡层104及NMOS区域II上的第一阻挡层104。
请参考图4，在所述PMOS区域I中第一伪栅结构102两侧的衬底100中形成第一凹槽，并在所述第一凹槽中形成第一应力层105。
请参考图5，在所述PMOS区域I和NMOS区域II形成第二阻挡层106。
请参考图6，去除NMOS区域II上方的第二阻挡层106，保留PMOS区域I和NMOS区域II第二伪栅结构103侧壁上的第二阻挡层106。
请参考图7，在第二伪栅结构103两侧的NMOS区域II的衬底100中形成第二应力层107。
现有技术中，第一伪栅结构102和第二伪栅结构103的侧壁上均保留了两层阻挡层(第一阻挡层104和第二阻挡层106)，限制了晶体管的栅极和应力层之间距离的减小，而应力大小与应力层和沟道之间的距离成反比，因此现有技术限制了晶体管沟道应力的增加，进而限制了晶体管沟道载流子迁移速率的提升。
为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一晶体管区域和第二晶体管区域；在所述衬底上形成第一阻挡层；去除第一晶体管区域的第一阻挡层并保留第二晶体管区域的第一阻挡层；在第一晶体管区域的衬底上形成第一伪栅结构并在第二晶体管区域的第一阻挡层上形成第二伪栅结构；在第一伪栅结构两侧的第一晶体管区域中形成第一凹槽；在所述第一凹槽中形成第一应力层；在所述第一伪栅结构、第一应力层、第一阻挡层和第二伪栅结构上形成第二阻挡层；去除第二晶体管区域衬底上的第二阻挡层和第一阻挡层，保留第一晶体管区域的第二阻挡层和第二伪栅结构侧壁上的第二阻挡层；在第二伪栅结构两侧的第二晶体管区域中形成第二凹槽；在所述第二凹槽中形成第二应力层。
本发明的半导体结构形成方法中，在提供衬底之后，形成所述第一伪栅结构和所述第二伪栅结构之前，形成第一阻挡层并去除所述第一晶体管区域的第一阻挡层，保留所述第二晶体管区域的第一阻挡层用于保护第二晶体管区域，这样在后续工艺中形成第一伪栅结构和第二伪栅结构时，第一阻挡层置于第二伪栅结构下方，而在第一伪栅结构和第二伪栅结构侧壁上不会形成第一阻挡层，只覆盖有第二阻挡层；也就是说本发明形成的半导体结构中，在所述第一应力层与所述第一栅极结构之间及所述第二应力层与所述第二栅极结构之间均只有单层阻挡层。因此，减小了后续形成的第一栅极结构与第一应力层以及第二栅极结构与第二应力层之间的距离，从而增加了晶体管的沟道应力，提高了沟道载流子的迁移速率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图14是本发明半导体结构的形成方法一实施例中各步骤的结构示意图。
请参考图8，提供衬底200，所述衬底200包括第一晶体管区域A和第二晶体管区域B。
本实施例中，所述衬底200为硅衬底。但是本发明对衬底200的材料不作限定，所述衬底200还可以是锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述第一晶体管区域A用于形成PMOS管，所述第二晶体管区域B用于形成NMOS管，以形成CMOS管。
本实施例中，通过隔离结构201将所述衬底200分为第一晶体管区域A和第二晶体管区域B。
具体的，所述隔离结构201为浅槽隔离(Shallow Trench Isolation，STI)结构，本发明对是否采用浅槽隔离结构将衬底200分为第一晶体管区域A和第二晶体管区域B不作限定，还可以采用其他隔离结构对衬底200进行分区。
本实施例中，所述浅槽隔离结构的形成方法为浅槽隔离工艺。具体的，所述浅槽隔离工艺包括：STI槽刻蚀，STI氧化物填充，STI氧化层抛光及氮化物去除。
继续参考图8，在所述衬底200上形成第一阻挡层203，所述第一阻挡层203用于在第一晶体管区域A中形成第一应力层的过程中保护第二晶体管区域B的衬底200。
本实施例中，所述第一晶体管区域A用于形成PMOS管，形成于PMOS管中的所述第一应力层的材料为SiGe，相应的，所述第一阻挡层203为SiGe阻挡层，所述SiGe阻挡层用于在形成SiGe应力层的过程中保护第二晶体管区域B的衬底200。
具体的，本实施例中，所述第一阻挡层203的材料为氮化硅。但是本发明对第一阻挡层203的材料不作限定，所述第一阻挡层203还可以是氮化硅、氧氮化硅或碳氮化硅。
本实施例中，所述第一阻挡层203的形成工艺为化学气相沉积工艺，化学气相沉积工艺形成的第一阻挡层203的均匀性好、针孔少，对衬底200的保护作用较强。但是本发明对所述第一阻挡层203的形成工艺不作限定，第一阻挡层203的形成工艺还可以是原子层沉积工艺。
需要说明的是，如果第一阻挡层203厚度过小，对衬底200的保护作用会受到限制，如果第一阻挡层203的厚度过大会给后续的去除工艺带来困难，因此，所述第一阻挡层203的厚度为10～100埃。具体的，本实施例中，所述第一阻挡层203的厚度为50埃。
还需要说明的是，如图8所示，本实施例中，在形成第一阻挡层203之前，还包括在衬底200上形成伪栅氧化层202，所述伪栅氧化层202用于在离子注入过程中起遮蔽衬底200，防止杂质扩散的作用。
本实施例中，所述伪栅氧化层202的材料为二氧化硅，硼、磷、砷等杂质在二氧化硅中的扩散系数小，因此，二氧化硅能够很好地防止杂质的扩散，此外二氧化硅还具有化学性质稳定，耐腐蚀的优点。
本实施例中，所述伪栅氧化层202的形成方法为热氧化法，热氧化法形成的二氧化硅遮蔽能力强、重复性和稳定性好，并且能够降低表面悬挂键，从而使表面态密度减小。此外，二氧化硅能很好地控制界面陷阱。但是本发明对所述伪栅氧化层202的形成工艺不作限定，所述伪栅氧化层202的形成工艺还可以是化学气相沉积工艺或原子层沉积工艺。
需要说明的是，如果伪栅氧化层202的厚度过小，在离子注入工艺中，很难起到遮蔽衬底200防止杂质扩散的作用，如果伪栅氧化层202的厚度过大会给后续去除伪栅氧化层202的工艺带来困难，且会增加半导体器件的尺寸。因此，所述伪栅氧化层202的厚度为10～50埃。具体的，本实施例中，所述伪栅氧化层202的厚度为20埃。
结合参考图8和图9，去除第一晶体管区域A的第一阻挡层203并保留第二晶体管区域B的第一阻挡层203。
如图8所示，在所述第二晶体管区域B的第一阻挡层203上形成第一光刻胶210；所述第一光刻胶210遮挡第二晶体管区域B的第一阻挡层203并露出所述第一晶体管区域A的第一阻挡层203。
本实施例中，以所述第一光刻胶210为掩膜对第一阻挡层203进行刻蚀，去除第一光刻胶210露出的第一晶体管区域A的第一阻挡层203，同时保留位于所述第一光刻胶210下方的第一阻挡层203(如图9所示)。
具体的，所述刻蚀方法为干法刻蚀，刻蚀气体为CH3F。但是本发明对所述刻蚀方法不作限定，所述刻蚀方法还可以是湿法刻蚀或干法与湿法刻蚀共同应用的方法。
需要说明的是，本实施例中，所述第一阻挡层203下方还形成有伪栅氧化层202，在去除第一晶体管区域A的第一阻挡层203后露出第一晶体管区域A的伪栅氧化层202。
还需要说明的是，本实施例中，在刻蚀第一晶体管区域A的第一阻挡层203之前，还包括对所述第一晶体管区域A进行第一离子注入，形成第一阱204。
具体的，所述第一离子注入为n阱离子注入，掺杂离子为磷，注入结深为0.9～1.1μm，离子注入能量为180～220KeV。
请参考图10，在所述第一晶体管区域A的衬底上形成第一伪栅结构206，在所述第二晶体管区域B的第一阻挡层203上形成第二伪栅结构207。
本实施例中，所述第一伪栅结构206和第二伪栅结构207均包括多晶硅层，多晶硅层侧壁上的偏移侧墙，以及位于多晶硅层上方的多晶硅硬掩膜层。
需要说明的是，本实施例中，在形成第一伪栅结构206和第二伪栅结构207之前，还包括对所述第二晶体管区域B进行第二离子注入，形成第二阱205。
具体的，所述第二离子注入为p阱离子注入，掺杂离子为硼，注入结深为0.9～1.1μm，离子注入能量为50～70KeV。
请参考图11，在第一伪栅结构206两侧的第一晶体管区域A中形成第一凹槽(图中未示出)，所述第一凹槽用于形成第一应力层。
本实施例中，所述第一凹槽为SiGe凹槽，用于生长为晶体管沟道提供压应力的SiGe，所述第一凹槽为Σ形凹槽。
本实施例中，通过第一刻蚀形成所述第一凹槽，在形成第一凹槽时，所述第一刻蚀去除第一伪栅结构206两侧的衬底200，同时所述第一刻蚀不会去除保留在第二晶体管区域B上的第一阻挡层203。因此位于第二晶体管区域B上的第一阻挡层203能够在形成第一凹槽的过程中保护第二晶体管区域B的衬底200，防止衬底200受到损伤，从而保证NMOS管的性能不受影响。
此外，在刻蚀形成第一凹槽的过程中，第一伪栅结构206的侧壁上并没有覆盖第一阻挡层203，因此与现有技术相比，第一凹槽可以形成在距离第一伪栅结构206较近的位置处，以便于在第一凹槽中形成第一应力层后，对第一伪栅结构206下方的沟道提供较大的应力。
需要说明的是，本实施例中，所述半导体结构的形成方法还包括，在进行第一刻蚀之前，去除第一晶体管区域A的衬底200上方的伪栅氧化层202，保留所述第一伪栅结构206下方的伪栅氧化层202。
本实施例中，所述第一刻蚀为干法刻蚀，刻蚀气体为HBr、氯气和SF6。采用这样的刻蚀气体刻蚀衬底200对第一阻挡层203具有较高的刻蚀选择比，从而不会过多地去除所述第一阻挡层203。但是，本发明对第一刻蚀的方法不作限定，所述第一刻蚀还可以是湿法刻蚀或干法刻蚀与湿法刻蚀共同应用的刻蚀方法。
还需要说明的是，本实施例中，在去除第一晶体管区域A的衬底200上方的伪栅氧化层202之前，还包括，对第一伪栅结构206两侧的第一晶体管区域A的衬底200进行第一轻掺杂漏注入，对第二伪栅结构207两侧的第二晶体管区域B的衬底200进行第二轻掺杂漏注入。
所述第一轻掺杂漏注入为p轻掺杂漏注入，注入离子为BF2，注入能量和结深低于第一阱204的能量和结深。所述第二轻掺杂漏注入为n轻掺杂漏注入，注入离子为砷离子，注入能量和结深低于第二阱205的能量和结深。
继续参考图11，在所述第一凹槽中形成第一应力层208。
本实施例中，所述第一应力层208的材料为SiGe，所述第一应力层208为SiGe应力层。SiGe晶体的晶格常数大于所述衬底200的材料Si的晶格常数，因此，SiGe晶体能为晶体管沟道提供压应力，从而提高PMOS晶体管的载流子迁移速率。
具体的，通过外延生长的方法对所述第一凹槽进行填充，形成第一应力层208。
请参考图12，在上述半导体结构上覆盖第二阻挡层209，具体地说，在第一晶体管区域A的所述第一伪栅结构206、第一应力层208，以及第二晶体管区域B的第二伪栅结构207和第一阻挡层203上形成第二阻挡层209。所述第二阻挡层209用于在第二晶体管区域B中形成第二应力层的过程中保护第一晶体管区域A的衬底200。
本实施例中，所述第二晶体管区域B用于形成NMOS管，所述第二应力层为碳化硅(SiC)层。相应的，所述第二阻挡层209为SiC阻挡层。
具体的，所述第二阻挡层209的材料为氮化硅。但是本发明对第二阻挡层209的材料不作限定，所述第二阻挡层209的材料还可以是氧氮化硅、碳氮化硅或硼氮化硅。
所述第二阻挡层209的形成工艺为化学气相沉积工艺。化学气相沉积工艺形成的第二阻挡层209的均匀性好、针孔少，对衬底200的保护作用较强。但是，本发明对所述第二阻挡层209的形成工艺不作限定，所述第二阻挡层209的形成工艺还可以是热氧化工艺或原子层沉积工艺。
需要说明的是，如果第二阻挡层209厚度过小对衬底200的保护作用会受到限制，如果第二阻挡层209的厚度过大会给后续的刻蚀工艺带来困难，此外还会增大晶体管栅极与应力层的距离，从而限制晶体管沟道应力的提高，因此，可选地，第二阻挡层209的厚度为10～50埃。具体的，本实施例中，所述第二阻挡层209的厚度为20埃。
请结合参考图12和图13，去除第二晶体管区域B的第二阻挡层209并保留第一晶体管区域A和第二伪栅结构207侧壁上的第二阻挡层209。
如图12所示，在所述第一晶体管区域A的所述第二阻挡层209上形成第二光刻胶220；所述第二光刻胶220遮挡第一晶体管区域A的第二阻挡层209并露出所述第二晶体管区域B的第二阻挡层209。
具体的，以所述第二光刻胶220为掩膜对第二阻挡层209进行刻蚀，去除第二光刻胶220露出的第二晶体管区域B的第二阻挡层209，同时保留位于所述第二光刻胶220下方的第二阻挡层209(如图13所示)。在刻蚀第二阻挡层209之后，去除所述第二光刻胶220。
具体的，所述刻蚀方法为干法刻蚀，刻蚀气体为CH3F。但是本发明对所述刻蚀方法不作限定，刻蚀方法还可以是湿法刻蚀或干法与湿法刻蚀共同应用的方法。
请参考图14，在所述第二伪栅结构207两侧的第二晶体管区域B中形成第二凹槽(图中未示出)，所述第二凹槽用于形成第二应力层。
本实施例中，所述第二凹槽为SiC凹槽，用于生长为晶体管沟道提供拉应力的SiC，所述第二凹槽为U形凹槽。
本实施例中，通过第二刻蚀形成第二凹槽。具体地，所述第二刻蚀去除第二伪栅结构207两侧的衬底200，同时所述第二刻蚀不会去除保留在第一晶体管区域A和第二伪栅结构207侧壁上的第二阻挡层209。因此位于第一晶体管区域A上的第二阻挡层209能够在形成第二凹槽的过程中保护第一晶体管区域A的衬底200，防止衬底200受到损伤，从而保证PMOS管的性能不受影响；位于第二伪栅结构207侧壁上的第二阻挡层209在进行第二刻蚀过程中也能起到保护第二伪栅结构207的作用。
此外，在刻蚀形成第二凹槽的过程中，所述第二伪栅结构207的侧壁上只形成有第二阻挡层209，为一单层结构，与现有技术相比，第二凹槽可以形成在距离第二伪栅结构207较近的位置处，以便于在第二凹槽中形成第二应力层后，对第二伪栅结构207下方的沟道提供较大应力。
本实施例中，所述第二刻蚀的方法为干法刻蚀，刻蚀气体为HBr、氯气和SF6。采用这样的刻蚀气体的刻蚀方法对第二阻挡层203具有较高的刻蚀选择比，从而不会过多地去除所述第二阻挡层209。但是，本发明对第二刻蚀的刻蚀方法不作限定，所述第二刻蚀还可以是湿法刻蚀或干法刻蚀与湿法刻蚀共同应用的刻蚀方法。
继续参考图14，在所述第二凹槽中形成第二应力层211。
本实施例中，所述第二应力层211的材料为碳化硅，碳化硅晶体的晶格常数小于所述衬底200的晶格常数，因此，能够为晶体管沟道提供拉应力，从而提高NMOS管的载流子迁移速率。
具体的，通过外延生长的方法对所述第二凹槽进行填充，形成第二应力层211。
需要说明的是，本发明半导体结构的形成方法在形成所述第二应力层211之后，还包括去除所述第一伪栅结构206和第二伪栅结构207。
本实施例中，在去除第一伪栅结构206之后，去除所述第一伪栅结构206下方的伪栅氧化层202；在第一伪栅结构206原位置处形成第一栅极结构。具体的，所述第一栅极结构包括第一高k介质层和位于第一高k介质层上的第一金属栅极。
本实施中，在去除第二伪栅结构之后，去除所述第二伪栅结构207下方的第一阻挡层203和伪栅氧化层202；在第二伪栅结构207原位置处形成第二栅极结构，具体的，所述第二栅极结构包括第二高k介质层和位于第二高k介质层上的第二金属栅极。
本实施中，在第一栅极结构和第二栅极结构的侧壁上仅保留了第二阻挡层209，为一单层结构，因此，第一应力层208与第一栅极结构距离较近，可以为第一栅极结构下方的沟道提供较大的压应力；第二应力层211与第二栅极结构距离较近，可以为第二栅极结构下方的沟道提供较大的拉应力，从而提高晶体管的载流子迁移速率。
相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。所述半导体结构包括：
衬底300，所述衬底300包括第一晶体管区域a和第二晶体管区域b；
形成于所述第一晶体管区域a上方的第一栅极结构301，形成于所述第二晶体管区域b上方的第二栅极结构302；
形成于所述第一栅极结构301两侧的所述第一晶体管区域a衬底300中的第一应力层303；
形成于所述第二栅极结构302两侧的所述第二晶体管区域b衬底300中的第二应力层304；
形成于所述第一栅极结构301的侧壁和所述第二栅极结构302的侧壁上的单层阻挡层305。
因为第一栅极结构301和第一应力层303之间以及第二栅极结构302和第二应力层304之间只有单层的阻挡层305，所以第一栅极结构301和第一应力层303之间，第二栅极结构302和第二应力层304之间的距离较小。因此，第一应力层303能够为第一栅极结构301下方的沟道提供较大的应力，第二应力层304能为第二栅极结构302下方的沟道提供较大的应力，从而提高晶体管载流子的迁移速率。
本实施例中，所述衬底300为硅衬底，但是本发明对所述衬底300的材料不作限定，所述衬底300的还可以是锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述衬底300通过浅槽隔离(STI)结构306分为第一晶体管区域a和第二晶体管区域b。但是，本发明对是否采用浅槽隔离结构306对衬底300进行分区不做限定，在其他实施例中，还可以通过其他结构对衬底300进行分区。
本实施例中，所述第一晶体区域a用于形成PMOS管，所述第二晶体管区域b用于形成NMOS管。
本实施例中，所述第一栅极结构301包括第一高k介质层307和位于第一高k介质层307上的第一金属栅极308，第二栅极结构302包括第二高k介质层309和位于第二高k介质层309上的第二金属栅极310。
本实施例中，所述第一晶体管区域a用于形成PMOS管。相应的，所述第一应力层303为硅锗应力层，用于为PMOS管提供沟道压应力，提高PMOS管沟道载流子的迁移速率。
本实施例中，所述第二晶体管区域b用于形成NMOS管。相应的，所述第二应力层304为碳化硅应力层，用于为NMOS管提供沟道拉应力，提高NMOS管沟道载流子迁移速率。
本实施例中，形成于所述第一栅极结构301的侧壁和所述第二栅极结构302侧壁上的阻挡层305用于在形成第二应力层304的过程中保护第一晶体管区域a。
具体的，本实施例中，所述阻挡层305的材料为氮化硅。但是本发明对所阻挡层305的材料不作限定，所述阻挡层305的材料还可以是氧氮化硅、碳氮化硅或硼氮化硅。
需要说明的是，如果所述阻挡层305的厚度过小，很难在第二应力层304的形成过程中起到保护第一晶体管区域a衬底300的作用，如果阻挡层305的厚度过大会增大第二应力层304与第二栅极结构302之间的距离，影响晶体管沟道应力的增加，从而限制晶体管沟道载流子迁移速率的提高。因此，可选的，本发明所述阻挡层305的厚度为10～50埃。具体的，本实施例中，所述阻挡层的厚度为20埃。
本发明半导体结构可以由本发明半导体结构的形成方法形成，但是本发明对此不作限定，所述半导体结构还可以采用其他形成方法形成。
综上，在提供所述衬底之后，形成所述第一伪栅结构和所述第二伪栅结构之前，形成所述第一阻挡层并去除所述第一晶体管区域的第一阻挡层，保留所述第二晶体管区域的第一阻挡层用于保护第二晶体管区域，这样在后续工艺中形成第一伪栅结构和第二伪栅结构时，第一阻挡层置于第二伪栅结构下方，而在第一伪栅结构和第二伪栅结构侧壁不会出现第一阻挡层，只出现第二阻挡层；也就是说本发明形成的半导体结构中，在所述第一应力层与所述第一栅极结构之间及所述第二应力层与所述第二栅极结构之间均只有单层阻挡层。因此，减小了后续形成的第一栅极结构与第一应力层的距离以及第二栅极结构与第二应力层之间的距离，从而增加了晶体管的沟道应力，提高了沟道载流子的迁移速率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一晶体管区域和第二晶体管区域；
在所述衬底上形成第一阻挡层；
去除第一晶体管区域的第一阻挡层并保留第二晶体管区域的第一阻挡层；
在第一晶体管区域的衬底上形成第一伪栅结构并在第二晶体管区域的第一阻挡层上形成第二伪栅结构；
在第一伪栅结构两侧的第一晶体管区域中形成第一凹槽；
在所述第一凹槽中形成第一应力层；
在所述第一伪栅结构、第一应力层、第一阻挡层和第二伪栅结构上形成第二阻挡层；
去除第二晶体管区域衬底上的第二阻挡层和第一阻挡层，并去除所述第二伪栅结构顶部的第二阻挡层，保留第一晶体管区域的第二阻挡层和第二伪栅结构侧壁上的第二阻挡层；
在第二伪栅结构两侧的第二晶体管区域中形成第二凹槽；
在所述第二凹槽中形成第二应力层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一晶体管区域用于形成PMOS管，所述第一应力层为硅锗层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的材料为氮化硅、碳氮化硅、氧氮化硅或硼氮化硅。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，通过化学气相沉积工艺或原子层沉积工艺形成所述第一阻挡层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的厚度在10～100埃的范围内。
6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第二晶体管区域用于形成NMOS管，所述第二应力层为碳化硅层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的材料为氮化硅、氧氮化硅、碳氮化硅或硼氮化硅。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，通过热氧化法、原子层沉积工艺或化学气相沉积工艺形成所述第二阻挡层。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的厚度在10～50埃的范围内。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，通过干法刻蚀在第一伪栅结构两侧的第一晶体管区域中形成第一凹槽，刻蚀气体为HBr、氯气和SF6；
通过干法刻蚀在第二伪栅结构两侧的第二晶体管区域中形成第二凹槽，刻蚀气体为HBr、氯气和SF6。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在提供衬底之后形成第一阻挡层之前，衬底上形成伪栅氧化层；
在形成第一阻挡层的步骤中，所述第一阻挡层覆盖于所述伪栅氧化层上。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述形成方法还包括在形成第二应力层之后，去除所述第一伪栅结构和第二伪栅结构；在去除第一伪栅结构之后，去除所述伪栅结构下方的伪栅氧化层；
在去除第二伪栅结构之后，去除所述第二伪栅结构下方的第一阻挡层和伪栅氧化层；
在第一伪栅结构原位置处形成第一栅极结构，在第二伪栅结构原位置处形成第二栅极结构。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述伪栅氧化层的材料为氧化硅。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，通过热氧化法、化学气相沉积工艺或原子层沉积工艺形成所述伪栅氧化层。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述伪栅氧化层的厚度在10～50埃的范围内。
16.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一晶体管区域和第二晶体管区域；
形成于所述第一晶体管区域上方的第一栅极结构，形成于所述第二晶体管区域上方的第二栅极结构；
形成于所述第一栅极结构两侧的所述第一晶体管区域衬底中的第一应力层；
形成于所述第二栅极结构两侧的所述第二晶体管区域衬底中的第二应力层；
形成于第一晶体管区域衬底表面，所述第一栅极结构的侧壁和所述第二栅极结构的侧壁上的单层阻挡层。
17.如权利要求16所述的半导体结构，其特征在于，第一晶体管区域用于形成PMOS管，第二晶体管区域用于形成NMOS管；
所述第一应力层为硅锗层，所述第二应力层为碳化硅层，所述阻挡层为第二阻挡层。
18.如权利要求16所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅、氧氮化硅、碳氮化硅或硼氮化硅。
19.如权利要求16所述的半导体结构，其特征在于，所述阻挡层的厚度在10～50埃的范围内。
20.如权利要求16所述的半导体结构，其特征在于，所述第一栅极结构包括第一高k介质层和位于第一高k介质层上的第一金属栅极；
所述第二栅极结构包括第二高k介质层和位于第二高k介质层上的第二金属栅极。
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