CN105374878A - 包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法 - Google Patents

包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法 Download PDF

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Abstract

公开了包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法。根据实施例，半导体器件可以包括：在衬底上形成的鳍状结构；在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该半导体器件的鳍；在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及在隔离层上形成的与鳍相交的栅堆叠。该半导体器件可以为n型器件或p型器件。对于n型器件，穿通阻止层带可以净负电荷；或者，对于p型器件，穿通阻止层可以带净正电荷。

Description

包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法。
背景技术
随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。
特别是，在体FinFET(即，形成于体半导体衬底上的FinFET，更具体地，鳍由体半导体衬底形成并因此与体半导体衬底相接)中，在源漏区之间可能存在经由鳍下方衬底部分的泄漏，这也可称作穿通(punch-through)。通常，可以利用离子注入和/或热扩散来(在鳍下方)形成穿通阻止层。理想的穿通阻止层应当在鳍中不含掺杂剂，同时使鳍下方的衬底部分完全耗尽。
但是，现有技术中难以形成穿通阻止层的陡峭分布(即，从鳍中的几乎不掺杂到鳍下方的高掺杂)。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有新颖的穿通阻止层结构的半导体器件及其制造方法。
根据本公开的一个方面，提供了一种n型半导体器件，包括：在衬底上形成的鳍状结构；在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该半导体器件的鳍；在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及在隔离层上形成的与鳍相交的栅堆叠，其中，穿通阻止层带净负电荷。
根据本公开的另一方面，提供了一种p型半导体器件，包括：在衬底上形成的鳍状结构；在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该半导体器件的鳍；在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及在隔离层上形成的与鳍相交的栅堆叠，其中，穿通阻止层带净正电荷。
根据本公开的另一方面，提供了一种制造n型半导体器件的方法，包括：对衬底进行构图以形成鳍状结构；在鳍状结构的侧壁上形成带电荷的穿通阻止层；在穿通阻止层上形成隔离层，鳍状结构被隔离层露出的部分充当该半导体器件的鳍；选择性去除穿通阻止层被隔离层露出的部分，从而穿通阻止层留于鳍状结构位于鳍下方的部分的侧壁上；以及在隔离层上形成与鳍相交的栅堆叠，其中，穿通阻止层带净负电荷。
根据本公开的另一方面，提供了一种制造p型半导体器件的方法，包括：对衬底进行构图以形成鳍状结构；在鳍状结构的侧壁上形成带电荷的穿通阻止层；在穿通阻止层上形成隔离层，鳍状结构被隔离层露出的部分充当该半导体器件的鳍；选择性去除穿通阻止层被隔离层露出的部分，从而穿通阻止层留于鳍状结构位于鳍下方的部分的侧壁上；以及在隔离层上形成与鳍相交的栅堆叠，其中，穿通阻止层带净正电荷。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的另一方面，提供了一种芯片系统的制造方法，包括上述方法。
根据本公开的实施例，在鳍状结构位于鳍下方的部分(sub-fin)的侧壁上形成了带电荷的穿通阻止层。穿通阻止层可以在鳍状结构位于鳍下方的部分中引入电子或空穴，并可以增加鳍状结构位于鳍下方的部分中空穴(对于p型器件)或电子(对于n型器件)的电势能，即，在该部分中形成了势垒。于是，这种穿通阻止层可以抑制源漏之间经由鳍状结构位于鳍下方的部分的漏电流。
由于穿通阻止层对穿通效应的抑制，衬底中形成的阱区的顶面可以与鳍的底部之间存在一定距离。于是，阱区中的掺杂剂可以较少地影响鳍，并因此可以降低随机掺杂波动和阈值电压变化。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～11示出了根据本公开实施例的制造半导体器件的流程图；
图12～15示出了根据本公开另一实施例的制造半导体器件的部分阶段的流程图；以及
图16～19示出了根据本公开又一实施例的制造半导体器件的部分阶段的流程图。
贯穿附图，相同的附图标记表示相同的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种包含鳍的半导体器件(例如，FinFET，特别是体FinFET)，可以为n型器件或者p型器件。该半导体器件可以包括在衬底上形成的鳍状结构，鳍状结构可以被衬底上形成的隔离层限定出该器件的鳍。具体地，隔离层在衬底上形成为露出一部分鳍状结构，即，隔离层在鳍状结构两侧的衬底上形成。鳍状结构被隔离层露出的部分(即，鳍状结构在隔离层或者具体地在隔离层顶面上方的部分)可以充当该器件的鳍，随后在鳍上形成栅介质层和栅电极层。具体地，可以形成与鳍相交的栅堆叠，栅堆叠包括依次堆叠的栅介质层和栅电极层。
鳍状结构位于鳍下方的部分(sub-fin)被隔离层包围，不能有效地受到栅堆叠的控制，从而源漏区之间可能存在经由该部分的漏电流，即穿通。根据本公开的实施例，在该部分的侧壁上形成带电荷的穿通阻止层。对于n型半导体器件，穿通阻止层可以带净负电荷；而对于p型半导体器件，穿通阻止层可以带净正电荷。穿通阻止层可以在鳍状结构位于鳍下方的部分中引入电子或空穴，并可以增加鳍状结构位于鳍下方的部分中空穴(对于p型器件)或电子(对于n型器件)的电势能，即，在该部分中形成了势垒。于是，这种穿通阻止层可以抑制源漏之间经由鳍状结构位于鳍下方的部分的漏电流。
穿通阻止层可以是绝缘体，从而其中的电荷不能迁移。
穿通阻止层可以是单层或多层的结构。例如，穿通阻止层可以包括电介质层/带电荷层/电介质层的叠层结构。其中，带电荷层可以包括导体或电介质。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1～11示出了根据本公开实施例的制造半导体器件的流程图。
如图1所示，提供衬底1002。该衬底1002可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1002中，可以形成阱区1002-1。具体地，可以形成n型阱区，以供随后在其中形成p型器件；或者，可以形成n型阱区，以供随后在其中形成p型器件。例如，n型阱区可以通过在衬底1002中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1002中注入p型杂质如B或In来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
随后，可以对衬底1002进行构图，以形成鳍状结构。例如，这可以如下进行。具体地，可以在衬底1002上形成掩模层1004如光刻胶，该掩模层1004被构图为与将要形成的鳍状结构相对应的形状，例如长条形(垂直于纸面方向延伸)。然后，如图2所示，可以掩模层1004为掩模，选择性刻蚀例如反应离子刻蚀(RIE)衬底1002，从而形成鳍状结构F1。得到的鳍状结构F1的宽度(图中水平方向上的维度)可以在约2～25nm之间。如下所述，该鳍状结构F1的上部(具体地，被隔离层露出的部分)将用作器件的鳍。在此，刻蚀可以进入阱区1002-1，从而鳍状结构F1可以包含一部分的阱区。之后，可以去除掩模层1004。
然后，可以在鳍状结构下部的侧壁上形成带电荷的穿通阻止层。为了确保穿通阻止层形成在鳍状结构位于鳍下方的部分(sub-fin)的侧壁上，形成穿通阻止层的步骤可以结合形成隔离层的步骤一起进行。例如，这可以如下进行。
具体地，如图3所示，可以通过例如淀积，在形成有鳍状结构F1的衬底1002上形成电介质层1006。例如，该电介质层1006可以包括氮化物(例如，氮化硅)、含碳层或高K层如HfO2，厚度为约0.5～10nm。可以通过等离子处理，使该电介质层1006带电荷。具体地，可以进行表面等离子处理(例如，限于表面处，如距表面约1～2nm之内)。等离子轰击电介质层表面从而在其中产生缺陷态，这种缺陷态可以带负电荷或正电荷。如果要形成n型器件，则可以使电介质层1006带净负电荷；或者，如果要形成p型器件，则可以使电介质层1006带净正电荷。在电介质层1006中，净电荷的剂量可以是约1011～1014cm-2。由于电介质层1006是绝缘体，所以其中的电荷不可迁移，即，不会移动到鳍状结构F1中。
接着，如图4所示，可以在图3所示的结构上形成隔离层1008。例如，这可以通过在图3所示的结构上淀积电介质材料如氧化物(例如，氧化硅)并对其进行回蚀，来得到隔离层1008。在回蚀之前，可以对淀积的电介质材料进行平坦化处理如化学机械抛光(CMP)或溅射。在回蚀过程中，控制回蚀深度，使得回蚀后的隔离层1008的顶面相对于鳍状结构F1的顶面凹入。这样，鳍状结构F1相对于隔离层1008突出的部分随后可以充当器件的鳍F，参见图5。
此后，如图5所示，可以对带电荷的电介质层1006进行选择性刻蚀(例如，在氮化物的情况下，通过热磷酸)。由于选择性刻蚀，电介质层1006被隔离层1008覆盖的部分可以得以保留，从而电介质层1006的顶面与隔离层1008的顶面可以大致持平。因此，电介质层1006仅位于鳍F下方，而没有延伸到鳍F的侧壁上(即，没有延伸超出隔离层的顶面)。在该示例中，电介质层1006包括在鳍状结构F1位于鳍F下方的部分侧壁上延伸的部分以及沿衬底1002的表面延伸的部分。
这里需要指出的是，鳍状结构F1中充当鳍F的部分以及鳍F下方的部分是功能上的划分(具体地，鳍在其侧壁以及可选地还在其顶面上形成沟道，而鳍下方的部分并不形成沟道)，它们在物理上形成为一体。在以下图示中，以虚线示出了这种划分，但是这仅仅是为了使读者在阅读本公开时能够更好地理解本公开的技术，而并非要限制本公开。
电介质层1006中带的电荷可以在鳍状结构F1位于鳍F下方的部分中引入电荷。具体地，带电的电介质层1006可以改变鳍状结构F1中与之相对应的部分(即，位于鳍F下方的部分)中的电势场，这种电势场可以使热产生的电子或空穴拉入或拉出其中，从而使得电子或空穴囤积在鳍状结构的该部分中。例如，如果电介质层1006带净正电荷(对于p型器件)，则可以在鳍状结构F1位于鳍F下方的部分中引入电子，并因此增加该部分中空穴的电势能；如果电介质层1006带净负电荷(对于n型器件)，则可以在鳍状结构F1位于鳍F下方的部分中引入空穴，并因此增加该部分中电子的电势能。从而，电介质层1006可以导致在鳍状结构F1位于鳍F下方的部分中形成势垒，并因此抑制穿通。在此，将这样的电介质层1006也称作“穿通阻止层”，尽管其并非如常规技术中那样形成于鳍状结构中。在常规技术中，通常通过位于鳍下方的掺杂区来形成穿通阻止层。
有利地，阱区1002-1的顶面低于鳍F的底部(或者，隔离层1008的顶面)一定的距离，如图5中的d所示。尽管存在该距离d(鳍状结构F1中与该距离d相对应的部分可以实质上无掺杂或轻掺杂)，但是如上所述，通过带电荷的穿通阻止层1006，仍然可以抑制穿通。而且，由于该距离d，可以抑制阱区1002-1中的掺杂剂进入鳍F中，从而可以降低随机掺杂波动和阈值电压变化。
在如上所述形成鳍以及穿通阻止层之后，可以进行后继工艺，来完成器件如FinFET的制造。本领域技术人员知道多种方式来制造FinFET，以下仅描述一种示例方式。
具体地，可以在隔离层1008上形成与鳍相交的栅堆叠。例如，这可以如下进行。具体地，如图6(a)和6(b)所示(图6(b)是沿图6(a)中AA′线的截面图)，例如通过淀积，形成牺牲栅介质层1010。例如，牺牲栅介质层1010可以包括氧化物、氮氧化物或者氧化物/氮化物叠层，厚度为约0.8～5nm。在图6(a)和6(b)所示的示例中，仅示出了“∏”形的牺牲栅介质层1010。但是，牺牲栅介质层1010也可以包括在隔离层1008的顶面上延伸的部分。然后，例如通过淀积，形成牺牲栅导体层1012。例如，牺牲栅导体层1012可以包括多晶硅。牺牲栅导体层1012可以完全覆盖鳍，并可以进行平坦化处理例如化学机械抛光(CMP)。之后，对牺牲栅导体层1012进行构图，以形成牺牲栅堆叠。在图6(a)和6(b)的示例中，牺牲栅导体层1012被构图为与鳍相交(例如，垂直)的条形。根据另一实施例，还可以构图后的牺牲栅导体层1012为掩模，进一步对牺牲栅介质层1010进行构图。图6(a)和6(b)中示出了牺牲栅介质层1010被构图后的情况。
在形成牺牲栅堆叠之后，例如可以牺牲栅堆叠为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如7(a)和7(b)所示(图7(b)是沿图7(a)中BB′线的截面图)所示，可以在牺牲栅堆叠的侧壁上形成侧墙1014。例如，可以通过淀积形成厚度约为5-20nm的氮化物，然后对氮化物进行RIE，来形成侧墙1014。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。通过控制栅堆叠的高度(例如，将牺牲栅导体1012形成为比较高)，侧墙1020可以基本上不形成于鳍F的侧壁上。
在形成侧墙之后，可以牺牲栅堆叠及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区。
在此，还可以应变源/漏技术。具体地，如图8所示，对鳍状结构F1进行选择性刻蚀(例如，通过TMAH溶液)，使得鳍状结构F1被牺牲栅堆叠以及侧墙露出的部分可以被选择性去除。在选择性去除鳍状结构F1(例如，Si)的过程中，牺牲栅导体层1012(例如，多晶硅)也可能被部分地去除。之后，如图9所示，可以在鳍状结构F1上选择性外延半导体层1016。在生长半导体层1016的过程中，可以对其进行原位掺杂，例如，对于p型器件进行p型掺杂，对于n型器件进行n型掺杂，从而充当该器件的源区和漏区。半导体层1016的材料可以不同于鳍状结构F1的材料，从而可以向鳍状结构F1(特别是，鳍中形成的沟道)施加应力。例如，半导体层1016可以包括Si：C(C的原子百分比为约0.2～2％)以便施加拉应力(对于n型器件)，或者可以包括SiGe(Ge的原子百分比为约15～75％)以便施加压应力(对于p型器件)。
然后，如图10所示，可以在图9所示的结构上例如通过淀积，形成层间电介质层1018。该层间电介质层1018例如可以包括氧化物。随后，对该层间电介质层1018进行平坦化处理例如CMP。该CMP可以停止于侧墙1014，从而露出牺牲栅导体层1012。随后，可以通过例如TMAH溶液，选择性去除牺牲栅导体层1012，并可以进一步去除牺牲栅介质层1012，从而在侧墙1018内侧形成了空隙(未示出)。
随后，如图11(a)～11(c)(图11(b)示出了沿图11(a)中AA′线的截面图，图11(c)示出了沿图11(a)中BB′线的截面图)所示，通过在空隙中形成栅介质层1020和栅导体层1022，形成最终的栅堆叠。栅介质层1026可以包括高K栅介质例如HfO2，厚度为约1-5nm。栅导体层1028可以包括金属栅导体。在栅介质层1020和栅导体层1022之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的半导体器件。如图11(a)～11(c)所示，该半导体器件包括在衬底1002上形成的鳍状结构F1。如上所述，鳍状结构F1通过隔离层1008被限定为鳍F以及位于鳍F下方的部分。在位于鳍F下方的部分的侧壁上，形成了带电荷的穿通阻止层1006。栅堆叠(包括栅介质层1020和栅导体层1022)在隔离层1008上形成，且与鳍F相交。该半导体器件还包括在鳍F的两端形成的源/漏区1016。
在以上示例中，穿通阻止层1006为单层结构，但是本公开不限于此，多层结构也是可以的。以下将描述一些示例。
图12～15示出了根据本公开另一实施例的制造半导体器件的部分阶段的流程图。在以下，主要描述与上述实施例的不同之处。
如图12所示，在衬底1002上形成鳍状结构F1。此外，衬底1002中可以形成有阱区1002-1。对此，例如可以参见以上结合图1和2的描述。
在形成有鳍状结构F1的衬底1002上，可以通过例如淀积，依次形成第一电介质层1006-1、电荷捕获层1006-2、第二电介质层1006-3以及导电层1006-4。例如，第一电介质层1006-1可以包括氧化物、氮氧化物或高K介质(例如HfO2等)，厚度为约0.5～5nm；电荷捕获层1006-2可以包括电介质如氮化物或者导电层如掺杂的多晶硅或金属层，厚度为约1～5nm；第二电介质层1006-3可以包括氧化物、氮氧化物或高K介质(例如HfO2等)，厚度为约0.5～10nm，优选地，第二电介质层1006-3比第一电介质层1006-1要厚；导电层1006-4可以包括掺杂的多晶硅、金属如W、金属氮化物如TiN等，厚度为约1～5nm。
之后，可以在导电层1006-4和阱区1002-1之间施加电压，以便对电荷捕获层1006-2进行充电，从而使其带电。例如，对于n型器件，可以向导电层1006-4施加正电压而向阱区1002-1施加负电压(例如，所施加的电压差可以使阱区1002-1中的电子能够隧穿通过第一电介质层1006-1，但不足以电荷捕获层1006-2中的电子能够隧穿通过第二电介质层1006-3)，从而使阱区1002-1中的电子隧穿通过第一电介质层1006-1而进入电荷捕获层1006-2中，并储存在电荷捕获层1006-2中。在电荷捕获层1006-2中，净电荷的剂量可以是约1011～1014cm-2。而对于p型器件，可以向导电层1006-4施加负电压而向阱区1002-1施加正电压(例如，所施加的电压差可以使电荷捕获层1006-2中的电子能够隧穿通过第一电介质层1006-1，但不足以使导电层1006-4中的电子能够隧穿通过第二电介质层1006-3)，从而使阱区1002-1中的空穴或电荷捕获层1006-2中的电子隧穿通过第一电介质层1006-1而在电荷捕获层1006-2中产生净正电荷或带正电。在电荷捕获层1006-2中，净电荷的剂量可以是约1011～1014cm-2。之后，如图13所示，可以选择性去除导电层1006-4。
根据另一实施例，可以从导电层1006-4向电荷捕获层1006-2中充电。在该实施例中，第二电介质层1006-3可以比第一电介质层1006-1要薄，例如，第一电介质层1006-1的厚度为约0.5～10nm，第二电介质层1006-3的厚度为约0.5～5nm。
可以在导电层1006-4和阱区1002-1之间施加电压，以便对电荷捕获层1006-2进行充电，从而使其带电。例如，对于n型器件，可以向导电层1006-4施加负电压而向阱区1002-1施加正电压(例如，所施加的电压可以使导电层1006-4中的电子能够隧穿通过第二电介质层1006-3，但不足以使电荷捕获层1006-2中的电子隧穿通过第一电介质层1006-1)，从而使导电层1006-4中的电子隧穿通过第二电介质层1006-3而进入电荷捕获层1006-2中，并储存在电荷捕获层1006-2中。在电荷捕获层1006-2中，净电荷的剂量可以是约1011～1014cm-2。而对于p型器件，可以向导电层1006-4施加正电压而向阱区1002-1施加负电压(例如，所施加的电压差可以使电荷捕获层1006-2中的电子能够隧穿通过第二电介质层1006-3，但不足以使阱区1002-1中的电子隧穿通过第一电介质层1006-1)，从而使电荷捕获层1006-2中的电子隧穿通过第二电介质层1006-3而在电荷捕获层1006-2中产生净正电荷或带正电。在电荷捕获层1006-2中，净电荷的剂量可以是约1011～1014cm-2。
随后的处理可以与上述实施例相同。例如，如图14所示，可以形成隔离层1008，并选择性去除第一电介质层1006-1、电荷捕获层1006-2和第二电介质层1006-3露于隔离层1008之外的部分，如以上结合图4和5所述。接着，可以按上述流程，完成器件的制造，得到如图15所示的器件。在该器件中，穿通阻止层包括第一电介质层1006-1、电荷捕获层1006-2和第二电介质层1006-3的叠层，其中电荷捕获层1006-2带有电荷，而第一电介质层1006-1和第二电介质层1006-3可以防止电荷捕获层1006-2中的电荷迁移。
图16～18示出了根据本公开又一实施例的制造半导体器件的部分阶段的流程图。在以下，主要描述与上述实施例的不同之处。
如图16所示，在衬底1002上形成鳍状结构F1。此外，衬底1002中可以形成有阱区1002-1。对此，例如可以参见以上结合图1和2的描述。
在形成有鳍状结构F1的衬底1002上，可以通过例如淀积，依次形成第一电介质层1006-4和电荷捕获层1006-5。例如，第一电介质层1006-4可以包括氧化物或氮氧化物，厚度为约0.5～5nm；电荷捕获层1006-5可以包括电介质如氮化物或者导电层如掺杂的多晶硅或金属层，厚度为约1～5nm。可以通过等离子处理，使电荷捕获层1006-5带电荷。如果要形成n型器件，则可以使电荷捕获层1006-5带负电荷；或者，如果要形成p型器件，则可以使电荷捕获层1006-5带正电荷。在电荷捕获层1006-5中，电荷的剂量可以是约1011～1014cm-2。随后，如图17所示，可以在带电荷的电荷捕获层1006-5上例如通过淀积形成第二电介质层1006-6。例如，第二电介质层1006-5可以包括氧化物或氮氧化物，厚度为约0.5～5nm。
随后的处理可以与上述实施例相同。例如，如图17所示，可以形成隔离层1008，并选择性去除第一电介质层1006-4、电荷捕获层1006-5和第二电介质层1006-6露于隔离层1008之外的部分，如以上结合图4和5所述。接着，可以按上述流程，完成器件的制造，得到如图18所示的器件。在该器件中，穿通阻止层包括第一电介质层1006-4、电荷捕获层1006-5和第二电介质层1006-6的叠层，其中电荷捕获层1006-5带有电荷，而第一电介质层1006-4和第二电介质层1006-6可以防止电荷捕获层1006-5中的电荷迁移。
根据本公开实施例的晶体管可以应用于各种电子设备。例如，通过集成多个这样的晶体管以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述晶体管的电子设备。电子设备还可以包括与晶体管配合的显示屏幕以及与晶体管配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造晶体管的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (19)

1.一种n型半导体器件，包括：
在衬底上形成的鳍状结构；
在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该半导体器件的鳍；
在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及
在隔离层上形成的与鳍相交的栅堆叠，
其中，穿通阻止层带净负电荷。
2.一种p型半导体器件，包括：
在衬底上形成的鳍状结构；
在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该半导体器件的鳍；
在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及
在隔离层上形成的与鳍相交的栅堆叠，
其中，穿通阻止层带净正电荷。
3.根据权利要求1或2所述的半导体器件，其中，穿通阻止层是绝缘体。
4.根据权利要求1或2所述的半导体器件，其中，穿通阻止层是单层或多层结构。
5.根据权利要求4所述的半导体器件，其中，穿通阻止层包括电介质层/带电荷层/电介质层的叠层结构。
6.根据权利要求5所述的半导体器件，其中，带电荷层包括导体或电介质。
7.根据权利要求1或2所述的半导体器件，还包括：
在衬底中形成的阱区，其中，阱区的顶面低于鳍的底部一定距离。
8.根据权利要求1或2所述的半导体器件，其中，穿通阻止层包括在鳍状结构的侧壁上延伸的部分以及沿衬底的表面延伸的部分。
9.根据权利要求1或2所述的半导体器件，还包括：
在鳍的两端形成的源/漏区，其中，源/漏区包括与鳍不同的半导体材料。
10.根据权利要求1或2所述的半导体器件，其中，穿通阻止层中的净电荷剂量为约1011～1014cm-2。
11.一种制造n型半导体器件的方法，包括：
对衬底进行构图以形成鳍状结构；
在鳍状结构的侧壁上形成带电荷的穿通阻止层；
在穿通阻止层上形成隔离层，鳍状结构被隔离层露出的部分充当该半导体器件的鳍；
选择性去除穿通阻止层被隔离层露出的部分，从而穿通阻止层留于鳍状结构位于鳍下方的部分的侧壁上；以及
在隔离层上形成与鳍相交的栅堆叠，
其中，穿通阻止层带净负电荷。
12.一种制造p型半导体器件的方法，包括：
对衬底进行构图以形成鳍状结构；
在鳍状结构的侧壁上形成带电荷的穿通阻止层；
在穿通阻止层上形成隔离层，鳍状结构被隔离层露出的部分充当该半导体器件的鳍；
选择性去除穿通阻止层被隔离层露出的部分，从而穿通阻止层留于鳍状结构位于鳍下方的部分的侧壁上；以及
在隔离层上形成与鳍相交的栅堆叠，
其中，穿通阻止层带净正电荷。
13.根据权利要求11或12所述的方法，其中，形成穿通阻止层包括：
在形成有鳍状结构的衬底上淀积电介质层；以及
通过等离子处理，使电介质层带电。
14.根据权利要求11或12所述的方法，其中，形成穿通阻止层包括：
在形成有鳍状结构的衬底上依次形成第一电介质层和电荷捕获层；
通过等离子处理，使电荷捕获层捕获电荷；以及
在电荷捕获层上形成第二电介质层。
15.根据权利要求11或12所述的方法，还包括：在衬底中形成阱区，其中，阱区的顶面低于鳍的底部一定距离。
16.根据权利要求15所述的方法，其中，形成穿通阻止层包括：
在形成有鳍状结构的衬底上依次形成第一电介质层、电荷捕获层、第二电介质层和导电层；
在导电层与阱区之间施加电压，以将电荷捕获到电荷捕获层中；以及
去除导电层。
17.一种电子设备，包括由如权利要求1～10中任一项所述的半导体器件形成的集成电路。
18.根据权利要求17所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
19.一种芯片系统的制造方法，包括如权利要求11～16中任一项所述的方法。
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