CN103985749A - 半导体设置及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；在背栅的相对两侧由SOI层形成的鳍；以及夹于背栅与各鳍之间的背栅介质层。

Description

半导体设置及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括鳍(fin)结构的半导体设置及其制造方法。
背景技术
为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如UTBB(超薄埋入氧化物和本体)器件和FinFET(鳍式场效应晶体管)等。
UTBB器件利用ET-SOI(极薄-绝缘体上半导体)衬底。由于SOI衬底中埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器件的阈值电压，从而可以有效降低器件的功耗(例如，通过在器件截止时提升阈值电压，从而降低漏电流)。但是，ET-SOI的成本极高，且存在自加热问题。而且，随着器件的不断小型化，ET-SOI越来越难以制造。
FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。但是，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
发明内容
本公开的目的至少部分地在于提供一种半导体设置及其制造方法。
根据本公开的一个方面，提供了一种半导体设置，包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；在背栅的相对两侧由SOI层形成的鳍；以及夹于背栅与各鳍之间的背栅介质层。
根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在绝缘体上半导体(SOI)衬底上形成背栅槽，其中SOI衬底包括基底衬底、埋入电介质层和SOI层，所述背栅槽贯穿SOI层和埋入电介质层；在背栅槽的侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；对SOI层进行构图，以形成与背栅介质层邻接的鳍。
根据本发明的示例性实施例，两个鳍之间夹有背栅，从而整体上构成一种三明治鳍(sandwich Fin，或者简称为sFin)。以这种sFin为基础，可以制作多种器件，例如三明治鳍式场效应晶体管(sFinFET)。在这样的基于sFin的器件中，一方面，可以通过背栅，有效地控制器件的阈值电压。另一方面，背栅可以充当鳍的支撑结构，有助于改善结构的可靠性。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开一个实施例的半导体设置的透视图；
图2是示出了根据本公开另一实施例的半导体设置的透视图；
图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图；
图4-21是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括绝缘体上半导体(SOI)衬底。SOI衬底可以包括堆叠的基底衬底(例如，硅)，埋入电介质层(例如，埋入氧化物BOX)和SOI层(例如，硅)。
该半导体设置还可以包括一种三明治鳍(sFin)结构。例如，该sFin结构包括两个鳍以及夹于这两个鳍之间的背栅。鳍与背栅之间通过背栅介质隔开，从而可以通过向背栅施加偏置，来对鳍加以控制。根据一示例，鳍可以通过对SOI层进行构图来形成。
根据本公开的实施例，背栅可以穿透埋入电介质层而与基底衬底电接触。这样，可以通过基底衬底，来向背栅施加偏置。为了改善偏置施加效率，基底衬底中可以形成有阱区，从而背栅与阱区电接触。可以通过到达阱区的电接触部，来向背栅施加偏置。另外，为了进一步降低背栅与阱区之间的接触电阻，在阱区中与背栅相对应的位置处可以形成有接触区。这种接触区的掺杂浓度可以高于阱区中其余部分的掺杂浓度。
根据本公开的实施例，可以sFin为基础，来形成多种半导体器件，例如sFinFET。尽管sFin中包括了背栅，但是sFin整体上可以呈现鳍状，从而现有的各种FinFET制造工艺和制造设备仍然可适用于制造sFinFET。因此，可以应用本公开的技术，而无需重新开发另外的制造工艺和制造设备。
这种sFinFET例如可以包括在埋入电介质上形成的、与sFin相交的栅堆叠。栅堆叠在鳍中限定了沟道区(对应于鳍中与栅堆叠相交的部分)，并因此限定了源/漏区(对应于鳍中位于沟道区相对两侧的部分)。根据一有利示例，栅堆叠可以与sFin中每一鳍(在与背栅相反一侧)的侧面和顶面相交，从而可以在该侧面和顶面处(在栅堆叠的控制下)形成导电沟道。结果，得到了四栅器件(栅堆叠在每一鳍各自的侧面和顶面上分别构成栅)。为了避免栅堆叠和背栅之间的干扰，它们之间可以形成有电介质层并因此电隔离。
根据一些示例，为了增强器件性能，可以应用应变源/漏技术。例如，源/漏区可以包括与鳍不同材料的半导体层，从而可以向沟道区施加应力。例如，对于p型器件，可以施加压应力；而对于n型器件，可以施加拉应力。
根据本公开的一些示例，sFin可以如下来制作。例如，可以在SOI衬底上形成贯穿SOI、埋入电介质层的背栅槽，通过向该背栅槽中填充导电材料如金属或掺杂的半导体(如多晶硅)来形成背栅。另外，在填充背栅槽之前，可以在背栅槽的侧壁上形成背栅介质层。根据一有利示例，这种背栅介质层可以按侧墙(spacer)形成工艺来制作，由此可以简化工艺。接下来，可以对SOI层进行构图，来形成与背栅介质层邻接的鳍。例如，可以如此对SOI层进行构图，使得在背栅槽的侧壁(更具体地，背栅槽侧壁上形成的背栅介质层)上留有SOI层的(鳍状)部分。
为了便于背栅槽和鳍的构图，根据一有利示例，可以在SOI衬底上形成构图辅助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽(以下称作“第一构图”)；另外，可以图案转移层为掩模，来构图鳍(以下称作“第二构图”)。
这样，鳍通过两次构图形成：在第一构图中，形成鳍的一个侧面；而在第二构图中，形成鳍的另一个侧面。在第一构图中，鳍尚与SOI层的主体相连并因此得到支撑。另外，在第二构图中，鳍与背栅相连并因此得到支撑。结果，可以防止鳍的制造过程中坍塌，并因此可以更高的产率来制造较薄的鳍。
在第二构图之前，可以在背栅槽中形成电介质层，以覆盖背栅。该电介质层一方面可以使背栅(例如与栅堆叠)电隔离，另一方面可以防止第二构图对背栅造成影响。
另外，为了便于构图，根据一有利示例，可以按侧墙形成工艺，来在构图辅助层的侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模数量。
根据一示例，SOI层可以包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成构图辅助层之前，还可以在SOI衬底上形成停止层。对于构图辅助层的构图(以在其中形成开口)可以停止于该停止层。例如，刻蚀保护层可以包括氮化物(如，氮化硅)，图案转移层可以包括氮化物，停止层可以包括氧化物(如，氧化硅)。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1是示出了根据本公开一个实施例的半导体设置的透视图。如图1所示，该半导体设置包括SOI衬底，该SOI衬底包括基底衬底100(例如，硅)、设于基底衬底100上的埋入电介质层(例如，氧化物)102以及设于埋入电介质层上的SOI层104(例如，硅)。当然，衬底的材料不限于硅系材料，而是可以包括基于其他半导体的材料，例如Ge系材料等。在方便说明，以下以硅系材料为例进行描述。
该半导体设置还包括在SOI衬底上形成的sFin结构。具体地，该sFin结构可以包括由SOI层形成的两个鳍104以及夹于它们之间的背栅120。鳍104的宽度例如为约3-28nm，且与背栅120之间通过背栅介质层116隔开。背栅介质层116可以包括各种合适的电介质材料，优选为高K电介质材料，如HfO2，其厚度(图中纸面内水平方向上的维度)例如为约2-20nm。背栅120可以包括各种合适的导电材料，如TiN、W或其组合，其宽度(图中纸面内水平方向上的维度)例如为约5-30nm。备选地，背栅120可以包括掺杂(并因此导电)的半导体材料如多晶硅，掺杂的极性(p型或n型)可以用来调节器件的阈值电压。背栅120可以穿透埋入电介质层102而与基底衬底100电接触，从而可以通过基底衬底100向背栅120施加偏置。为此，基底衬底100中可以包括阱区100-1，以增强与背栅120的电接触。
图1中还示出了位于背栅120顶面上的电介质层122。电介质层122例如可以包括氧化物。电介质层122可以将背栅120与SOI衬底正面(图1中上表面)形成的其余部件(例如，栅堆叠)电隔离。
图2是示出了根据本公开另一实施例的半导体设置的透视图，且图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图。图2和3所示的半导体设置同样包括SOI衬底以及在该SOI衬底上形成的sFin。与图1的实施例类似，SOI衬底可以包括基底衬底200、设于基底衬底200上的埋入电介质层202以及设于埋入电介质层上的SOI层204；sFin可以包括由SOI层形成的两个鳍204以及夹于它们之间的背栅220。鳍204与背栅220之间通过背栅介质层216隔开。为了增强背栅220与基底衬底200之间的电接触，基底衬底200中可以包括阱区200-1。关于这些特征的结构和材料参数，可以参见以上结合图1的说明。
另外，该半导体设置还包括在SOI衬底(具体地，在埋入电介质层202)上形成的与sFin相交的栅堆叠。例如，栅堆叠可以包括栅介质层238和栅导体层240。例如，栅介质层238可以包括高K栅介质如HfO2，厚度为1-5nm；栅导体层240可以包括金属栅导体。另外，栅介质层238还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层238和栅导体240之间，还可以形成功函数调节层(图中未示出)。另外，栅堆叠两侧形成有栅侧墙230。例如，栅侧墙230可以包括氮化物，厚度为约5-20nm。背栅220通过其顶面上的电介质层222与栅堆叠隔离。
由于栅堆叠的存在，在sFin中限定了沟道区(对应于鳍与栅堆叠相交的部分)和源/漏区(对应于鳍中位于沟道区相对两侧的部分)。在图2所示的半导体设置中，在源/漏区，还在鳍的表面上生长形成半导体层232。半导体层232可以包括不同于鳍204的材料，以便能够向鳍204(特别是其中的沟道区)施加应力。例如，在鳍204包括Si的情况下，对于n型器件，半导体层232可以包括Si:C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层232可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另外，半导体层232的存在还展宽了源/漏区，从而有利于后继制造与源/漏区的接触部。
如图3所示，栅堆叠与鳍204(与背栅220相反一侧)的侧面和顶面相交。具体地，栅介质层238与鳍204的该侧面和顶面接触，从而栅导体层240可以通过栅介质层238控制在鳍204的该侧面和顶面上均产生导电沟道。因此，该半导体设置可以构成四栅器件。
图4-21是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图。
如图4所示，提供SOI衬底，该SOI衬底可以包括基底衬底1000(例如，硅)、埋入电介质层1002(例如，氧化物)以及SOI层1004(例如，硅)。在基底衬底1000中，例如通过离子注入，形成有阱区1000-1。例如，对于p型器件，可以形成n型阱区；而对于n型器件，可以形成p型阱区。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
在SOI衬底上可以依次形成停止层1006、构图辅助层1008和保护层1010。例如，停止层1006可以保护氧化物(如氧化硅)，厚度为约5-25nm；构图辅助层1008可以包括非晶硅，厚度为约50-200nm；保护层1010可以包括氮化物(如氮化硅)，厚度为约5-15nm。这些层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
接着，在保护层1010上可以形成光刻胶1012。例如通过光刻，对光刻胶1012进行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D例如可以为约15-100nm。
接着，如图5所示，可以光刻胶1012为掩模，依次对保护层1010和构图辅助层1008进行刻蚀，如反应离子刻蚀(RIE)，从而在保护层1010和构图辅助层1008中形成开口。刻蚀可以停止于停止层1006。当然，如果构图辅助层1008与之下的SOI层1004之间具有足够的刻蚀选择性，甚至可以去除这种停止层1006。之后，可以去除光刻胶1012。
然后，如图6所示，可以在构图辅助层1008(与开口相对)的侧壁上，形成图案转移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在图5所示结构(去除光刻胶1012)的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的鳍的宽度)。这种淀积例如可以通过原子层淀积(ALD)来进行。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
接下来，如图7所示，可以构图辅助层1008和图案转移层1014为掩模，对SOI衬底进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1006、SOI层1004和埋入电介质层1002进行RIE，来形成背栅槽BG。由于保护层1010的存在，这些RIE不会影响到构图辅助层1008。当然，如果构图辅助层1008的材料与停止层1006、SOI层1004和埋入电介质层1002的材料之间具有足够的刻蚀选择性，甚至可以去除保护层1010。尽管在图7中将背栅槽BG示出为处于刚好与阱区1000-1接触，但是本公开不限于此。例如，背栅槽BG也可以进入阱区1000-1中。
随后，如图8所示，可以在背栅槽BG的侧壁上形成背栅介质层1016。背栅介质层1016可以包括任何合适的电介质材料，优选为高K介质材料如HfO2。在此，可以按照侧墙形成工艺，来制作背栅介质层1016。例如，可以通过在图7所示结构的表面上淀积一层电介质材料，然后对电介质材料进行RIE，来形成侧墙形式的背栅介质层。
在此，为了降低将要形成的背栅与基底衬底之间的接触电阻，如图8中的箭头所示，可以经由背栅槽BG，进行离子注入，以在基底衬底1000(特别是阱区1000-1)中形成接触区1018。离子注入的掺杂类型与阱区的掺杂类型相同，从而接触区1018的掺杂浓度(例如，为1E18-1E21cm-3)高于阱区1000-1中其余部分处的掺杂浓度。
然后，如图9所示，可以在背栅槽BG中填充导电材料，以形成背栅1020。背栅1020可以包括金属如TiN、W或其组合。导电材料的淀积可以通过ALD来进行。淀积进行至导电材料完全充满背栅槽BG，然后对淀积的导电材料进行回蚀，来形成背栅1020。根据一有利示例，背栅1020的顶面可以与SOI层1004(对应于随后形成的鳍的顶面)基本上持平，或者(略)高于SOI层104的顶面。可选地，背栅1020也可以包括掺杂(并因此导电)的半导体材料如多晶硅，掺杂的极性可以用来调节器件的阈值电压。
在如上所述形成背栅之后，接下来可以对SOI层进行构图，来形成鳍。
在本实施例中，随后将形成与鳍相交的栅堆叠来制造sFinFET。为了避免背栅1020与栅堆叠之间的干扰，可以如图10所示，在背栅槽BG中进一步填充电介质层1022，以覆盖背栅1020。例如，电介质层1022可以包括氧化物，且可以通过淀积氧化物然后回蚀来形成。另外，在如上所述形成氧化物的停止层1006的情况下，为了避免在接下来对SOI层1004进行构图的操作(涉及停止层1006)中对电介质层1022造成不必要的影响，在此可以在电介质层1022上形成一保护层1024，例如氮化物。该保护层1024例如可以通过淀积氮化物然后回蚀来形成。在回蚀过程中，构图辅助层1008顶面上的保护层1010也可以被去除，从而露出构图辅助层1008，如图10所示。
接下来，如图11所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去除构图辅助层1008，留下图案转移层1014。然后，可以图案转移层1014为掩模，进一步选择性刻蚀如RIE停止层1006和SOI层1004。这样，就在背栅1020两侧留下了鳍状的SOI层部分，它们对应于图案转移层1014的形状，并可以构成器件的鳍。
这样，就得到了根据该实施例的sFin结构。如图11所示，该sFin结构包括背栅1020以及位于背栅1020相对两侧的鳍1004，背栅1020与各鳍1004之间夹有背栅介质层1016。另外，在该sFin中，鳍1004的顶面被电介质层(包括停止层1006和图案转移层1014)所覆盖。因此，随后形成的栅堆叠可以与每一鳍各自(与背栅1020相反一侧)的侧面相交，并控制在该侧面中产生沟道，并因此得到双栅器件。
为了增强器件性能，在此可以去除鳍1004顶面上的电介质层。具体地，如图12所示，可以依次选择性去除如RIE图案转移层1014(同时也会去除保护层1024，因为在该示例中两者均包括氮化物)以及停止层1006，来露出鳍1004的顶面。在此，电介质层1016的厚度要充分大于停止层1006的厚度，从而可以保留。另外，背栅介质1016超出电介质层1022顶面的部分基本上也会被去除，因为其较薄且在去除图案转移层1014和保护层1024的过程中会失去支撑。这样，在图12所示的sFin中，随后形成的栅堆叠可以与每一鳍各自(与背栅1020相反一侧)的侧面以及顶面相交，并控制在该侧面和顶面中产生沟道，并因此得到四栅器件。因此，可以改善器件的电流驱动能力。
在通过上述流程得到sFin(如图11或12所示)之后，可以sFin为基础，来制造多种器件。这里需要指出的是，在图11和12所示的示例中，一起形成了三个sFin。但是本公开不限于此。例如，可以根据需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如图所示的并行设置。
在以下，将以图12所示的sFin为例，说明制造sFinFET的示例方法流程。
为制造sFinFET，可以在SOI衬底(具体地，埋入电介质层1002)上形成与sFin相交的栅堆叠。例如，这可以如下进行。具体地，如图13所示，例如通过淀积，形成栅介质层1026。例如，栅介质层1026可以包括氧化物，厚度为约0.8-1.5nm。在图13所示的示例中，仅示出了形成于sFin顶面和侧面上的栅介质层1026。但是，栅介质层1026也可以包括在埋入电介质层1002的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1028。例如，栅导体层1028可以包括多晶硅。栅导体层1028可以填充sFin之间的间隙，并可以进行平坦化处理例如CMP。
如图14(图14(b)示出了沿图14(a)中BB′线的截面图)所示，对栅导体层1028进行构图。在图14的示例中，栅导体层1028被构图为与sFin相交的条形。根据另一实施例，还可以构图后的栅导体层1028为掩模，进一步对栅介质层1026进行构图。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图15(图15(b)示出了沿图15(a)中C1C1′线的截面图，图15(c)示出了沿图15(a)中C2C2′线的截面图)所示，可以在栅导体层1028的侧壁上形成栅侧墙1030。例如，可以通过淀积形成厚度约为5-20nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1030。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1030基本上不会形成于sFin的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区，得到sFinFET。
为改善器件性能，根据本公开的一示例，可以利用应变源/漏技术。具体地，如图16(图16(b)示出了沿图16(a)中C1C1′线的截面图，图16(c)示出了沿图16(a)中C2C2′线的截面图)所示，可以通过外延，在鳍1004被栅堆叠露出的部分(对应于源/漏区)的表面上形成半导体层1032。根据本公开的一实施例，可以在生长半导体层1032的同时，对其进行原位掺杂。例如，对于n型器件，可以进行n型原位掺杂；而对于p型器件，可以进行p型原位掺杂。另外，为了进一步提升性能，半导体层1032可以包括不同于鳍1004的材料，以便能够向鳍1004(其中将形成器件的沟道区)施加应力。例如，在鳍1004包括Si的情况下，对于n型器件，半导体层1032可以包括Si:C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层1014可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另一方面，生长的半导体层1032在横向上展宽一定程度，从而有助于随后形成到源/漏区的接触部。
尽管在图16(c)中将半导体层1032示出为与鳍1004的边缘重合，但是它们之间可以存在一定的偏差。另外，在栅导体层1028包括多晶硅的情况下，半导体层1032的生长可能也会发生在牺牲栅导体层1028的顶面上。这在附图中并未示出。
在上述实施例中，在形成sFin之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图13中形成的栅介质层1026和栅导体层1028为牺牲栅介质层和牺牲栅导体层(这样，通过结合图13、14描述的操作得到的栅堆叠为牺牲栅堆叠)。接下来，可以同样按以上结合图15描述的操作来形成栅侧墙1030。另外，同样可以按以上结合图16描述的操作，来应用应变源/漏技术。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图17(图17(a)对应于图16(b)的截面图，图17(b)对应于图16(c)的截面图)所示，例如通过淀积，形成电介质层1034。该电介质层1034例如可以包括氧化物。随后，对该电介质层1034进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1030，从而露出牺牲栅导体层1028。随后，例如通过TMAH溶液，选择性去除牺牲栅导体1028，从而在栅侧墙1030内侧形成了栅槽1036。根据另一示例，还可以进一步去除牺牲栅介质层1026。
然后，如图18(图18(a)对应于图17(a)的截面图，图18(b)对应于图17(b)的截面图，图18(c)对应于图14(b)的截面图)、图19(示出了图18所示结构的俯视图)所示，通过在栅槽中形成栅介质层1038和栅导体层1040，形成最终的栅堆叠。栅介质层1038可以包括高K栅介质例如HfO2，厚度为约1-5nm。另外，栅介质层1038还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层1040可以包括金属栅导体。优选地，在栅介质层1038和栅导体层1040之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的sFinFET。如图18、19所示，该sFinFET包括在SOI层1002上形成的与sFin(包括背栅1020和鳍1004)相交的栅堆叠(包括栅介质层1038和栅导体层1040)。如图18(c)清楚所示，栅导体层1040可以经由栅介质层1038，控制鳍1004在(与背栅1020相反一侧的)侧面和顶面(图中椭圆圈)上产生导电沟道，从而该sFinFET是四栅器件。另外，背栅1020可以经由背栅介质层1016控制鳍1004，从而按需改变sFinFET的阈值。背栅1020通过电介质层1022与栅堆叠电隔离。
在如上所述形成sFinFET之后，还可以制作各种电接触。例如，如图20所示，可以在图19所示结构的表面上淀积层间电介质(ILD)层1042。该ILD层1042例如可以包括氧化物。可以对ILD层1042进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通过光刻，形成接触孔，并在接触孔中填充导电材料如金属(例如，W或Cu等)，来形成接触部，例如与栅堆叠的接触部1044-1、与源/漏区的接触部1044-2以及与背栅的接触部1044-2。
图21(a)、(b)分别示出了沿图20中B1B1′线、B2B2′线的截面图。如图21所示，接触部1044-1穿透ILD层1042，到达栅导体1040，并因此与栅导体1040电接触；接触部1044-2穿透ILD层1042以及电介质层1034，达到源/漏区(在该示例中为半导体层1032)，并因此与源/漏区电接触；接触部1044-3穿透ILD层1042、电介质层1034以及埋入电介质层1002，到达基底衬底1000(特别是，其中的阱区1000-1)，并因此与背栅1020电接触。通过这些电接触，可以施加所需的电信号。
这里需要指出的是，尽管在图21中将三个sFin的源/漏区示出为连接至相同的接触部，但是本公开不限于此。具体的电连接方式可以根据设计而定。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (24)

1.一种半导体设置，包括：
绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；
在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；
在背栅的相对两侧由SOI层形成的鳍；以及
夹于背栅与各鳍之间的背栅介质层。
2.根据权利要求1所述的半导体设置，其中，背栅的顶面与各鳍的顶面基本上持平或高于鳍的顶面。
3.根据权利要求1所述的半导体设置，其中，背栅包括导电材料，且宽度为5-30nm。
4.根据权利要求1所述的半导体设置，其中，鳍包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，且宽度为约3-28nm。
5.根据权利要求1所述的半导体设置，其中，基底衬底中包括阱区，背栅与阱区电接触。
6.根据权利要求5所述的半导体设置，其中，如果所述半导体设置用于p型器件，则阱区被掺杂为n型；如果所述半导体设置用于n型器件，则阱区被掺杂为p型。
7.根据权利要求6所述的半导体设置，其中，阱区在与背栅相对应的位置处包括接触区，所述接触区的掺杂浓度高于阱区中其余部分的掺杂浓度。
8.根据权利要求1所述的半导体设置，其中，背栅介质层包括高K电介质，且厚度为约2-20nm。
9.根据权利要求1所述的半导体设置，还包括：
在埋入电介质层上形成的栅堆叠，所述栅堆叠与所述鳍和背栅相交，其中所述栅堆叠与背栅之间通过电介质层隔离。
10.根据权利要求9所述的半导体设置，其中，所述栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中栅介质层与每一鳍的与背栅相反一侧的侧面以及每一鳍的顶面接触。
11.根据权利要求9所述的半导体设置，还包括在每一鳍位于栅堆叠相对两侧的部分的表面上生长的半导体层。
12.根据权利要求11所述的半导体器件，其中，如果所述半导体设置用于p型器件，则半导体层带压应力；如果所述半导体设置用于n型器件，则半导体层带拉应力。
13.根据权利要求12所述的半导体器件，其中，半导体层包括SiGe或Si:C。
14.一种制造半导体设置的方法，包括：
在绝缘体上半导体(SOI)衬底上形成背栅槽，其中SOI衬底包括基底衬底、埋入电介质层和SOI层，所述背栅槽贯穿SOI层和埋入电介质层；
在背栅槽的侧壁上形成背栅介质层；
向背栅槽中填充导电材料，形成背栅；
对SOI层进行构图，以形成与背栅介质层邻接的鳍。
15.根据权利要求14所述的方法，其中，
形成背栅槽包括：
在SOI衬底上形成构图辅助层，该构图辅助层被构图为具有与背栅槽相对应的开口；
在构图辅助层与开口相对的侧壁上形成图案转移层；
以该构图辅助层及图案转移层为掩模，对SOI衬底进行刻蚀，以形成背栅槽，以及
形成鳍包括：
选择性去除构图辅助层；以及
以图案转移层为掩模，对SOI层进行刻蚀，以形成鳍。
16.根据权利要求15所述的方法，其中，背栅槽中填充的导电材料的顶面与SOI层的顶面基本上持平或高于SOI层的顶面。
17.根据权利要求15所述的方法，其中，在形成背栅之后且在对SOI层进行构图之前，该方法还包括：在背栅槽中形成电介质层，以覆盖背栅。
18.根据权利要求15所述的方法，其中，SOI层包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，构图辅助层包括非晶硅，以及
该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图辅助层。
19.根据权利要求18所述的方法，还包括：在SOI衬底上形成停止层，构图辅助层形成于该停止层上。
20.根据权利要求19所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物，停止层包括氧化物。
21.根据权利要求15所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成图案转移层。
22.根据权利要求15所述的方法，其中，在形成鳍之后，该方法还包括：选择性去除图案转移层。
23.根据权利要求14所述的方法，其中，在形成背栅介质层之后，且在填充背栅槽之前，该方法还包括：经由背栅槽进行离子注入，以在基底衬底中形成接触区。
24.根据权利要求14所述的方法，其中，按侧墙形成工艺，在背栅槽的侧壁上形成背栅介质层。
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