CN110828367B - 用于形成薄绝缘体上半导体(soi)衬底的方法 - Google Patents

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Abstract

本申请的各种实施例涉及一种用于形成薄绝缘体上半导体(SOI)衬底而没有注入辐射和/或等离子体损坏的方法。在一些实施例中，在牺牲衬底上外延形成器件层，并在器件层上形成绝缘层。例如，绝缘层可形成为带负电荷或中性电荷的净电荷。牺牲衬底与操作衬底接合，从而器件层和绝缘层位于牺牲衬底和操作衬底之间。去除牺牲衬底，并循环减薄器件层，直到器件层具有目标厚度。每个减薄循环均包括氧化器件层的一部分并去除由氧化产生的氧化物。本发明的实施例还涉及用于形成薄绝缘体上半导体(SOI)衬底的方法。

Description

用于形成薄绝缘体上半导体(SOI)衬底的方法
技术领域
本发明的实施例涉及用于形成薄绝缘体上半导体(SOI)衬底的方法。
背景技术
传统上，集成电路形成在块状半导体衬底上。近年来，已出现绝缘体上半导体(SOI)衬底作为块状半导体衬底的替代物。SOI衬底包括操作衬底、覆盖该操作衬底的绝缘层，以及覆盖绝缘层的器件层。其中，SOI衬底可降低寄生电容、减少漏电流、减少闩锁效应并改善半导体器件性能。
发明内容
本发明的实施例提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：在牺牲衬底上外延形成器件层；将所述牺牲衬底与操作衬底接合，从而所述器件层位于所述牺牲衬底和所述操作衬底之间；去除所述牺牲衬底；以及循环减薄所述器件层，直到所述器件层具有目标厚度，其中，每个减薄循环均包括氧化所述器件层的一部分并去除由所述氧化产生的氧化物。
本发明的另一实施例提供了一种用于形成绝缘体上硅(SOI)衬底的方法，所述方法包括：在牺牲衬底上方外延形成缓冲层；在所述缓冲层上方外延形成蚀刻停止层；在所述蚀刻停止层上方外延形成器件层；将所述牺牲衬底与操作衬底接合，从而所述缓冲层、所述蚀刻停止层和所述器件层位于所述牺牲衬底和所述操作衬底之间；去除所述牺牲衬底、所述缓冲层和所述蚀刻停止层；以及在所述蚀刻停止层的去除之后，执行退火以使所述器件层的顶面平滑。
本发明的又一实施例提供了一种绝缘体上硅(SOI)衬底，包括：操作衬底；绝缘层，所述绝缘层覆盖在所述操作衬底上；以及器件层，所述器件层覆盖在所述绝缘层上，其中，所述绝缘层中与所述器件层邻接的一部分具有负净电荷。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1A和图1B示出了绝缘体上半导体(SOI)衬底的各种实施例的截面图，其中没有注入辐射和/或等离子体损坏。
图2示出了包括具有不同电荷的绝缘层的SOI衬底的一些更详细实施例的截面图。
图3示出了图1A的SOI衬底的一些实施例的俯视图。
图4示出了半导体结构的一些实施例的截面图，其中可应用图1A的SOI衬底。
图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22示出了用于形成和使用SOI衬底而没有注入辐射和/或等离子体损坏的方法的一些实施例的一系列截面图。
图23示出了图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22的方法的一些实施例的框图。
图24示出了用于执行器件层减薄操作的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可能会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作工艺中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
器件层厚度在约7-14纳米之间和绝缘层厚度在约12-20纳米之间的薄绝缘体上半导体(SOI)晶圆可应用于完全耗尽的金属氧化物半导体(MOS)器件和其他先进的MOS器件。其中，所述薄SOI晶圆促进了形成在器件层上的半导体器件的低泄漏和低功耗。根据一种用于形成所述薄SOI晶圆的方法，氧化接合晶圆以形成围绕所述接合晶圆的氧化物层。氢离子通过所述氧化物层注入到接合晶圆中，以形成掩埋在所述接合晶圆中的富氢区域。所述接合晶圆通过所述氧化物层与操作晶圆接合，且所述接合晶圆沿所述富氢区域分开，以从所述操作晶圆部分地去除所述氧化物层和所述接合晶圆。随后，在保持在所述操作晶圆上的接合晶圆部分中执行化学机械抛光(CMP)，以使所述接合晶圆部分变平。所述操作晶圆、所述接合晶圆以及保持在所述操作晶圆上的氧化物层共同限定所述薄SOI晶圆。
对该方法的挑战在于氢注入可能导致对氧化物层部分和保留在操作晶圆上的接合晶圆部分产生注入辐射和/或等离子体损坏。这种损坏反过来可能导致在SOI晶圆上形成的半导体器件出现高泄漏和功耗。这种损坏的潜在解决方案是高温退火。然而，高温退火很难完全修复损坏，无论如何，高温退火还会导致成本增加和工艺复杂性增加。对该方法的另一个挑战是氢注入可能导致正电荷被捕获在保留在操作晶圆上的氧化物层部分中，这可能对形成在SOI晶圆上的半导体器件的性能产生负面影响。例如，正电荷可改变在SOI晶圆上形成的半导体器件的阈值电压、导通电阻和其他参数。对该方法的又一个挑战是由于注入、分裂和CMP而导致的高成本。
本申请的各个实施例涉及一种用于形成薄SOI衬底而没有注入辐射和/或等离子损坏的方法，以及由所述方法产生的薄SOI衬底。在一些实施例中，第一绝缘层沉积在操作衬底上。在牺牲衬底上外延形成缓冲层，在所述缓冲层上外延形成蚀刻停止层，在所述蚀刻停止层上外延形成器件层，以及在所述器件层上沉积第二绝缘层。例如，所述蚀刻停止层可以是或包括未掺杂硅锗、硼掺杂硅锗或硼掺杂元素硅，或上述任何组合。例如，所述第二绝缘层可具有是负电荷或中性电荷的净电荷。所述牺牲衬底与所述操作衬底接合，从而所述缓冲层、所述蚀刻停止层、所述器件层、所述第一绝缘层和所述第二绝缘层位于所述牺牲衬底和所述操作衬底之间。去除所述牺牲衬底，然后去除所述缓冲层，再然后去除所述蚀刻停止层。例如，所述缓冲层的去除包括四甲基氢氧化铵(TMAH)湿蚀刻。例如，所述蚀刻停止层的去除可包括盐酸(HCl)湿蚀刻，然后执行原位退火以平滑所述器件层的暴露表面。在去除所述蚀刻停止层后，循环减薄所述器件层，直到所述器件层具有目标厚度。每个减薄循环均包括氧化所述器件层的一部分并去除由所述氧化产生的氧化物。
通过将所述器件层循环减薄至所述目标厚度，可执行多个小的减薄处理而不是一个大的减薄处理。这反过来能够更大程度地控制所述器件层的最终厚度。例如，所述器件层的厚度可精确地减小到小于约20、14或10纳米和/或约7-20纳米或约7-14纳米之间的最终厚度。这种小厚度适用于完全耗尽的MOS器件和其他先进的MOS器件。
通过形成具有中性净电荷的所述第二绝缘层，所述第二绝缘层不影响在所述SOI衬底上形成的半导体器件的性能(例如，导通电阻、阈值电压等)。通过形成具有负净电荷的所述第二绝缘层，所述第二绝缘层静电排斥负电荷，从而防止或减少所述半导体器件的泄漏。泄漏减少导致了所述半导体器件产生更高的功率效率和性能。
通过沉积所述第一绝缘层和第二绝缘层，并通过外延形成所述器件层，所述第一绝缘层和第二绝缘层在形成所述SOI衬底期间不会受到注入辐射和/或等离子体损坏。例如，可能没有氢注入工艺来形成所述器件层以及所述第一绝缘层和第二绝缘层。由于没有注入辐射和/或等离子体损坏，因此防止或减少了在所述SOI衬底上形成的半导体器件的泄漏。泄漏减少导致了所述半导体器件产生更高的功率效率和性能。
通过形成所述蚀刻停止层，使蚀刻停止层是或包括未掺杂硅锗、硼掺杂硅锗或硼掺杂元素硅或上述任何组合，例如，可相对于所述蚀刻停止层以高选择性对所述缓冲层执行TMAH湿蚀刻以去除所述缓冲层。因此，可去除所述缓冲层而对所述蚀刻停止层产生最小的损坏(例如，由于过度蚀刻)。此外，所述蚀刻停止层可具有小的总厚度变化(TTV)，从而后续处理可以是高度均匀的。例如，去除所述蚀刻停止层的后续蚀刻可以是高度均匀的。后续处理越均匀，所述器件层的最终厚度越均匀，且所述器件层的质量越高。
通过使用所述HCl热蚀刻来去除所述蚀刻停止层，所述蚀刻停止层相对于所述器件层的选择性可以较高。因此，对所述器件层的损坏(例如，由于过度蚀刻)是最小的且所述器件层的TTV很小。此外，执行所述原位退火以使所述器件层平滑进一步降低了所述器件层的表面粗糙度。所述器件层的小TTV和降低的表面粗糙度反过来促进了在所述器件层上形成的半导体器件之间的高度均匀性，且随着所述半导体器件尺寸的不断缩小而变得越来越重要。
参考图1A，提供了SOI衬底102的一些实施例的截面图100A。在一些实施例中，SOI衬底102具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，SOI衬底102具有一些其他形状和/或一些其他尺寸。此外，在一些实施例中，SOI衬底102是半导体晶圆。SOI衬底102包括操作衬底104、绝缘层106和器件层108。例如，操作衬底104可以是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。
在一些实施例中，操作衬底104具有高电阻和/或低氧浓度。例如，该高电阻可大于约1、3、4或9千欧/厘米(kΩ/cm)，和/或例如，可以是约1-4kΩ/cm、约4-9kΩ/cm、或约1-9kΩ/cm。例如，该低氧浓度可小于约百万分之1、2或5份(ppma)，和/或例如，可在约0.1-2.5ppma之间、约2.5-5.0ppma之间或约0.1-5.0ppma之间。低氧浓度和高电阻分别降低了衬底和/或射频(RF)损耗。在一些实施例中，操作衬底104具有低电阻。该低电阻降低了操作衬底104的成本，但可导致衬底和/或RF损耗增加。例如，该低电阻可小于约8、10或12Ω/cm，和/或例如，可在约8-12Ω/cm之间、约8-10Ω/cm之间、或约10-12Ω/cm之间。在一些实施例中，操作衬底104掺杂有p型或n型掺杂剂。例如，操作衬底104的电阻可通过操作衬底104的掺杂浓度来控制。例如，增加掺杂浓度可降低电阻，而降低掺杂浓度可增加电阻，反之亦然。
绝缘层106覆盖操作衬底104，并可以是或包括，例如，氧化硅、富硅氧化物(SRO)、一些其他电介质或前述的任何组合。如下所示，由于形成SOI衬底102的方法，绝缘层106没有注入辐射和/或等离子体损坏。因此，对于在SOI衬底102上形成的半导体器件，泄漏低，且性能(例如，功率效率、切换速度等)高。此外，由于形成SOI衬底102的方法，绝缘层106在与器件层108的界面处具有负电荷或中性的净电荷。通过在器件层界面处具有中性电荷，绝缘层106不会影响形成在SOI衬底102上的半导体器件的性能(例如，导通电阻、阈值电压等)。通过在器件层界面处具有负电荷，绝缘层106静电排斥负电荷，从而防止或减少形成在SOI衬底102上的半导体器件的泄漏。
在一些实施例中，绝缘层106在器件层108处具有第一绝缘厚度Tfi，并还在SOI衬底102的SOI边缘部分102e处、SOI衬底102的侧壁处、SOI衬底102的底面处或前述的任何组合处具有第二绝缘厚度Tsi。第一绝缘厚度Tfi大于第二绝缘厚度Tsi，并且例如可在约120-200埃之间、约120-160埃之间或约160-200埃之间。例如，第二绝缘厚度Tsi可在约100-150埃之间、约100-125埃之间或约125-150埃之间。在一些实施例中，绝缘层106完全包围操作衬底104和/或在SOI边缘部分102e处具有阶梯形轮廓。在一些实施例中，绝缘层106具有上表面，该上表面位于SOI边缘部分102e处并在绝缘体层106的顶面下方凹入垂直凹陷量VR。例如，垂直凹陷量VR可以是约20-50埃、约20-35埃或约35-50埃。在一些实施例中，垂直凹陷量VR和第二绝缘厚度Tsi之和等于或约等于第一绝缘厚度Tfi。在一些实施例中，绝缘层106具有内侧壁，该内侧壁位于SOI边缘部分102e处并通过横向凹陷量LR分别从绝缘层106的外侧壁横向凹陷。例如，横向凹陷量LR可以是约0.8-1.2毫米、约0.8-1.0毫米或约1.0-1.2毫米。
例如，器件层108覆盖绝缘层106，并且例如，可以是或包括单晶硅、一些其他硅、一些其他半导体材料或前述的任何组合。如下所示，由于形成SOI衬底102的方法，器件层108没有注入辐射和/或等离子体损坏。因此，对于在SOI衬底102上形成的半导体器件，泄漏低，且性能(例如，功率效率、切换速度等)高。
在一些实施例中，器件层108的厚度Td较小(即器件层108较薄)。例如，器件层108的厚度Td可较小，因为其小于约10、14或20纳米和/或在约7-14纳米或约14-20纳米之间。此外，例如，厚度Td可较小，因为其等于或约等于形成在SOI衬底102上的半导体器件的耗尽区宽度。例如，半导体器件可以是MOS场效应晶体管(MOSFET)或一些其他半导体器件，和/或例如，耗尽区宽度可以是半导体器件的耗尽区在器件层108中延伸的深度。在器件层108的厚度Td较小的一些实施例中，可增强在器件层108上形成的半导体器件之间的电隔离。例如，由于器件层108的厚度Td较小，浅沟槽隔离(STI)结构和/或其他隔离结构可完全穿过器件层108延伸到绝缘层106，以在相邻的半导体器件之间提供完全或接近完全的电隔离。此外，在器件层108的厚度Td较小的一些实施例中，可在器件层上形成完全耗尽的半导体器件。完全耗尽的半导体器件通常具有比其部分耗尽的对应物更高的切换速度和更高的功率效率。
在一些实施例中，器件层108的TTV较低。TTV是器件层108的最小厚度值与器件层108的最大厚度值之间的差。例如，器件层108的TTV可较小，因为其小于约20、10或5纳米和/或在约5-20纳米之间、约5-12纳米之间、约12-20纳米之间或约8-12纳米之间。低TTV促进了在器件层108上形成的半导体器件的参数的均匀性。例如，这些参数可包括阈值电压、导通电流等。随着半导体器件的不断缩小，低TTV变得越来越重要。
参考图1B，提供了图1A中SOI衬底102的一些替代性实施例的截面图100B，其中富陷阱层110将操作衬底104与绝缘层106分开。富陷阱层110具有相对于操作衬底104和/或相对于器件层108的高密度载流子陷阱。例如，载流子陷阱可以是或包括富陷阱层110的晶格中的位错和/或其他缺陷。载流子陷阱沿着操作衬底104的顶面捕获移动载流子(例如，移动电子)以减小寄生表面传导(PSC)的影响。例如，移动载流子可通过绝缘层106中的固定电荷被吸引到操作衬底104的顶面。通过减小PSC的影响，富陷阱层110促进了低衬底和/或RF损耗，具有高Q因子、低串扰和高线性度(例如，低二次谐波)的无源器件。
在一些实施例中，富陷阱层110是或包括未掺杂的多晶硅、非晶硅或具有高密度载流子陷阱的一些其他合适的半导体材料。在富陷阱层110是或包括未掺杂的多晶硅的一些实施例中，载流子陷阱集中在未掺杂的多晶硅的晶界处，且减小未掺杂的多晶硅的晶粒尺寸增加了未掺杂的多晶硅中的载流子陷阱的密度。
参考图2，提供了图1A中SOI衬底102的一些更详细实施例的截面图200，其中绝缘层106包括第一绝缘层106f并还包括覆盖第一绝缘层106f的第二绝缘层106s。第一绝缘层106f和第二绝缘层106s可以是或包括，例如，氧化硅、富硅氧化物(SRO)、一些其他电介质或前述的任何组合。
在一些实施例中，第一和第二绝缘层106f、106s具有不同电荷。例如，第一绝缘层106f可具有正电荷或中性电荷，而第二绝缘层106s可具有负电荷。再例如，第一绝缘层106f可具有正电荷，而第二绝缘层106s可具有中性电荷。在其他实施例中，第一和第二绝缘层106f、106s具有相同电荷。例如，第一和第二绝缘层106f、106s可具有负电荷和中性电荷。在一些实施例中，第一和第二绝缘层106f、106s是不同的材料。在其他实施例中，第一和第二绝缘层106f、106s是相同的材料。在一些实施例中，第一绝缘层106f的第一厚度Tfi’在约120-200埃之间、约120-160埃之间或约160-200埃之间，和/或第二绝缘层106s的第二厚度Tsi’在约100-150埃之间、约100-125埃之间或约125-150埃之间。在一些实施例中，第一厚度Tfi’大于第二厚度Tsi’。
虽然图2示出了使用图1A的绝缘层106的更详细的实施例，但是应当理解，更详细的实施例也可与图1B一起使用。例如，在一些实施例中，图1B的绝缘层106可包括第一绝缘层106f和第二绝缘层106s。
参照图3，提供了图1A中SOI衬底102的一些实施例的俯视图300。SOI衬底102是圆形的并包括跨越器件层108而布置成栅格的多个IC管芯302。为了便于说明，仅一些IC管芯302标记为302。在一些实施例中，SOI衬底102的直径D是约150毫米、200毫米、300毫米或450毫米。在一些实施例中，器件层108的侧壁108sw从绝缘层106的侧壁106sw横向凹入横向凹陷量LR。例如，横向凹陷量LR可以是约0.8-1.2毫米、约0.8-1.0毫米或约1.0-1.2毫米。
参照图4，提供了半导体结构的一些实施例的截面图400，其中应用了图1A中的SOI衬底102。半导体结构包括在器件层108上横向隔开的多个半导体器件402。例如，半导体器件402可以是MOSFET、一些其他MOS器件、一些其他绝缘栅场效应晶体管(IGFET)、一些其他半导体器件或前述的任何组合。此外，例如，半导体器件402可以是完全耗尽的或部分耗尽的半导体器件。
在一些实施例中，半导体器件402包括对应的源极/漏极404、对应的选择性导电沟道406、对应的栅极介电层408和对应的栅极410。为了便于说明，仅将源极/漏极404中的一个标记为404，仅将选择性导电沟道406中的一个标记为406，仅将栅极介电层408中的一个标记为408，并仅将一个栅极410标记为410。源极/漏极404和选择性导电沟道406位于器件层108中和/或由该器件层限定。源极/漏极404分别位于选择性导电沟道406的末端，且每个选择性导电沟道406从源极/漏极404中的一个延伸到源极/漏极404中的另一个。栅极介电层408分别覆盖选择性导电沟道406，且栅极电极410分别覆盖栅极介电层408。例如，栅极介电层408可以是或包括氧化硅和/或一些其他介电材料，和/或例如，栅极410可以是或包括掺杂的多晶硅、金属、一些其他导电材料或任何前述的组合。
在一些实施例中，隔离结构412电隔离半导体器件402。为了便于说明，仅一些隔离结构412标记为412。例如，隔离结构412可以是或包括STI结构、深沟槽隔离(DTI)结构、场氧化物结构或一些其他隔离结构。
后段制程(BEOL)互连结构414覆盖SOI衬底102和半导体器件402。BEOL互连结构414包括互连介电层416、多个导线418和多个通孔420。为了便于说明，仅一些导线418标记为418，且仅一些通孔420标记为420。例如，互连介电层416可以是或包括硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、未掺杂硅玻璃(USG)、一些其他低κ电介质、氧化硅、一些其他电介质或前述的任何组合。例如，如本文所用的低κ电介质可以是或包括介电常数κ小于约3.9、3、2或1的电介质。
导线418和通孔420交替地堆叠在互连介电层416中，并限定延伸到半导体器件402的导电路径。例如，导电路径可将半导体器件402电耦合到其他器件(例如，其他半导体器件)、接触焊盘或一些其他结构。例如，导线418和通孔420可以是或包括铜、铝铜、铝、钨、一些其他金属或前述的任何组合。在一些实施例中，导线418的最顶部导线比导线418的底部导线更粗。
虽然图3和图4关于图1A中的SOI衬底102的实施例进行了描述，但应了解，图1B或图2中的SOI衬底102的实施例可替代地用在图3和图4中。虽然图3示出了特定数量的IC管芯302和IC管芯302的特定布局，但是在其他实施例中，更多或更少的IC管芯302和/或IC管芯302的其他布局是适合的。虽然图4示出了BEOL互连结构414的特定布局，但是在其他实施例中，BEOL互连结构414的其他布局是适合的。虽然图4示出了三个半导体器件402和半导体器件402的特定布局，但是可采用更多或更少的半导体器件和/或半导体器件402的其他布局。
参考图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22，提供了用于形成和使用SOI衬底而没有注入辐射和/或等离子体损坏的方法的一些实施例的一系列截面图500-1600、1700A、1700B、1800、1900A、1900B和2000-2200。注意到，图17B和图19B示出了图17A和图19A中分别在框BX内的放大的截面图1700B、1900B。虽然该方法被示为形成图1A和图2中的SOI衬底102的实施例，但该方法可替代性地用于形成图1B中的SOI衬底102或一些其他SOI衬底的实施例。此外，虽然参考方法描述了图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22，但应了解，图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22所示的结构不限于该方法，可单独使用。
如图5中截面图500所示，提供了操作衬底104。在一些实施例中，操作衬底104是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，操作衬底104具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，操作衬底104具有一些其他形状和/或一些其他尺寸。此外，在一些实施例中，操作衬底104是半导体晶圆。在一些实施例中，操作衬底104具有高电阻和/或低氧浓度。高电阻和低氧浓度分别降低了衬底和/或RF损耗。例如，该高电阻可大于约1、3、4或9kΩ/cm，和/或例如，可在约1-4kΩ/cm之间、约4-9kΩ/cm之间、或约1-9kΩ/cm之间。例如，该低氧浓度可小于约1、2或5ppma，和/或例如，可在约0.1-2.5ppma之间、约2.5-5.0ppma之间或约0.1-5.0ppma之间。在一些实施例中，操作衬底104具有低电阻以降低衬底成本，例如，因为高电阻衬底可比低电阻衬底更昂贵。例如，该低电阻可小于约8、10或12Ω/cm，和/或例如，可以是约8-12Ω/cm、约8-10Ω/cm、或约10-12Ω/cm。在一些实施例中，操作衬底104掺杂有p型或n型掺杂剂。例如，操作衬底104的电阻可通过操作衬底104的掺杂浓度来控制。
还如图5中截面图500所述，第一绝缘层106f形成在操作衬底104上。在一些实施例中，第一绝缘层106f完全包围操作衬底104。在其他实施例中，第一绝缘层106f被限制在操作衬底104的顶面上。在一些实施例中，第一绝缘层106f的厚度Tfi’可在约100-150埃之间、约100-125埃之间或约125-150埃之间。例如，第一绝缘层106f可以是或包括氧化硅、一些其他电介质或前述的任何组合。例如，一种用于形成第一绝缘层106f的工艺可包括通过热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、一些其他沉积工艺或前述的任何组合来沉积第一绝缘层106f。
在一些替代实施例中，在形成第一绝缘层106f之前，在操作衬底104上形成富陷阱层(未示出)。在这些实施例中，第一绝缘层106f形成在富陷阱层上。此外，在一些实施例中，第一绝缘层106f形成在操作衬底104的侧壁上，和/或形成为完全包围富陷阱层和操作衬底104。富陷阱层的示例由图1B中的元件110示出。
如图6中截面图600所示，提供了牺牲衬底602。在一些实施例中，牺牲衬底602是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，牺牲衬底602掺杂有p型或n型掺杂剂。在一些实施例中，牺牲衬底602具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，牺牲衬底602具有一些其他形状和/或一些其他尺寸。在一些实施例中，牺牲衬底602是块状半导体衬底和/或是半导体晶圆。
还如图6中截面图600所述，缓冲层604形成在牺牲衬底602上方。在一些实施例中，缓冲层604是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，缓冲层604是或包括与牺牲衬底602相同的半导体材料、具有与牺牲衬底602相同的掺杂类型、具有与牺牲衬底602不同的掺杂浓度或前述的任何组合。例如，牺牲衬底602可以是或包括P+单晶硅，而缓冲层604可以是或包括P-单晶硅。在一些实施例中，缓冲层604具有与操作衬底104(参见图5)相同的掺杂类型、相同的掺杂浓度、相同的电阻率或前述的任何组合。在一些实施例中，缓冲层604的厚度Tb在约0.8-1.8微米之间、约0.8-1.3微米之间或约1.3-1.8微米之间。
在一些实施例中，用于形成缓冲层604的工艺包括通过分子束外延(MBE)、气相外延(VPE)、液相外延(LPE)、一些其他外延工艺或前述的任何组合在牺牲衬底602上生长缓冲层604。在这些实施例中，牺牲衬底602用作外延的晶种层。替代地，在一些实施例中，通过掺杂牺牲衬底602的顶部来形成缓冲层604，从而顶部限定缓冲层604。例如，假设牺牲衬底602是或包括P+硅，牺牲衬底602的顶部可用n型掺杂剂来反掺杂，从而顶部且因此缓冲层604可以是或包括P-硅。
还如图6中截面图600所示，在缓冲层604上方堆叠形成蚀刻停止层606和器件层108，从而器件层108覆盖在蚀刻停止层606上。蚀刻停止层606和器件层108是具有不同晶格的晶体材料，从而蚀刻停止层606在器件层108上引起应力。例如，器件层108可以是或包括单晶硅，且蚀刻停止层606可以是或包括锗硅锗，由此蚀刻停止层606可在器件层108上引起拉应力。
在一些实施例中，蚀刻停止层606是或包括硅锗、碳化硅、硅、一些其他晶体材料或前述的任何组合，和/或掺杂有硼、铝、一些其他p型掺杂剂或前述中任何组合。例如，蚀刻停止层606可以是或包括本征(即，未掺杂的)硅锗、硼掺杂硅锗或硼掺杂元素硅。在蚀刻停止层606是或包括硅锗的一些实施例中，蚀刻停止层606中的锗的原子百分比是约20-60％、约20-40％、约40-60％或约22-55％。例如，蚀刻停止层606可以是或包括SixGe1-x，其中x约为0.2-0.6、约0.2-0.4或约0.4-0.6。在蚀刻停止层606掺杂有硼的一些实施例中，掺杂浓度可以是约1x1019至约5x1021原子/立方厘米(cm3)、约1x1019至约5x1020原子/cm3、约5x1020至约5x1021原子/cm3、或约5x1019至约3x1021原子/cm3。在一些实施例中，蚀刻停止层606的厚度Tes在约15-40纳米之间、约15-30纳米之间或约30-40纳米之间。
如果蚀刻停止层606中的锗的原子百分比太高(例如，大于约50％、60％或是一些其他合适的百分比)，或如果蚀刻停止层606中的硼掺杂浓度太高(例如，大于约3x1021原子/cm3、约5x1020原子/cm3，或是一些其他合适的掺杂浓度)，则器件层108可能在蚀刻停止层606上形成不良。例如，器件层108的晶格可形成具有高浓度的晶体缺陷，从而导致随后在器件层108上形成的器件中出现漏电流。
在一些实施例中，器件层108是或包括单晶硅、一些其他半导体材料或前述的任何组合。在一些实施例中，器件层108是或者包括与操作衬底104(参见图5)和/或牺牲衬底602相同的半导体材料。在一些实施例中，器件层108具有电阻，该电阻小于约8、15或20Ω/cm，和/或在约8-20Ω/cm之间、约8-14Ω/cm之间、或约14-20Ω/cm之间。在一些实施例中，器件层108的电阻与操作衬底104(见图5)的电阻相同或大致相同。在其他实施例中，与操作衬底104的电阻相比，器件层108的电阻较低(例如，一个、两个或更多个数量级)。在一些实施例中，器件层108的厚度Td小于约20或40纳米，和/或在约20-40纳米之间、或约30-40纳米之间。
在一些实施例中，蚀刻停止层606和器件层108通过外延形成。例如，蚀刻停止层606和器件层108中的每个可由MBE、VPE、LPE、一些其他外延工艺或前述的任何组合形成。在一些实施例中，缓冲层604用作蚀刻停止层606的晶种层，和/或蚀刻停止层606用作器件层108的晶种层。通过使用蚀刻停止层606作为晶种层形成器件层108，并通过使用缓冲层604作为晶种层形成蚀刻停止层606，蚀刻停止层606和器件层108的结晶质量高且晶体缺陷低。因此，形成在器件层108上的半导体器件尤其具有高性能和低漏电流。
还如图6中截面图600所述，在器件层108上形成介电帽层608。在一些实施例中，介电帽层608是或包括氧化硅、一些其他电介质或前述的任何组合。例如，一种用于形成介电帽层608的工艺可包括通过热氧化、PVD、CVD、一些其他沉积工艺或前述的任何组合来沉积介电帽层608。在一些实施例中，介电帽层608定位于器件层108的顶面。在一些这些实施例中，介电帽层608通过等离子体增强PVD来沉积，以实现这种定位。
如图7中截面图700所示，图案化介电帽层608、器件层108、蚀刻停止层606、缓冲层604和牺牲衬底602以去除边缘部分610(参见图6)。通过去除边缘部分610，在随后的研磨和/或湿蚀刻期间防止在边缘部分610处形成缺陷。边缘缺陷倾向于集中在边缘部分610处并负面地影响器件层108的质量。此外，图案化在牺牲衬底602的边缘处形成凸缘702。凸缘702由牺牲衬底602限定，并分别在牺牲衬底602的相对侧上具有一对凸缘段。在一些实施例中，凸缘702的宽度W约为0.8-1.2毫米、约0.8-1.0毫米或约1.0-1.2毫米。
在一些实施例中，图案化通过光刻/蚀刻工艺或一些其他图案化工艺来执行。此外，在一些实施例中，图案化包括：在介电帽层608上方形成掩模704，在掩模704就位的情况下对介电帽层608、器件层108、蚀刻停止层606、缓冲层604和牺牲衬底602执行蚀刻；以及去除掩模704。在一些实施例中，掩模704是或包括氮化硅、氧化硅、一些其他硬掩模材料、光刻胶、一些其他掩模材料或前述的任何组合。在一些实施例中，使用晶圆边缘曝光(WEE)处理工具形成掩模704。例如，一种用于形成掩模704的工艺可包括：在介电帽层608上沉积光刻胶层；使用WEE处理工具选择性地将光刻胶层的边缘部分暴露于辐射；以及显影光刻胶层以形成掩模704。
如图8中截面图800所述，去除介电帽层608(参见图7)。例如，去除可通过CMP、蚀刻工艺、一些其他去除工艺或前述的任何组合来执行。
如图9中截面图900所述，在器件层108上形成第二绝缘层106s。在一些实施例中，第二绝缘层106s完全包围器件层108、蚀刻停止层606、缓冲层604和牺牲衬底602。在其他实施例中，第二绝缘层106s被限制在器件层108的顶面上。在一些实施例中，第二绝缘层106s具有负净电荷。通过具有负净电荷，第二绝缘层106s可静电排斥负电荷，从而防止或减少此后形成在器件层108上的半导体器件的泄漏。在其他实施例中，第二绝缘层106s具有中性净电荷(即约为零)。通过具有中性电荷，第二绝缘层106s不会影响此后形成在器件层108上的半导体器件的性能(例如，导通电阻、阈值电压等)。在一些实施例中，第二绝缘层106s的厚度Tsi’在约20-50埃之间、约20-35埃之间或约35-50埃之间。此外，在一些实施例中，第二绝缘层106s的厚度Tsi’小于第一绝缘层106f(参见图5)的厚度。例如，用于形成第二绝缘层106s的工艺可包括通过氧化、PVD、CVD、一些其他沉积工艺或前述的任何组合来沉积第二绝缘层106s。
在第二绝缘层106s具有中性净电荷的一些实施例中，第二绝缘层106s由湿氧化工艺来形成。例如，湿氧化工艺可包括在升高的温度和升高的压力下将器件层108暴露于水(即H2O)。例如，升高的温度可以是约750-1150摄氏度(℃)、约750-950℃或约950-1150℃，和/或例如，升高的压力可以是约700-820torr、约700-760torr、约760-820torr或760torr。在一些实施例中，湿氧化工艺还包括在器件层108在升高的温度和升高的压力下暴露于水时，在器件层108上流动氧气(例如，O2)和/或氢气(例如，H2)。例如，氧气的流速可以是约0.1-30.0标准升/分钟(SLM)、约0.10-15SLM或约15-30SLM，和/或例如，氢气的流速可以是约0.05-10.00SLM、约0.05-5.00SLM或约5-10SLM。在一些实施例中，湿氧化工艺通过以下反应形成第二绝缘层106s：Si+2H2O->SiO2+2H2。
在第二绝缘层106s具有负净电荷的一些实施例中，第二绝缘层106s由自由基氧化工艺来形成。例如，自由基氧化工艺可包括在器件层108上流动氧气(例如O2)和氢气(例如H2)，同时氧气和氢气暴露于高功率微波。例如，氧气的流速可以是约0.1-30.0SLM、约0.10-15SLM或约15-30SLM，和/或例如，氢气的流速可以是约0.05-10.00SLM、约0.05-5.00SLM或约5-10SLM。高功率微波从氧气和氢气产生氧自由基，且氧自由基氧化器件层108以形成具有负净电荷的第二绝缘层106s。例如，可改变氧气与氢气的比率，以控制第二绝缘层106s中的负净电荷的大小。在一些实施例中，自由基氧化工艺在约25-600℃之间、约25-300℃之间或约300-600℃之间的温度下执行，和/或在约0.5-200.0torr之间、约0.5-100.0torr之间或约100-200torr之间的压力下执行。
如图10中截面图1000所示，图9的结构被垂直翻转并接合到图5的结构上，从而缓冲层604、蚀刻停止层606、器件层108、第一绝缘层106f和第二绝缘层106s位于操作衬底104和牺牲衬底602之间。例如，可以通过熔融接合、真空接合或一些其他接合工艺来执行接合。例如，熔融接合可在约1标准大气压(atm)的压力下执行，和/或例如，真空接合可在约0.1-30毫巴(mBar)的压力下执行。
在一些实施例中，执行接合退火以增强接合。在一些实施例中，接合退火在约300-400℃、约300-350℃、约350-400℃或约350℃的温度下执行。在一些实施例中，接合退火执行约1-3小时、约1-2小时、约2-3小时或约2小时。
如图11中截面图1100所示，在牺牲衬底602上执行第一减薄工艺以去除牺牲衬底602的上部，从而减小牺牲衬底602的厚度Tss。此外，第一减薄工艺去除位于牺牲衬底602中的被去除部分上的第二绝缘层106s的上部。在一些实施例中，执行第一减薄工艺，直到牺牲衬底602、缓冲层604、蚀刻停止层606和器件层108具有约17-25.5微米之间、约17-21微米之间或约21-25.5微米之间的组合厚度Tc。
在一些实施例中，第一减薄工艺通过机械研磨工艺、CMP、一些其他减薄工艺或前述的任何组合来执行。例如，第一次减薄工艺可完全通过机械研磨工艺执行。如上所述，去除图6的边缘部分610防止在研磨期间在边缘部分610处形成边缘缺陷。边缘缺陷具有在研磨期间在边缘部分610处形成和集中的倾向。
如图12中截面图1200所述，在牺牲衬底602(参见图11)中执行第一蚀刻。第一蚀刻在器件层108上停止并去除牺牲衬底602。在一些实施例中，蚀刻还去除位于牺牲衬底602的侧壁、缓冲层604的侧壁、蚀刻停止层606的侧壁、器件层108的侧壁或前述的任何组合上的第二绝缘层106s的一部分。在一些实施例中，完成第一蚀刻后，缓冲层604、蚀刻停止层606和器件层108具有约0.7-1.5微米之间、约0.7-1.1微米之间或约1.1-1.5微米之间的组合厚度Tc。
例如，第一蚀刻可通过氢氟酸/硝酸/乙酸(HNA)蚀刻剂、一些其他湿蚀刻剂、干蚀刻剂或一些其他蚀刻剂执行。例如，HNA蚀刻剂可以是或包括含有氢氟酸、硝酸和乙酸的化学溶液。第一蚀刻具有牺牲衬底602的材料的第一蚀刻速率，并还具有缓冲层604的材料的小于第一蚀刻速率的第二蚀刻速率。在一些实施例中，第一蚀刻速率比第二蚀刻速率大约90-100、90-95或95-100倍。例如，当通过HNA蚀刻剂执行第一蚀刻、牺牲衬底602是或包括P+单晶硅且缓冲层604是或包括P-单晶硅时，可出现这些实施例。
如图13中截面图1300所示，在缓冲层604上执行第二减薄工艺以去除缓冲层604的上部，从而减小缓冲层604的厚度Tb。在一些实施例中，执行第二减薄工艺，直到缓冲层604、蚀刻停止层606和器件层108具有约0.4-1.0微米之间、约0.4-0.7微米之间或约0.7-1.0微米之间的组合厚度Tc。例如，第二减薄工艺可通过CMP、一些其他合适的减薄工艺或前述的任何组合来执行。
如图14中截面图1400所述，在缓冲层604(参见图13)中执行第二蚀刻。第二蚀刻在蚀刻停止层606上停止并去除缓冲层604。在一些实施例中，完成第二蚀刻后，蚀刻停止层606和器件层108具有约30-60纳米之间、约20-45纳米之间或约45-60纳米之间的组合厚度Tc。
例如，第二蚀刻可通过TMAH蚀刻剂、一些其他合适的湿蚀刻剂、干蚀刻剂或一些其他合适的蚀刻剂来执行。例如，TMAH蚀刻剂可以是或包括含有四甲基氢氧化铵的化学溶液或水溶液。第二蚀刻具有缓冲层604的材料的第一蚀刻速率，并还具有蚀刻停止层606的材料的小于第一蚀刻速率的第二蚀刻速率。在一些实施例中，第一蚀刻速率与第二蚀刻速率的比率(即选择性)较高。例如，该比率可较高，因为第一蚀刻速率比第二蚀刻速率大约12、30或50倍和/或比第二蚀刻速率大约12-100、30-100、30-50或50-100倍。
例如，在以下实施例中，第一蚀刻速率可比第二蚀刻速率大约12倍或更多倍：第二蚀刻由TMAH蚀刻剂执行；缓冲层604是P-单晶硅或包括P-单晶硅；蚀刻停止层606是或包含未掺杂的硅锗，该锗浓度在约20-60原子％之间或约22-25原子％之间。此外，在以下实施例中，第一蚀刻速率可比第二蚀刻速率大约30-100倍：第二蚀刻由TMAH蚀刻剂执行；缓冲层604是P-单晶硅或包括P-单晶硅；蚀刻停止层606是或包括硅锗，其中锗浓度在约20-60原子％之间，硼掺杂浓度为约1x1019至5x1021原子/cm3或约5x1019至约3x1021原子/cm3。此外，例如，在以下实施例中，第一蚀刻速率可比第二蚀刻速率大约30-100倍：第二蚀刻由TMAH蚀刻剂执行；缓冲层604是P-单晶硅或包括P-单晶硅；蚀刻停止层606是或包括元素硅，其中硼掺杂浓度为约1x1019至5x1021原子/cm3或约5x1019至约3x1021原子/cm3。
因为第一蚀刻速率与第二蚀刻速率的比率高，所以可在对蚀刻停止层606的顶面的损坏最小的情况下去除缓冲层604。因此，蚀刻停止层606具有小TTV且后续处理高度均匀。例如，去除蚀刻停止层606的后续蚀刻可以是高度均匀的，导致对器件层108的顶面的损坏较小(例如，由于过度蚀刻)。后续处理越均匀，器件层108的最终厚度越均匀，且器件层108的质量越高。
如果蚀刻停止层606中的锗浓度太低(例如，小于约22％、20％或一些其他合适的百分比)，则第一蚀刻速率与第二蚀刻速率的比率可能较低，从而使蚀刻停止层606经受损坏。类似地，如果蚀刻停止层606中的硼掺杂浓度太低(例如，小于约5x1019原子/cm3、约1x1019原子/cm3或一些其他合适的掺杂浓度)，则第一蚀刻速率与第二蚀刻速率的比率可能较低，从而使蚀刻停止层606经受损坏。第一蚀刻速率与第二蚀刻速率的低比率可能反过来可能导致高TTV和后续处理不均匀。
如图15中截面图1500所示，在蚀刻停止层606(参见图14)中执行第三蚀刻。第三蚀刻在器件层108上停止并去除蚀刻停止层606。在一些实施例中，在完成第三蚀刻后，器件层108的厚度Td在约20-35纳米之间、约30-27纳米之间或约27-35纳米之间。
例如，第三蚀刻可通过HCl蚀刻剂、一些其他合适的湿蚀刻剂、干蚀刻剂或一些其他合适的蚀刻剂来执行。例如，HCl蚀刻剂可以是或包括含有盐酸的化学或水溶液。例如，盐酸可按重量或体积构成化学溶液或水溶液的0.1-2.0％。例如，HCl蚀刻剂可在约600-900℃、约600-750℃或约750-900℃的温度下和/或在约5-760torr、约5-380torr或约380-760torr的压力下施加到蚀刻停止层606。此外，例如，可将HCl蚀刻剂施加到蚀刻停止层606约20-1500秒、约20-1200秒或约160-1500秒，和/或例如，可在使氢气(例如，H2)在蚀刻停止层606上流动的同时施加。例如，氢气的流速可以是约1-30SLM、约1-15SLM或约15-30SLM。
第三蚀刻具有蚀刻停止层606的材料的第一蚀刻速率，并还具有器件层108的材料的小于第一蚀刻速率的第二蚀刻速率。在一些实施例中，第一蚀刻速率基本上大于第二蚀刻速率，从而第三蚀刻相对于器件层108对蚀刻停止层606的选择性高。例如，第一蚀刻速率可比第二蚀刻速率大约30-60、30-45、45-60或60-80倍，和/或第一蚀刻速率可比第二蚀刻速率大约30、45、60或80倍，从而选择性高。例如，当通过HCl蚀刻剂执行第三蚀刻、蚀刻停止层606是或包括硅锗或硼掺杂的元素硅且器件层108是或包括单晶硅时，可出现这些实施例。在第三蚀刻对蚀刻停止层606相对于器件层108具有高选择性的实施例中，器件层的损坏(例如，由于过度蚀刻)是最小的且器件层的TTV很小。这导致此后在器件层108上形成的半导体器件的低泄漏和高功率效率。此外，半导体器件之间的均匀性较高。
在一些实施例中，执行原位退火以使器件层108的顶面平滑。原位退火是“原位”的，因为器件层108从执行第三蚀刻到执行原位退火的时间内不移动。通过使器件层108的顶面平滑，器件层108的TTV较低。这反过来促进了在器件层108上的半导体器件之间的高度均匀性，且随着半导体器件尺寸的不断缩小而变得越来越重要。
例如，原位退火可通过在升高的温度下使氢气(例如，H2)流过器件层108来执行。例如，氢气的流速可以是约10-30SLM、约10-20SLM或约20-30SLM，和/或例如，升高的温度可以是约750-1100℃、约750-925℃或约925-1100℃。例如，原位退火可持续约30-300秒、约30-165秒或约165-300秒，和/或例如，可在约5-760torr、约5-380torr，或约380-760torr的压力下执行。
如图16中截面图1600所述，测量器件层108的厚度Td。在一些实施例中，器件层108的厚度Td在器件层108上的单个位置处执行测量。在其他实施例中，器件层108的厚度Td在整个器件层108上的多个位置处执行测量。在一些实施例中，器件层108的厚度Td可选地使用光学器件1602来测量。例如，光学器件1602可用于通过光谱反射率、椭圆光度法、一些其他光学厚度测量技术或前述的任何组合来测量器件层108的厚度Td。
测量后，确定器件层108的测量厚度与器件层108的所需最终厚度之间的差异。在器件层108的厚度Td在多个位置处执行测量的一些实施例中，多个测量值组合成一个值，用于确定差值。例如，多个测量值可通过平均函数、最大函数、最小函数、中值函数或一些其他函数来组合。然后，在器件层108上执行的多个去除循环之间分割测量厚度和期望最终厚度之间的差异，以达到所需的最终厚度，从而每个去除循环具有目标去除量。例如，假设测量的厚度与期望的最终厚度之间的差异是10纳米，10纳米可在两个去除循环中分开，从而第一去除循环可具有5纳米的目标去除量且第二去除循环具有5纳米的目标去除量。再例如，假设测量的厚度与期望的最终厚度之间的差异是10纳米，10纳米可在两个去除循环中分开，从而第一去除循环可具有7纳米的目标去除量且第二去除循环具有3纳米的目标去除量，反之亦然。在一些实施例中，每个去除循环的目标去除量是测量的厚度和期望的最终厚度之差除以去除循环的总数。在其他实施例中，每个去除循环的目标去除量从第一去除循环增加到最后去除循环，从而与剩余去除循环相比，最后去除循环去除了最少量的器件层108。
如图17A、图17B和图18各自的截面图1700A、1700B、1800所示，执行第一去除循环以从器件层108去除对应的目标去除量。注意到，例如，图17B是可在图17A的框BX内截取的放大的截面图1700B。
在图17A和17B中，氧化器件层108的顶面。该氧化部分地耗尽器件层108以减小器件层108的厚度Td。此外，该氧化在器件层108上形成氧化物层1702。例如，氧化物层1702中的虚线LN可表示氧化之前的器件层108的顶面。在一些实施例中，氧化物层1702的厚度To约为器件层108的厚度减小量TΔd的两倍。
例如，可通过将器件层108暴露于水溶液来执行氧化。例如，暴露可持续约5-60秒、约5-30秒或约30-60秒。例如，水溶液可包括溶解在去离子水中的臭氧(例如O3)。例如，可改变氧化的一个或多个参数以控制氧化，因此器件层108的厚度减小量TΔd等于或约等于目标去除量。例如，参数可包括暴露的持续时间、化学溶液中的臭氧量、一些其他参数或前述的任何组合。在一些实施例中，通过实验来确定参数(s)和厚度减小量TΔd之间的关系，因此可调整参数以高精度地实现目标去除量。
在图18中，在氧化物层1702(参见图17A和图17B)中执行第四蚀刻。第四蚀刻在器件层108上停止并去除氧化物层1702。例如，第四蚀刻可通过氢氟酸(HF)蚀刻剂、一些其他合适的湿蚀刻剂、干蚀刻剂或一些其他合适的蚀刻剂来执行。例如，HF蚀刻剂可以是或包括含有氢氟酸的化学或水溶液。例如，氢氟酸可按重量或体积构成化学溶液或水溶液的0.1-1.0％。例如，HF蚀刻剂可施加到氧化物层1702上约10-30秒、约10-20秒或约20-30秒。
第四蚀刻具有氧化物层1702的材料的第一蚀刻速率，并还具有器件层108的材料的小于第一蚀刻速率的第二蚀刻速率。在一些实施例中，第一蚀刻速率与第二蚀刻速率的比率(即选择性)较高。例如，该比率可较高，因为第一蚀刻速率比第二蚀刻速率大约12、30、50或100倍。例如，当氧化物层1702是或包括氧化硅且器件层108是或包括单晶硅时，第一蚀刻速率与第二蚀刻速率的比率较高的实施例可出现。因为第一蚀刻速率与第二蚀刻速率的比率高，所以可在对器件层108的顶面的损坏最小的情况下(例如，过渡蚀刻)去除氧化物层1702。因此，器件层108具有较小的TTV和较高的结晶质量。
如图19A、图19B和图20各自的截面图1900A、1900B、2000所示，重复图17A、图17B和图18的行为以执行第二去除循环。第二去除循环从器件层108去除相应的目标去除量，并还将器件层108减薄至期望的最终厚度。图19A和图19B重复图17A和图17B中的行为，且例如，图19B是可在图19A的框BX中截取的放大截面图1900B。图20重复图18中的行为。器件层108、第一绝缘层106f、第二绝缘层106s和操作衬底104共同限定SOI衬底102。
在一些替代性实施例中，重复图17A、图17B和图18中的行为多次，以执行将器件层108减薄至所需最终厚度的其他去除循环。在一些替代性实施例中，在每个去除循环中执行图16中的测量，且基于器件层108的最新测量值来更新剩余去除循环的目标去除量。
通过将器件层108循环地减薄到期望的最终厚度(如图16、图17A、图17B、图18、图19A、图19B和图20所示)，可执行多次小的去除而不是一次大的去除。这反过来能够更大程度地控制器件层108的最终厚度。例如，器件层108的厚度Td可精确地减小到小于约20或10纳米和/或在约7-20纳米之间、约7-13纳米之间或约13-20纳米之间的最终厚度。这种小厚度适用于完全耗尽的MOS器件和其他先进的MOS器件。
如图21中截面图2100所述，在器件层108上形成多个半导体器件402。例如，半导体器件402可参考图4所描述的和/或例如可以是MOSFET、一些其他MOS器件、一些其他IGFET、一些其他合适的半导体器件或者前述的任何组合。此外，例如，半导体器件402可以是完全耗尽的或部分耗尽的半导体器件。
在一些实施例中，一种用于形成半导体器件402的工艺包括在器件层108上沉积栅极介电层和导电层、随后将介电层和导电层图案化(例如，通过光刻)成栅极410和栅极介电层408。为了便于说明，仅一个栅极410标记为410，且仅一个栅极介电层408标记为408。器件层108被掺杂(例如，通过离子注入或一些其他掺杂工艺)以限定与栅极410的侧壁邻接的源极/漏极404。为了便于说明，仅一个源极/漏极404标记为404。在一些实施例中，在形成半导体器件402之前，形成穿过器件层108延伸到第二绝缘层106s的隔离结构412。
如图22中截面图2200所述，在器件层108和半导体器件402上形成BEOL互连结构414。BEOL互连结构414包括互连介电层、多个导线418和多个通孔420。为了便于说明，仅一些导线418标记为418，且仅一些通孔420标记为420。互连介电层包括层间介电(ILD)层416ild、多个芯线间介电(IWD)层416iwd和钝化层416p。IWD层416iwd堆叠在ILD层416ild上，且钝化层416p位于IWD层416iwd上方。例如，ILD层416ild、IWD层416iwd和钝化层416p可以是或包括BPSG、PSG、USG、一些其他低κ电介质、氧化硅、一些其他电介质或前述的任何组合。导线418和通孔420交替地堆叠在由ILD层416ild、IWD层416iwd和钝化层416p限定的互连介电层中。
在一些实施例中，一种用于形成BEOL互连结构414的工艺包括通过单镶嵌工艺来形成通孔420的最底层、随后通过单镶嵌工艺来形成导线418的最底层。此外，在一些实施例中，该工艺包括通过重复执行双镶嵌工艺来形成通孔420的剩余层和导线418的剩余层。在一些实施例中，单镶嵌工艺包括沉积介电层、用单层导电部件(例如，通孔或导线层)的开口图案化介电层、并用导电材料填充开口，以形成单层导电部件。例如，介电层可对应于ILD层416ild或IWD层416iwd的底部IWD层。在一些实施例中，双镶嵌工艺包括沉积介电层、用两层导电部件(例如，通孔层或导线层)的开口图案化介电层、并用导电材料填充开口，以形成两层导电部件。例如，介电层可对应于底部IWD层上方的IWD层416iwd中的一个。
参考图23，提供图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22中方法的一些实施例的框图2300。例如，该方法形成厚度在约7-20纳米之间的薄SOI衬底。
在2302处，第一绝缘层形成在操作衬底上。例如，参见图5。
在2304处，缓冲层、蚀刻停止层、器件层和介电帽层堆叠形成在牺牲衬底上。例如，参见图6。在一些实施例中，缓冲层是或包括P-单晶硅，牺牲衬底是或包括P+单晶硅，器件层是或包括单晶硅，电容器介电层是或包括氧化物，或前述的任何组合。在一些实施例中，蚀刻停止层606是或包括硅锗，其中锗浓度在约20-60原子％之间，硼掺杂浓度为约1x1019至5x1021原子/cm3。在一些实施例中，蚀刻停止层606是或包括未掺杂硅锗，其中锗浓度在约20-60原子百分比之间。在一些实施例中，蚀刻停止层606是或包括元素硅，其中硼掺杂浓度为约1x1019至5x1021原子/cm3。
在2306处，去除缓冲层、蚀刻停止层、器件层和介电帽层的边缘部分。例如，参见图7。
在2308处，去除介电帽层。例如，参见图8。
在2310处，第二绝缘层形成在器件层上。例如，参见图9。在一些实施例中，第二绝缘层具有负电荷或中性电荷。通过具有中性电荷，第二绝缘层不会影响此后形成在器件层上的半导体器件的性能(例如，导通电阻、阈值电压等)。通过具有负电荷，第二绝缘层静电排斥负电荷，从而防止或减少所述半导体器件的泄漏。
在2312处，牺牲衬底与操作衬底接合，从而缓冲层、蚀刻停止层、器件层、第一绝缘层和第二绝缘层位于器件和操作衬底之间。例如，参见图10。
在2314处，去除牺牲衬底、缓冲层和蚀刻停止层。例如，参见图11至图15。例如，牺牲衬底的去除可通过机械研磨、HNA工艺、一些其他去除工艺或前述的任何组合来执行。例如，缓冲层的去除可通过CMP、TMAH蚀刻、一些其他去除工艺或前述的任何组合来执行。例如，蚀刻停止层的去除可通过HCl蚀刻、一些其他去除工艺或前述的任何组合来执行。
例如，至少在缓冲层是或包括单晶硅且蚀刻停止层是或包括未掺杂的硅锗、硼掺杂硅锗或硼掺杂的元素硅的实施例中，TMAH蚀刻可相对于蚀刻停止层对缓冲层具有高选择性。高选择性使缓冲层能够去除而对蚀刻停止层的损害最小，由此蚀刻停止层可具有较小TTV且后续处理可以是高度均匀的。例如，至少在器件层是或包括单晶硅且蚀刻停止层是或包括未掺杂的硅锗、硼掺杂硅锗或硼掺杂的元素硅的实施例中，HCl蚀刻可相对于器件层对蚀刻停止层具有高选择性。高选择性使蚀刻停止层能够去除而对器件层的损害最小，从而器件层可具有较小TTV、低表面粗糙度和高结晶质量。因此，形成在器件层上的半导体器件更均匀并具有更好的性能(例如，更少的泄漏、更高的功率效率等)。
在一些实施例中，在去除蚀刻停止层之后，执行退火工艺以使器件层的顶面平滑。退火工艺原位执行，从而从蚀刻停止层的去除到退火工艺，不移动器件层。通过使器件层的顶面平滑，器件层的TTV和表面粗糙度进一步减小，从而进一步增强了此后形成的半导体器件的均匀性。
在2316处，器件层通过循环氧化和去除产生的氧化物来执行减薄。例如，参见图16、图17A、图17B、图18、图19A、图19B和图20。通过循环减薄器件层，可执行多个小的去除而不是一个大的去除。这反过来能够更大程度地控制器件层的最终厚度。
在2318处，半导体器件形成在器件层上。例如，参见图21。
在2320处，互连结构形成在半导体器件和器件层上方。例如，参见图22。
如参考图5至图16、图17A、图17B、图18、图19A、图19B和图20至图22并还参考图23所示，可形成SOI衬底而不会引起第二绝缘层和器件层的注入辐射和/或等离子体损坏。不通过第二绝缘层和器件层执行注入。此外，第二绝缘层和器件层可不直接暴露于等离子体。由于第二绝缘层和器件层不受到注入辐射和/或等离子体损坏，因此在器件层上形成的半导体器件的泄漏和功耗很低。
参考图24，提供了用于执行器件层减薄的方法的一些实施例的框图2400。例如，该方法可在图23中的2316处执行，以循环减薄器件层。
在2402处，测量器件层的厚度。例如，参见图16。例如，该厚度可进行光学测量。
在2404处，器件层的顶部被氧化以部分地耗尽器件层，其中氧化形成了氧化物层并减小了器件层的厚度。例如，参见图17A和图17B以及图19A和图19B。例如，厚度减小量可小于器件层的测量厚度与器件层的期望最终厚度之间的差。例如，可通过将器件层暴露于水溶液来执行氧化，该水溶液中溶解有臭氧。
在2406处，去除氧化物层。例如，参见图18和图21中。例如，去除可通过HF蚀刻或一些其他蚀刻来执行。
在2408处，重复2404和2406处的动作一次或多次，直到器件层的测量厚度与器件层的所需最终厚度之间的差值约等于器件层在2404处氧化的总厚度减小量。如上所述，通过将器件层循环减薄至期望最终厚度，可执行多个小的减薄处理而不是一个大的减薄处理。这反过来能够更大程度地控制器件层的最终厚度。
虽然示出了图23和图24中的框图2300、2400并在本发明中描述为一系列行为或事件，但应了解，这些行为或事件的所示顺序不应被解释为限制意义。例如，一些行为可以不同的顺序发生和/或与除了这里示出和/或描述的行为或事件之外的其他行为或事件同时发生。此外，并非所有示出的行为都可能需要实现本发明描述的一个或多个方面或实施例，且本发明描绘的一个或多个行为可在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种用于形成SOI衬底的方法，该方法包括：在牺牲衬底上外延形成器件层；将所述牺牲衬底与操作衬底接合，从而所述器件层位于所述牺牲衬底和所述操作衬底之间；去除所述牺牲衬底；以及循环减薄所述器件层，直到所述器件层具有目标厚度，其中每个减薄循环均包括氧化所述器件层的一部分并去除由所述氧化产生的氧化物。在一些实施例中，该方法还包括：测量所述器件层的厚度；以及确定所测量的厚度和所述目标厚度之间的厚度差，其中所述循环减薄具有至少两个减薄循环，并且所述至少两个减薄循环中的每个减薄循环部分地减小所述厚度差。在一些实施例中，所述氧化包括将所述器件层暴露在臭氧溶解在水中的化学溶液中，其中所述去除包括将所述氧化物暴露在包含氢氟酸的化学溶液中。在一些实施例中，该方法还包括：在所述牺牲衬底上外延形成蚀刻停止层，其中所述蚀刻停止层包括未掺杂硅锗、硼掺杂硅锗或硼掺杂元素硅，并且所述器件层在所述蚀刻停止层上形成；以及在所述牺牲衬底的所述去除和所述循环减薄之间去除所述蚀刻停止层。在一些实施例中，所述蚀刻停止层的所述去除包括HCl蚀刻。在一些实施例中，该方法还包括：在所述器件层上形成绝缘层，其中所述绝缘层具有中性净电荷，并在所述接合期间位于所述牺牲衬底和所述操作衬底之间。在一些实施例中，该方法还包括：在所述器件层上形成绝缘层，其中所述绝缘层具有负净电荷，并在所述接合期间位于所述牺牲衬底和所述操作衬底之间。在一些实施例中，所述绝缘层的所述形成包括氧自由基的氧化。
在一些实施例中，本申请提供了另一种用于形成SOI衬底的方法，该方法包括：在牺牲衬底上方外延形成缓冲层；在所述缓冲层上方外延形成蚀刻停止层；在所述蚀刻停止层上方外延形成器件层；将所述牺牲衬底与操作衬底接合，从而所述缓冲层、所述蚀刻停止层、和所述器件层位于所述牺牲衬底和所述操作衬底之间；去除所述牺牲衬底、所述缓冲层和所述蚀刻停止层；以及在所述蚀刻停止层的所述去除之后执行退火以使所述器件层的顶面平滑。在一些实施例中，所述蚀刻停止层包括硅锗，其中锗的原子百分比约为20-60％。在一些实施例中，所述蚀刻停止层是未掺杂的。在一些实施例中，所述蚀刻停止层掺杂有p型掺杂剂，掺杂浓度为每立方厘米约1×1019-5×1021个原子。在一些实施例中，所述蚀刻停止层包括元素硅，所述元素硅掺杂有p型掺杂剂，掺杂浓度为每立方厘米约1×1019-5×1021个原子。在一些实施例中，所述缓冲层的所述去除包括TMAH蚀刻。在一些实施例中，所述蚀刻停止层的所述去除包括HCl蚀刻。在一些实施例中，在所述蚀刻停止层的所述去除期间，在没有首先将所述器件层从其位置移动的情况下原位执行退火。
在一些实施例中，本申请提供了一种SOI衬底，所述SOI衬底包括：操作衬底；覆盖所述操作衬底的绝缘层；以及覆盖所述绝缘层的器件层，其中所述绝缘层中与所述器件层邻接的一部分具有负净电荷。在一些实施例中，所述绝缘层包括氧化硅，且所述器件层包括单晶硅。在一些实施例中，所述器件层的厚度约为7-14纳米。在一些实施例中，所述器件层具有p掺杂类型。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (20)

1.一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：
在牺牲衬底上外延形成器件层；
将所述牺牲衬底与操作衬底接合，从而所述器件层位于所述牺牲衬底和所述操作衬底之间；
去除所述牺牲衬底；以及
循环减薄所述器件层，直到所述器件层具有目标厚度，使用多重减薄循环，其中，每个减薄循环均包括氧化所述器件层的一部分并去除由所述氧化产生的氧化物，其中，所述多重减薄循环中的第一减薄循环比所述多重减薄循环中的最后的减薄循环移除器件层的更大厚度。
2.根据权利要求1所述的方法，还包括：
测量所述器件层的厚度；以及
确定所测量的厚度和所述目标厚度之间的厚度差。
3.根据权利要求1所述的方法，其中，所述氧化包括将所述器件层暴露在臭氧溶解在水中的化学溶液中，并且其中，去除包括将所述氧化物暴露在包含氢氟酸的化学溶液中。
4.根据权利要求1所述的方法，还包括：
在所述牺牲衬底上外延形成蚀刻停止层，其中，所述蚀刻停止层包括未掺杂硅锗、硼掺杂硅锗或硼掺杂元素硅，并且其中，所述器件层形成在所述蚀刻停止层上；以及
在所述牺牲衬底的去除和所述循环减薄之间去除所述蚀刻停止层。
5.根据权利要求4所述的方法，其中，所述蚀刻停止层的去除包括氯化氢气体(HCl)蚀刻。
6.根据权利要求1所述的方法，还包括：
在所述器件层上形成绝缘层，其中，所述绝缘层具有中性净电荷，并在所述接合期间位于所述牺牲衬底和所述操作衬底之间。
7.根据权利要求1所述的方法，还包括：
在所述器件层上形成绝缘层，其中，所述绝缘层具有负净电荷，并在所述接合期间位于所述牺牲衬底和所述操作衬底之间。
8.根据权利要求7所述的方法，其中，所述绝缘层的形成包括氧自由基的氧化。
9.一种用于形成绝缘体上硅(SOI)衬底的方法，所述方法包括：
在操作衬底上方形成第一绝缘层；
在牺牲衬底上方外延形成缓冲层；
在所述缓冲层上方外延形成蚀刻停止层；
在所述蚀刻停止层上方外延形成器件层；
在所述器件层上方形成第二绝缘层，所述第一绝缘层具有与所述第二绝缘层不同的电荷；
将所述牺牲衬底与操作衬底接合，从而所述缓冲层、所述蚀刻停止层和所述器件层位于所述牺牲衬底和所述操作衬底之间；
去除所述牺牲衬底、所述缓冲层和所述蚀刻停止层，而保留位于所述器件层和所述操作衬底之间的所述第一绝缘层和所述第二绝缘层；以及
在所述蚀刻停止层的去除之后，执行退火以使所述器件层的顶面平滑。
10.根据权利要求9所述的方法，其中，所述蚀刻停止层包括硅锗，其中，锗的原子百分比为20-60％。
11.根据权利要求10所述的方法，其中，所述蚀刻停止层是未掺杂的。
12.根据权利要求10所述的方法，其中，所述蚀刻停止层掺杂有p型掺杂剂，掺杂浓度为每立方厘米1×1019至5×1021个原子。
13.根据权利要求9所述的方法，其中，所述蚀刻停止层包括掺杂有p型掺杂剂的元素硅，掺杂浓度为每立方厘米1×1019至5×1021个原子。
14.根据权利要求9所述的方法，其中，所述缓冲层的去除包括四甲基氢氧化铵(TMAH)蚀刻。
15.根据权利要求9所述的方法，其中，所述蚀刻停止层的去除包括氯化氢气体(HCl)蚀刻。
16.根据权利要求9所述的方法，其中，在所述蚀刻停止层的去除期间，在没有首先将所述器件层从其位置移动的情况下原位执行所述退火。
17.一种绝缘体上硅(SOI)衬底，包括：
操作衬底；
富陷阱层覆盖在所述操作衬底上，所述富陷阱层具有相对于操作衬底和/或相对于器件层的高密度载流子陷阱；
绝缘层，所述绝缘层覆盖在所述操作衬底上的所述富陷阱层上；以及
所述器件层，所述器件层覆盖在所述绝缘层上，其中，所述绝缘层中与所述器件层邻接的一部分具有负净电荷。
18.根据权利要求17所述的绝缘体上硅衬底，其中，所述绝缘层包括氧化硅，并且其中，所述器件层包括单晶硅。
19.根据权利要求17所述的绝缘体上硅衬底，其中，所述器件层的厚度为7-14纳米。
20.根据权利要求17所述的绝缘体上硅衬底，其中，所述器件层具有p掺杂类型。
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