CN102983167A - 绝缘隐埋层中有带电区的衬底 - Google Patents

Abstract

本发明涉及一种绝缘隐埋层中有带电区的衬底。本发明特别涉及一种半导体结构，包括：连续包括基底晶片（1）、绝缘层（2）和半导体顶层（3）的衬底，所述半导体顶层（3）上的图像传感器器件，所述半导体结构的特征在于，所述绝缘层（2）包括电荷密度的绝对值在10¹⁰电荷/cm²以上的区域。

Description

绝缘隐埋层中有带电区的衬底

本申请是申请号为200880127888.8，申请日为2008年3月13日，发明名称为“绝缘隐埋层中有带电区的衬底”的中国专利申请的分案申请。

技术领域

本发明涉及一种包括基底晶片、绝缘层和半导体顶层的衬底，该衬底可用于电子器件，特别是存储器。

背景技术

DRAM存储器典型由一个晶体管和一个电容器构成（1T1C）。晶体管用作通路，电容器用于电荷存储。电容器可以是沟槽配置或是叠层电容器。一种新型的DRAM存储器可以仅包括一个晶体管，而不需要电容器，因此被称作无电容DRAM、1T或1T-RAM。这种类型的存储器通常是基于绝缘体上半导体（SeOI）型衬底，晶体管通过其浮体性能既充当瞬时控制器件又充当电荷存储器件。这种类型的实例为“浮体单元”（FBC）或“零电容RAM”（zRAM），尽管存在其他的变形。

图1显示了典型的1T存储器。

SeOI衬底从底部到顶部包括基底晶片10、绝缘层20以及也被称为“有用层”的半导体顶层30。

存储器器件由形成在半导体有用层30上的晶体管制成。在有用层30中制备源极S和漏极D，而在有用层30上的绝缘层上沉积栅极G。

对于诸如FBC之类的需要反向偏置的特定类型的1T存储器而言，电极E也安装在衬底的后侧，即安装在基底晶片上。

在1T存储器的工作过程中，电荷（空穴）通过碰撞电离从漏极区附近的沟道注入到晶体管体中。这些正电荷的存在使晶体管的Vt向低压方向漂移，并改变电流-电压特性。该漂移用于检测或“读取”单元的“1”或“0”的状态。

1T存储器为易失性存储器，执行周期性的刷新以向晶体管回存电荷，因此恢复编程状态。电荷主要通过各种泄露机制损失，电荷损失的速度决定了存储器单元的保持时间。如果该时间很短，则需要大量的刷新，导致高功耗和低输出。因此迫切需要尽量延长单元的保持时间，即晶体管中的电荷保持能力。为此目的，可使用后电极E来施加负电压，以便尽可能久地将电荷保持在晶体管体中，例如，靠近1T设计中的后界面。

但是，后电极的安装需要额外的处理和复杂的电路，这会导致其价格昂贵。

因此需要可以以较低成本增加1T存储器的保持时间的SeOI型衬底。

发明内容

本发明的第一个目的是提供一种连续包括基底晶片、绝缘层和半导体顶层的衬底，其特征在于，所述绝缘层包括电荷密度的绝对值在10¹⁰电荷/cm²以上的至少一个区域。

“区域”在这里表示整个绝缘层本身、构成绝缘层的一部分的层、或者嵌入绝缘层中的离散的岛。

根据本发明的第一实施例，所述绝缘层由选自二氧化硅、氮化硅或高k材料的材料制成。

根据第二实施例，所述绝缘层包括两个扩散阻挡层之间的电荷限制层，其中所述电荷限制层的电荷密度的绝对值在10¹⁰电荷/cm²以上。优选地，所述电荷限制层由氮化硅制成，所述扩散阻挡层由二氧化硅制成。或者，所述电荷限制层由二氧化硅制成，所述扩散阻挡层由氮化硅制成。

根据本发明的第三实施例，所述绝缘层包括电荷俘获岛，其中所述电荷俘获岛的总的电荷密度的绝对值不低于10¹⁰电荷/cm²。所述绝缘层有利地由二氧化硅制成，所述电荷俘获岛由硅制成。

优选地，绝缘层中所包括的电荷的至少一部分由离子来提供。第一种可能是，电荷密度为负，离子选自氟离子或氯离子。第二种可能是，电荷密度为正，离子选自硼离子或磷离子。

本发明的第二个目的是提供一种包括1TRAM存储器的半导体结构，所述1TRAM存储器包括绝缘体层上的浮体区域，其中所述绝缘层包括电荷密度的绝对值在10¹⁰电荷/cm²以上的区域。

本发明的第三个目的涉及一种用于制造连续包括基底晶片、绝缘层和半导体顶层的衬底的过程，其特征在于，包括对所述绝缘层的至少一个区域充电以使所述区域的电荷密度的绝对值在10¹⁰电荷/cm²以上的充电步骤。

根据该过程的第一实施例，所述充电步骤包括对所述绝缘层进行掺杂。

根据另一实施例，所述充电步骤包括通过半导体顶层在所述绝缘层中注入离子。

或者，该过程包括下列步骤：

-在所述基底晶片或施主晶片上形成所述绝缘层，

-键合所述基底晶片和所述施主晶片，使所述绝缘层位于界面处，

以及在键合步骤之前执行所述充电步骤。

所述充电步骤包括所述绝缘层的电子轰击或所述绝缘层的等离子体处理。

或者，形成所述绝缘层的步骤包括形成第一扩散阻挡层、电荷限制层和第二扩散阻挡层。

所述充电步骤包括所述电荷限制层的等离子体活化。

在一种变形中，所述充电步骤包括生成掺杂的电荷限制层，其中掺杂剂选自硼、磷、氯或氟，掺杂浓度在10¹⁰/cm²以上。

所述电荷限制层优选由氮化硅制成，所述扩散阻挡层由二氧化硅制成。

根据本发明的另一实施例，该过程在所述键合步骤之前包括在所述绝缘层中形成电荷俘获岛。例如，所述电荷俘获岛由硅制成。

本发明的第四个目的是提供一种用于对连续包括基底晶片、绝缘层和半导体顶层的衬底的所述绝缘层充电的过程，其特征在于，所述绝缘层包括密度在10¹⁰原子/cm²以上的原子种类，其中所述原子种类能够在向所述绝缘层中注入电荷载体的情况下变成离子。

根据本发明的一个方面，提出一种半导体结构，包括：连续包括基底晶片、绝缘层和半导体顶层的衬底，所述半导体顶层上的图像传感器器件，所述半导体结构的特征在于，所述绝缘层包括电荷密度的绝对值在10¹⁰电荷/cm²以上的区域。

附图说明

结合附图阅读下面的说明书，本发明的其他特点、目的和优点将更为明显：

图1显示了根据现有技术的1T存储器；

图2显示了用于通过SmartCut^TM工艺制作SeOI衬底的步骤；

图3显示了根据本发明的SeOI型衬底的第一实施例；

图4显示了第二实施例；

图5显示了本发明的第三实施例。

具体实施方式

本发明的总体思想是在有用层和绝缘层的界面下方用位于SeOI型结构中的电荷代替后电极。带负电荷的绝缘层与后电极的作用相同，即在SeOI结构中产生负电压以保持绝缘层附近的空穴。

相反，带正电荷的绝缘层能够在采用PMOS晶体管的某些类型的1TRAM中保持电子，从而保持电子电荷。

标准结构

本发明提供一种SeOI类型标准衬底。这种结构包括基底晶片1、绝缘层2以及顶层3。

基底晶片1可由体材料（bulk）或复合材料制成。

绝缘层2由具有电绝缘性能的材料制成。在本文中，“绝缘层”表示具有介电性能的单层或不同材料的叠层。

绝缘层2通常为氧化物，例如二氧化硅（SiO₂）。在这种情况下，绝缘层2通常被称作“BOX”（Buried Oxide layer，隐埋氧化物层）。

绝缘层2还可由氮化硅、氮化物-氧化物组合物、或诸如二氧化铪之类的“高k”材料（“high k”material）制成。

绝缘层的厚度典型介于10埃和5000埃之间。

也被称作“有用”（useful）层或“有源”（active）层的半导体顶层3由诸如硅之类的半导体材料制成。

这种SeOI衬底可通过Smart Cut^TM工艺或通过任何其他的可能工艺制成。

美国专利5,374,564中详细描述了Smart Cut^TM工艺。

参考图2，该工艺典型包括下列步骤：

a)提供由半导体材料制成的基底晶片1和施主晶片4；

b)氧化其中一个晶片或两个晶片-优选氧化施主晶片4，从而在施主晶片4上创建绝缘层2；

c)在施主晶片中注入离子，以便在与有源层3的厚度相对应的深度处创建脆弱区40；

d)将施主晶片4键合到基底晶片1上，使绝缘层2位于界面处；

e)按照脆弱区40分离施主晶片，从而将顶层3转移到基底晶片1上。

绝缘层2的电荷密度的绝对值在10¹⁰电荷/cm²以上，例如在10¹¹电荷/cm²以上。

可采用拟-MOS（pseudo-MOS）技术或汞-FET（mercury-FET）测量法来测量该电荷。

当电荷为正电荷（例如空穴）时，电荷密度为正；当电荷为负电荷（例如电子）时，电荷密度为负。

要注意的是，常规的SeOI型衬底中的隐埋氧化层通常略微带电，但是所带电荷尽可能的少，以免基底晶片中出现电损失，例如申请US2006/0166451所述。

在接下来的描述中，假设必须被保持在绝缘层附近的电荷为空穴（即正电荷），则绝缘层必须带负电荷。其他的保持方式，如保持在晶体管体中或顶部沟道附近，可从类似的方法获益。

但是，本发明逆向应用到采用带正电荷的绝缘层将电荷保持在绝缘层附近的问题。

第一实施例——带电BOX层

在该实施例中，带电区为绝缘层本身。

绝缘层优选由二氧化硅制成：因此可称之为“BOX”。

参考图3，带电BOX层2典型包括诸如氯离子或氟离子之类的离子。

如果BOX层2为带正电荷，则其包括诸如硼离子或磷离子之类的离子。

假设工艺的目标是激活全部离子，离子的密度近似于电荷的密度。

离子可以不均匀地分布在BOX层内。

或者，离子可以集中在BOX层的特定深度周围。

可在形成SeOI衬底之后或者在施主晶片和基底晶片键合之前将离子（通过顶层3）注入到绝缘层中。

在注入步骤中，离子被注入到绝缘层内。本领域技术人员能够调整注入的参数（即离子的剂量和能量），以在绝缘层内获得在特定深度处具有最大浓度的注入分布。

注入能量可在1keV至300keV范围内，例如10keV-100keV，剂量可在10¹³至10¹⁷原子/cm²范围内。

通常注入一种离子种类，不过如果需要特定的化合物，也可以使用一种以上的离子种类。

或者可在施主晶片与基底晶片键合之前在绝缘层2上进行等离子体处理。

这种等离子体处理的条件典型为：功率为300W至1kW，例如535W，压强介于10和500mT之间，典型为50mT，流速为100至300sccm，优选为大约200sccm，温度介于23和30°C之间，优选为27°C，处理时间为3至60秒，典型为大约30秒。

或者，直接在键合之前，在层2作为晶片表面层的构造中对层2进行电子轰击可以向层2提供负电荷。

第二实施例-带电区是扩散阻挡层之间的电荷限制层

参考图3，SeOI衬底可有利地包括绝缘层2，绝缘层2包括一侧或两侧被扩散阻挡层6限制的电荷限制层5，扩散阻挡层6由能够防止衬底内的离子或电荷扩散的材料制成。

为了防止扩散并因此防止电荷耗散，既需要顶部阻挡层，又需要底部阻挡层。

例如，由二氧化硅制成的电荷限制层5介于由氮化硅制成的两个阻挡层6之间。当负离子是在SiO₂中扩散的氟时，这种配置特别有益。

或者，电荷限制层5可由氮化硅制成，阻挡层6可由二氧化硅制成。

可以在键合之前，通过在施主晶片或基底晶片上构造电荷限制层5和阻挡层6来制备该结构。

在键合之前，通过相继沉积第一阻挡层6、电荷限制层5、以及第二阻挡层6，可将绝缘层2完全构造在一个晶片上。

或者，可将第一阻挡层6和电荷限制层5沉积在其中一个晶片上，将第二阻挡层沉积在另一个晶片上。然后在界面键合晶片与电荷限制层5。

每种设置都暗含采用氧化物到硅的键合对氧化物到氧化物的键合。

可通过厚度为10至500埃的薄膜沉积，例如LPCVD或PECVD，来制备阻挡层6。

优选在键合之前通过对阻挡层上所沉积的层进行等离子活化来形成电荷限制层5。

或者，可在键合到具有顶部绝缘层（即第二阻挡层6）的第二晶片之前，通过诸如LPCVD（低压化学气相沉积）或PECVD（等离子体增强化学气相沉积）的技术在具有沉积绝缘层（即第一阻挡层6）的晶片上沉积氧化物或氮化物的掺杂层，从而形成电荷限制层5。

因此将带电掺杂层5嵌在两个绝缘层6之间。

搀杂剂选自硼、磷、氯或氟，掺杂浓度不低于10¹⁰/cm²，例如不低于10¹¹/cm²。

电荷限制层的厚度可以是大约10至1000埃。

图4的叠层6，5，6也被称为“ONO”（“氧化物氮化物氧化物”）。其例如用于某类叫做“SOONO”（ONO上硅）的1T存储器中，也用于非易失性闪存中；但是在这种情况下，该叠层不是隐埋绝缘层，而是浮栅绝缘层，并且不带电。

第三实施例-由嵌入的电荷俘获岛构成的带电区

与电荷在电荷限制层5中均匀分布的第二实施例相比，在该第三实施例中，电荷局限在嵌入绝缘层2的岛7中。该配置在图4中显示。

向绝缘层2中注入临界剂量的所需离子，例如氯或氟，之后进行退火，在退火过程中形成（例如）Si-F相的核子的析出和生成，从而可形成岛7。

可在键合之前或之后执行该注入步骤，并采用与第一实施例相同的剂量。

或者，可在由SiO₂或Si₃N₄制成的绝缘层中注入硅，从而形成由硅构成的电荷俘获岛。

由于直接通过薄膜沉积控制掺杂浓度，因此在退火前生长掺杂带电层更合适。

如果岛7在形成时不带电，则可以晚些再带电。例如，可以通过在结构上施加高电压或者用电子轰击它来在岛中注入电子。

另一种可能是在岛中注入离子。

第四实施例-铁电材料

根据本发明的第四实施例，SeOI衬底的绝缘层包括铁电材料，例如铅的氧化物以及锆酸铅和/或钛酸铅Pb(Zr_x，Ti_1-x)O₃，其中x在0到1之间。

或者，绝缘层由例如铁电材料的叠层构成。

实际上，铁电材料具有显现自发的偶极矩的特性，因此在衬底中建立永久电场。

电场必须定向为在绝缘层和顶层的界面处累积空穴。

第五实施例，绝缘层中的电活性缺陷

另一种可能是在绝缘层中或在绝缘层上创造电活性缺陷，例如引起绝缘层和相邻层之间的界面陷阱电荷密度（DIT）的缺陷。

制备了衬底结构之后，例如通过注入，或者通过用与衬底紧密接触的电极板施加电场，可在绝缘层中注入额外的电荷。电荷可因此被根据上述示例变成离子的原子种类俘获。这种电荷注入例如可用来调整电荷水平。

原则上，希望这种SeOI衬底在FBC存储器的整个使用寿命中具有永久电荷密度。

但是，应注意，取决于所采用的技术，例如在制备SeOI衬底上的晶体管的过程中，绝缘层中的电荷可能会耗散。

实际上，制备过程涉及高温下的热处理——典型在600°C或更高的温度下——从而电荷被耗散。

在这种情况下，同样地，上文所述的电荷注入可用于调整电荷水平以及例如恢复初始电荷水平。

例如，已被注入到绝缘层中的原子种类可变成中性的，但仍保持在绝缘层中。

绝缘层因此保持使之与已知的SeOI衬底区别的特征（即原子种类的存在），并且能够在制备晶体管之后再次带电。

具有上文所述的带电绝缘层的SeOI衬底可用于制备1TRAM存储器。为此目的，在半导体顶层中形成晶体管的源极和漏极，而将栅极沉积在半导体顶层上的绝缘层上。

如必要，即，如果绝缘层的电荷在制备晶体管的过程中已经耗尽，则可以执行再次对绝缘层充电的步骤。

于是，该1T器件包括在器件的整个使用寿命中电荷密度基本不变的绝缘层。

此外，通常在器件被形成在顶层之前提供带电绝缘层和SeOI衬底，但是例如在器件的三维集成的情况下，也可以首先在初始衬底中形成器件，然后将该初始衬底的顶部转移到基底晶片上，带电绝缘层位于顶层与基底晶片之间，从而形成本发明的SeOI衬底。

上文所述的具有带电绝缘层的SeOI衬底还可以用于其它类型的应用，例如作为用于容纳或包含图像传感器器件的衬底。如US5227313所述，对于这种应用，通常对SeOI衬底的顶层掺杂例如硼，以便形成向传感器本身驱动光生电荷的电势。但是沿顶层厚度适当的硼浓度分布的形成是成问题的。例如，应考虑到在涉及到将衬底暴露在较高温度的传感器器件制造步骤中所发生的掺杂剂扩散。通过用根据本发明的带电绝缘层来代替顶层的硼掺杂或减少硼掺杂，可有利地解决该问题。在这种情况下，选择电荷的类型以从顶层/绝缘层界面向图像传感器器件的有源元件驱赶光生电荷。在“背面照明”应用中，可将SeOI衬底的基底晶片选择成透明的（例如由玻璃或石英制成）；或者可以在形成传感器器件后将其除去，如US5244817所述。

Claims (4)

1.一种半导体结构，包括：

-连续包括基底晶片（1）、绝缘层（2）和半导体顶层（3）的衬底，

-所述半导体顶层（3）上的图像传感器器件，

所述半导体结构的特征在于，所述绝缘层（2）包括电荷密度的绝对值在10¹⁰电荷/cm²以上的区域。

2.如权利要求1所述的半导体结构，其特征在于，所述绝缘层（2）包括两个扩散阻挡层（6）之间的电荷限制层（5），其中所述电荷限制层（5）的电荷密度的绝对值在10¹⁰电荷/cm²以上。

3.如权利要求2所述的半导体结构，其特征在于，所述电荷限制层（5）由氮化硅制成，所述扩散阻挡层由二氧化硅制成。

4.如权利要求2所述的半导体结构，其特征在于，所述电荷限制层（5）由二氧化硅制成，所述扩散阻挡层（6）由氮化硅制成。

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