CN101009220A - 具有改进电特性的复合基片的制造方法 - Google Patents

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Abstract

本发明涉及一种具有改进电特性的复合基片的制造方法，所述复合基片(4)包括至少一个插入在支撑基片(1)和半导体材料的活性层(21)之间的薄绝缘层(32)，其以如下顺序包含以下步骤：在源基片上形成或沉积绝缘层(32)，并且选择性地在所述支撑基片(1)上形成或沉积绝缘层(31)；对所述绝缘层(32)进行恢复热处理和选择性地对形成在所述支撑基片(1)上的所述绝缘层(31)进行恢复热处理；对将粘合在一起的两个面中的至少一个面进行等离子体活化；通过分子结合粘合两个基片，以使所述绝缘层(32)位于其间；和将部分所述源基片剥离，从而仅保留构成所述活性层(21)的材料的厚度。该方法可以制造具有改进电特性的基片(4)。

Description

具有改进电特性的复合基片的制造方法
技术领域
本发明涉及一种称为“混和(hybrid)”或“复合”型基片的低温制造方法，所述基片包括至少一个内埋式绝缘层，即该绝缘层插入在支撑基片与来自源基片的半导体材料的活性层之间。
更准确地说，本发明涉及一种获得具有充分改进的电特性的上述复合基片的方法。所述基片用于光学、电学和光电子学领域。
背景技术
在下面的说明书和权利要求中，术语“绝缘体”表示可以具有高介电常数的电绝缘材料。
此外，由本发明的方法所面对的复合基片的特征均在于它们不能经受高温热处理而不受损。它们可分成两类。
第一类包括下述复合基片：其中供体基片与受体基片中的至少一种基片不能暴露于被定义为“升高的”温度乃至高温下。
几种该供体基片或受体基片可以如下区分：
a)包含可扩散元素的基片：
“升高的”温度是超过该温度时元素的扩散会受到损害的温度。此种情况的基片包括：
·掺杂分布图(例如，硼或砷的掺杂分布图)；
·内埋式金属层(接地面、内埋式栅极)；或
·具有需要保护的清晰界面的半导体层的层叠体(锗化硅(SiGe)上硅(Si)，或锗(Ge)上硅(Si))；
b)在高温下不稳定或为液态的基片
●例如，锗的熔点约为900℃，不能经受高于750℃或甚至高于600℃的温度；
●包含处于应变状态的层的基片，所述应变状态将被保持(松弛，或在拉伸或压缩时应变)并且如果该基片暴露于高温则所述应变状态会受到干扰。
第二类包括在将源基片粘合到支撑基片上后不能暴露于升高的温度下的复合基片：
a)或者是因为两种材料的热膨胀系数不同。在已知缩写为“SOQ”的“石英上硅”型基片的情况中尤其如此；
b)或者是当不能避免元素由一个基片向另一个基片扩散时。
更准确地说，本发明的方法试图改进的电特性是：
·内埋绝缘层中的电荷密度(已知缩写为“Qbox”)。希望获得每平方厘米小于5×1011个电荷的值；
·击穿电压，即，超过该电压时绝缘体的电阻率急剧下降。希望获得最大值。例如对于内埋氧化硅层，优选的值为尽可能接近10MV/cm[兆伏/厘米]；
·活性层中的空穴和/或电子迁移率。作为描述性实例，希望在以1015个原子/cm3的浓度级掺杂有硼的硅中获得大于500cm2·V-1·s-1[厘米2·伏特-1·秒-1]的电子迁移率；
●“DIT”，或“界面阱密度”值，该值表示在两层间界面处的阱密度。在本发明的说明书中，寻求改善内埋绝缘层与活性层之间的界面处的DIT值，并可选地改善绝缘层与其邻近层之间界面处的DIT值。
由于DIT值是受本发明的基片形成步骤影响的主要参数之一，所以下面将关注该值。此外，该参数对迁移率有影响。然而，总体而言本发明旨在改进最终基片的电特性。
阱具有在界面处捕集或释放电荷载流子的能力。它们会对将被制造在复合基片上的电子元件的电特性产生极为有害的影响。
界面阱密度，以下简称为“DIT值”，用阱的数目/eV·cm2表示。DIT值越高，基片的电特性越差。
例如，1012·eV-1·cm-2即为很高的值，其对应的基片的电特性较差。目前，对于已知为“栅氧化层(gate oxide)”的非常高品质的氧化物与其支撑体之间的界面，能够得到的最佳DIT值可达到1010·eV-1·cm-2的量级。在例如晶体管、存储器、电容器以及形成集成电路的其他类型的元件中可见到此类氧化物。
图1A～1E描述了在本领域中已知的一种制造SOI型基片的方法的各个步骤。
如图1A和1B中所示，该方法包括氧化源基片Sou以在其表面上形成氧化层Oxy，然后进行原子物质的植入以限定活性层Cact。氧化层通常相当厚，可达到150nm[纳米]的量级。
在粘合到支撑基片Sup上(图1C)并移除源基片Sou的残余部分(图1D)之后，得到含有插入在支撑体与活性层之间的氧化层Oxy的复合基片，所述氧化层与支撑体和活性层都有接触界面，分别由附图标记I1和I2表示(图1D)。
最后，在所得的复合基片的上表面上形成一层保护层用以在对所述基片进行修整热处理时保护该表面。因此，基片由保护层Cpr覆盖并且在保护层Cpr与活性层Cact之间存在界面I3。
根据现有技术，已知各种可以得到改进的方法，即减小在复合基片特定界面处的DIT值。
其中的一种方法，即已知缩写为“FGA”的“合成气体退火”，包括在含有氢气和中性气体的氛围下，在450℃左右的低温下对界面进行修补/恢复热处理。
然而，当在450℃实施该方法时，它对DIT值的改善作用仅仅对保护层Cpr与活性层Cact之间的界面I3有效，而对界面I1和I2无效或者仅有非常轻微的作用。所述FGA处理方法在其所遇到的各个界面丧失效力。因此，该方法对于深层界面相对无效。
另一种可能性包括在高温，即超过900℃或乃至超过1000℃下进行退火热处理。该处理可以改善界面I2处的DIT值，但不能应用于以下所讨论的特定数量的基片。
其适用于某些通过粘合形成的结构，或适用于包含在高温下不稳定的材料(例如锗(Ge)或应变硅(sSi))的复合基片。
其还适用于由多种热膨胀系数明显不同的材料形成的基片(例如，石英上硅)，或适用于含有不允许发生扩散的元素的基片，例如含有金属接地面的掺杂分布图或者结构。
因此，不可能将任何采用高温的DIT改善处理应用于所述类型的结构。
另外，还必须使用那些不必进行高温热处理的粘合技术进行制造。
因此，根据Suni等的文章，“Effect of plasma activation on hydrophilicbonding of Si and SiO2”，Electrochemical Society Proceedings，Volume2001-27，pp 22-30，已知的解决方案包括通过对至少一个待粘合表面，即支撑体Sup的表面和/或源Sou的表面，进行等离子体活化的步骤，使待粘合表面紧密接触的前述步骤。
即使是在200℃下仅进行1小时的退火后，由此也可以在界面I1获得高粘合能，接近于1J/m2[焦耳/米2]。
然而，等离子体活化会以相当明显的方式劣化界面I1的电特性，尤其是其DIT值。
关于这方面应参考K.Schjlberg-Henriksen等的文章，“Oxide chargesinduced by plasma activation for wafer bonding”，Sensors and Actuators A102(2002)，99-105，文章中描述了等离子体活化对基片电特性的负效应。
此外，上述文章还描述了可以通过随后的“FGA”型退火处理修正等离子体活化对基片电特性的劣化作用。该文章描述了对于在硅基片上形成的优质氧化物，等离子体活化后的DIT值约为数个1010·eV-1·cm-2，但不幸地是“FGA”处理后的粘合力的减小超过50％。
然而，当随后设想对构成层之一进行薄化时，在复合结构中形成强力粘合也是很重要的，以避免存在非转移区的问题。
发明内容
本发明旨在克服现有技术中的上述缺点。
更准确的说，本发明旨在提供一种包括内埋式绝缘层的复合基片的制造方法，所述层主要在与其所支持的活性层的界面处具有良好的电特性。
更具体地是，该方法适用于复合基片，其中至少一层不能耐受在接近400℃或500℃的升高的温度下的热处理，或甚至高温下，即900℃以上的热处理。
最后，所述方法必须也能够制造复合基片，其中被转移的活性层非常强地粘合在其所在的绝缘层上。
至此，本发明涉及一种具有改善的电特性的复合基片的制造方法，所述复合基片包含至少一个薄绝缘层，所述绝缘层插入在称为“支撑体”的第一基片和称为“活性层”的半导体材料层之间。
根据本发明，所述方法以如下顺序包含以下步骤：
-在称为“源基片”的第二基片上形成或沉积绝缘层，并可选地在所述支撑基片上形成或沉积绝缘层；
-对所述绝缘层进行恢复热处理，并可选地对形成在所述支撑基片上的绝缘层进行恢复热处理；
-对将粘合在一起的两个面中的至少一面进行等离子体活化，所述面选自所述源基片的绝缘层的正面和所述支撑基片的正面或所述支撑基片的绝缘层的正面；
-通过分子结合使所述支撑基片与所述源基片粘合在一起，使得所述绝缘层位于所述支撑基片和所述源基片之间；以及
-将所述源基片的称为“背部”的部分剥离，从而仅保留构成所述活性层的材料的厚度并制造所述复合基片。
根据本发明的单独或相互组合的其他优选的和非限制性的特征：
·所述恢复热处理包括通过在中性气体和氢气的氛围中，在400℃～600℃的温度范围内进行约30分钟～2小时的退火而实施的FGA型处理；
·所述恢复热处理包括在超过900℃的温度下，在中性气体的氛围中，可选地在氧气的存在下，进行约30分钟～1小时的热处理；
·所述恢复热处理包括进行大约数秒钟至数分钟的RTA型热处理；
·所述等离子体活化处理包括将待处理的基片引入活化室中，并在其中暴露于由选自氧气(O2)、氮气(N2)、氩气(Ar)和氦气(He)的纯气体或者所述气体的混和物所形成的等离子体中约5秒钟～60秒钟，所述导入室中的气体的流速为10标准立方厘米每分钟(sccm)～1000sccm，室中建立的压力为10毫托(mTorr)～200mTorr，然后通过施加100瓦(W)～3000W的射频功率维持被引发的等离子体；
·所述绝缘层是氧化物；
·所述绝缘层是具有高介电常数的介电材料；
·所述具有高介电常数的介电材料选自由二氧化铪(HfO2)、氧化钇(Y2O3)、锶钛三氧化物(SrTiO3)、氧化铝(Al2O3)、二氧化锆(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、它们的氮化物和它们的硅化物组成的组；
·所述源基片的背部通过研磨和/或抛光剥离；
·所述方法包括在等离子体活化步骤之前在源基片的内部形成脆弱区，并利用沿所述脆弱区进行的拆分将源基片的背部剥离；
·所述脆弱区通过在所述源基片内植入原子物质而获得；
·所述活性层由选自硅、锗和应变硅的材料制造；
·所述方法包括对源基片或支撑基片之一进行全部或部分掺杂的步骤。
根据参考附图所作的下列说明，本发明的其他特征和优点将变得显而易见，所述附图以陈述而非限制的方式代表了可能的实施方案。
附图说明
在这些附图中：
图1A～1E是表示根据已知现有技术的实施方案制造SOI型基片的各步骤的图；
图2A～2F是表示根据本发明的第一实施方案的制造方法中的各步骤的图；
图3A～3G是表示上述方法的变化方案的图。
具体实施方式
参考图2对本发明的复合基片的制造方法的各步骤进行简单说明。
参考图2A，可以看出所述方法使用称为“支撑基片”的第一基片1，和称为“源基片”的第二基片2。
支撑基片1和源基片2的顶面分别以附图标记10和20表示。
由图2B可知，将绝缘层形成或沉积在至少源基片2上，并可选地形成或沉积在支撑基片1上。
存在于支撑基片1上的绝缘层的附图标记为31，而存在于源基片2上的绝缘层的附图标记为32。
绝缘层31、32的自由表面或正面的附图标记分别为310和320。
绝缘层31与支撑基片1之间的界面的附图标记为311，而层32与层2之间的界面的附图标记为321。
由图2C可以更好的看出，对覆盖有绝缘层32的源基片2进行热处理，以“恢复”所述层32，即，改善其电特性和界面321的电特性。在说明书的其余部分以及权利要求中，将该处理称为“恢复热处理”。
如果绝缘层31存在于支撑基片1上，则它也可以选择性地经历恢复热处理。
图2D描述了对将要彼此粘合的两个面(即，面320、310或10(不存在绝缘层31时)中的至少一个面)中的至少一个面进行的等离子体活化步骤。
通过分子结合使两个基片1和2粘合，从而使它们的正面10、20彼此面对(参见图2E)。粘合界面的附图标记为5。
最后，将源基片2的称为“背部”的部分剥离以使最终的复合基片中仅保持构成活性层21的材料的厚度，最终复合基片的附图标记为4(参见图2F)。
所述方法中的各步骤和选择的材料将在下面进行更详细的描述。
在复合基片4中，正如它在本领域中的通常情况，基片1用作机械支撑体。
此外，支撑基片1也可以包含将构成最终电子部件(如电极、接地面、电路等)的元件。
支撑基片1优选由半导体材料制造。
复合基片4的活性层21来自如下所述的源基片2。所述源基片2也由半导体材料形成。
纯粹通过描述性实例的方式，将各种可用作基片1和2的材料的实例列举如下：
·支撑基片1：硅(Si)、碳化硅(SiC)、锗(Ge)、任何外延生长层，例如硅基片上的锗(Ge)层、锗化硅(SiGe)层或氮化镓(GaN)层，或甚至应变硅层；
源基片2：硅(Si)、锗(Ge)、碳化硅(SiC)、氮化镓(GaN)、锗化硅(SiGe)、砷化镓(GaAs)或磷化铟(InP)。
应当注意基片1和2也可以是多层的。
本发明特别适于制造含有不耐受升温热处理或高温热处理的层的复合基片。可以举出的可用于构成基片1或2的材料的实例如下：应变硅、锗、金属层或掺杂层或能够彼此扩散的半导体的相邻层。
绝缘层31、32例如可以选自氧化物层或氮化物层，如氧化硅(SiO2)或氮化硅(Si3N4)；氮氧化锗(GexOyNz)、氮化铝(AlN)；高介电常数(高k)的介电材料，例如二氧化铪(HfO2)、氧化钇(Y2O3)、锶钛三氧化物(SrTiO3)、氧化铝(Al2O3)、二氧化锆(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、它们的氮化物和它们的硅化物。
作为用于支撑基片1或源基片2的材料的性质的函数而选择各绝缘层31或32的性质。此外，选择绝缘层32以使界面321的电特性最优化。
例如，为制造GeOI(绝缘体上锗)型的最终基片4，可以在硅支撑基片上形成二氧化硅的薄层并在锗源基片上形成HfO2层。
绝缘体31、32优选在其电特性方面具有优异品质。更准确的说，绝缘体32在界面321处的DIT值尽可能的低。
举例来说，当由硅形成层1和2并且由二氧化硅形成绝缘层31、32时，界面321处的DIT值在1011·eV-1·cm-2以下，甚至在1010·eV-1·cm-2以下。
然后，当绝缘体是氧化物时，要非常小心地形成该绝缘体以形成最佳品质的氧化物，例如栅氧化层。在这点上应当参考Green等的文章，“Ultrathin(＜4nm)SiO2 and Si-O-N gate dielectric layers for siliconmicroelectronics：Understanding the processing，structure and physical andelectrical limits”，Journal of Applied Physics，第90卷，第5期，2001年9月1日，第2086页。
通过深度清洁制得将在其上形成氧化物的基片1和2的表面以防止任何污染，所述深度清洁例如使用“RCA”化学法中的处理方法。
“RCA”处理包括使用下列溶液连续处理表面：
·已知缩写为“SC1”(标准清洁液1)的第一溶液，所述第一溶液包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水的混合物；
·已知缩写为“SC2”(标准清洁液2)的第二溶液，所述第二溶液包含盐酸(HCl)、过氧化氢(H2O2)和去离子水的混合物。
然后通过分别对支撑基片1和/或源基片2的氧化热处理获得氧化物。
也可以通过低压化学气相沉积(LPCVD)或通过原子层沉积(ALD)法得到绝缘层31、32。
恢复热处理
所述恢复处理可以以各种方式进行，如图2C中所示。
第一种可能方式包括实施“FGA”(合成气体退火)型热退火。
所述FGA处理优选在中性气体与氢气的氛围中，在400℃～600℃的温度范围内，优选接近450℃，实施30分钟～约2小时，优选约90分钟。
所述处理例如可以在受控氛围下在管式炉中进行。
经过所述处理的绝缘层因此在与基片(所述绝缘层形成在此基片上)的界面处具有相对较低的“DIT”值。
得到的“DIT”值小于1011·eV-1·cm-2，乃至小于几个1010·eV-1·cm-2。
第二种可能方式包括在中性气体(例如氩气)或中性气体与氧气的氛围中，在高温，即超过900℃，甚至超过1100℃的温度下进行高温热退火约30分钟～1小时。所述处理例如可以在受控氛围下在管式炉中进行。
显然只有在两片基片中的一片可以耐受该处理时采用第二种可能方式，并且所述处理仅仅适用于可耐受该处理的基片，所述基片可选地覆盖有绝缘层。
所述高温热处理可以作为FGA处理的补充选择性地进行，并优选其之前进行。
最后，应当注意在一种变化方式中，上举的两种类型的热退火可以在快速热退火(RTA)装置中实施。因此恢复退火法的持续时间约为数秒钟至数分钟，通常为30秒。
等离子体活化处理
等离子体活化处理(图2D)在可以保持绝缘层与其邻近层(如果该层存在的话)之间的界面处的电特性，尤其是DIT值的条件下进行。事实上，这些值在前述恢复处理的最后已经减小了(因而得到改善)。
表面的“等离子体活化”被定义为使该表面暴露于等离子体，该处理尤其是在真空室或常压室中进行。
所述活化可以通过控制各种暴露参数而进行，如供应至进行活化的室中的气体的性质、流速或压力，以及输入功率。
在本发明的说明书中，将覆盖有将被活化的绝缘层的基片插入室中，然后将纯气体，通常为氧气(O2)、选择性地为氮气(N2)、氩气(Ar)或氦气(He)或所述气体的混合物，如氧气和氦气、氧气和氩气或氦气和氮气送入室中，一旦提供能量，则由其产生等离子体。
所用气体的流速是活化室的体积和基片尺寸的函数。
气体优选为以10sccm～1000sccm的流速送入。例如，75sccm的流速用于直径为200mm的基片，200sccm则用于直径为300mm的基片。
进行等离子体处理时可控制在室中建立的压力，以使其在10mTorr～200mTorr的范围内，通常为接近50mTorr(1mTorr等于1.33×10-1Pa)。
等离子体被引发后通过施加如下的RF(射频)能量而维持：基片直径为200mm时功率在100W～2000W的范围内，优选接近250W，基片直径为300mm时功率在100W～3000W的范围内，优选接近500W。
然后使粘合面的表面暴露于等离子体约5秒～60秒，优选10秒～30秒。
将用于等离子体处理的暴露时间限制为其严格必需的时间也是适宜的。
所述时间优选为小于1分钟，或更优选为小于30秒。延长暴露时间可能会导致电荷在绝缘体上累积并增大绝缘体的电荷密度(QBOX)，而这将不利于改善在引言中讨论的电特性。
剥离源基片的背部
所述剥离例如可以通过研磨和/或抛光进行。
在一种变化方式中，所述背部可以通过形成脆弱区而被剥离。
在图3A～3G中描述了这种变化方式，其中与前述元件相同的元件具有相同的附图标记。
在源基片2的内部形成的脆弱区22划定了活性层21与背部23的界限。
区域22可以通过多孔区形成；在这点上应当参考K.Sakaguchi等的文章“Eltran by splitting porous Si layers”，The ElectroChemical SocietyInc PV99-3，Silicon-on-insulator technology and devices，P.L.Hemment，第117-121页。
然而，区域22优选通过植入轻原子物质，优选氢和/或氦离子而形成，使得不会使氧化层32恶化(参见图2C)。
关于植入条件，应当参考C.Maleville和C.Mazuré的文章，“SmartCutTM Technology：from 300nm ultrathin SOI production to advancedengineered substrates”，Solid State Electronics 48(2004)，1055-1063，该文章描述了这里所用的SmartCutTM法。
当采用原子物质植入时，在图3B的恢复热处理之后执行该操作。
沿区域22拆分背部23的步骤包括对所述脆弱区22施加来自热机械的应力，如退火处理或向所述脆弱区域22插入刀片。
以下将描述两个具体实施方案。
实施例1：制备其活性层包括接地面的基片(已知缩写为“GP-SOI” 或“绝缘体上接地面硅”)
以下将参考图3A～3G描述该实施例。
硅支撑基片1上覆盖有厚度约为1μm[微米]的沉积薄层60，该层中高度掺杂有硼(参见图3A和3B)以在其中限定接地面。
该高度掺杂层具有用于粘合的正面600(参见图3C)。对所述表面600进行抛光或平滑性处理以降低其粗糙度并使其适宜粘合。
如图3D中所示，覆盖有掺杂层60的支撑基片1随后进行高温热退火处理(RTA)，通常为在1050℃下进行约10秒钟。
此外，使用硅源基片2，所述基片通过干燥氧化而被氧化使其被厚度约为50nm[纳米]的SiO2层32覆盖。
然后使层32在450℃下进行约1小时30分钟的FGA型恢复处理，(参见图3B)。氧化层32的DIT值为数个1010·eV-1·cm-2。
正如从图3C中可知，对基片2进行氢离子植入，植入剂量为5.5×1016H+/cm2，植入能量为37keV，从而限定脆弱区22。
氧化层32的自由表面320经历等离子体活化(图3E)。基片2的直径为300mm，并采用下列参数：氧等离子体、流速为200sccm、功率为500W、压力为50mTorr、时间为30秒。
利用分子结合进行粘合(图3F)并通过短时间的接近500℃的热处理拆分源基片的背部之后，获得了图3G中所示的复合基片。应当注意需要慎重限制后粘结热处理以防止有任何硼扩散进入氧化物中或进入活性层中，这可能会导致电特性降低的风险。
所述复合基片的DIT值为数个1010·eV-1·cm-2。
实施例2：制备包括在氧化物和石英的层叠体上的硅活性层的复合 基片
除了通过在1100℃下的高温退火进行恢复处理，并且通过共植入氦(1.5×1016He+/cm2)和氢(1×1016H+/cm2)来形成脆弱区之外，使用与实施例1中相同的源基片2并对其进行相同的处理。
此外，使用石英支撑基片1，其正面10经历等离子体活化，并使用在实施例1中用于基片2的参数。
所得复合基片在氧化物与硅之间的界面处的DIT值约为数个1010·eV-1·cm-2。
根据本发明，在等离子体活化前系统地进行恢复处理的事实意味着没有减小结合能但可以保持极低的“DIT”值。因此粘合牢固，并易于随后进行源基片的薄化。

Claims (13)

1.一种具有改善的电特性的复合基片(4)的制造方法，所述类型的复合基片包含至少一个薄绝缘层(32)，所述薄绝缘层(32)插入在称为“支撑体”的第一基片(1)和称为“活性层”的半导体材料层(21)之间，其特征在于以如下顺序包含以下步骤：
-在称为“源基片”的第二基片(2)上形成或沉积绝缘层(32)，并选择性地在所述支撑基片(1)上形成或沉积绝缘层(31)；
-对所述绝缘层(32)进行恢复热处理和选择性地对形成在所述支撑基片(1)上的所述绝缘层(31)进行恢复热处理；
-对将粘合在一起的两个面中的至少一个面进行等离子体活化，所述面选自所述源基片(2)的绝缘层(32)的正面(320)和所述支撑基片(1)的正面(10)或所述支撑基片(1)的绝缘层(31)的正面(310)；
-通过分子结合使所述支撑基片(1)与所述源基片(2)粘合在一起，以使所述绝缘层(32)位于所述支撑基片(1)与所述源基片(2)之间；以及
-将所述源基片(2)的称为“背部”的部分(23)剥离，从而仅保留构成所述活性层(21)的材料的厚度并制造所述复合基片(4)。
2.如权利要求1所述的方法，其特征在于所述恢复热处理包括通过在中性气体和氢气的氛围中，在400℃～600℃的温度范围内进行约30分钟～2小时的退火而实施的FGA型处理。
3.如权利要求1或2所述的方法，其特征在于所述恢复热处理包括在中性气体的氛围中，选择性地在氧气的存在下，在超过900℃的温度下进行约30分钟～1小时的热处理。
4.如权利要求2或3所述的方法，其特征在于所述恢复热处理包括进行大约数秒钟至数分钟的RTA型热处理。
5.如前述任一项权利要求所述的方法，其特征在于所述等离子体活化处理包括将所述待处理的基片引入活化室中并使其在室中暴露于由选自氧气(O2)、氮气(N2)、氩气(Ar)和氦气(He)的纯气体或所述气体的混和物所形成的等离子体中约5秒钟～60秒钟，被导入室中的所述气体的流速为10sccm～1000sccm，室中建立的压力为10mTorr～200mTorr，然后通过施加100W～3000W的射频功率维持所述被引发的等离子体。
6.如前述任一项权利要求所述的方法，其特征在于所述绝缘层(31，32)是氧化物。
7.如权利要求1～5任一项所述的方法，其特征在于所述绝缘层(31，32)是具有高介电常数的介电材料。
8.如权利要求7所述的方法，其特征在于所述具有高介电常数的介电材料选自由二氧化铪(HfO2)、氧化钇(Y2O3)、锶钛三氧化物(SrTiO3)、氧化铝(Al2O3)、二氧化锆(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、它们的氮化物和它们的硅化物组成的组。
9.如前述任一项权利要求所述的方法，其特征在于所述源基片(2)的背部(23)通过研磨和/或抛光剥离。
10.如权利要求1～8任一项所述的方法，其特征在于所述方法包括在等离子体活化步骤之前在源基片(2)的内部形成脆弱区(22)，并利用沿所述脆弱区(22)进行的拆分将源基片(2)的背部(23)剥离。
11.如权利起要求10所述的方法，其特征在于所述脆弱区(22)通过在所述源基片(2)内植入原子物质而获得。
12.如前述任一项权利要求所述的方法，其特征在于所述活性层(21)由选自硅、锗和应变硅的材料制造。
13.如前述任一项权利要求所述的方法，其特征在于所述方法包括对所述源基片(2)或支撑基片(1)之一进行全部或部分掺杂的步骤。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101960604A (zh) * 2008-03-13 2011-01-26 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN102983167A (zh) * 2008-03-13 2013-03-20 Soitec公司 绝缘隐埋层中有带电区的衬底
CN103035562A (zh) * 2011-10-03 2013-04-10 索泰克公司 制造绝缘体上硅结构的工艺
CN104488080A (zh) * 2012-07-25 2015-04-01 信越化学工业株式会社 混合基板的制造方法和混合基板

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499395B2 (en) * 2005-03-18 2009-03-03 Cisco Technology, Inc. BFD rate-limiting and automatic session activation
US7466694B2 (en) 2006-06-10 2008-12-16 Cisco Technology, Inc. Routing protocol with packet network attributes for improved route selection
FR2903809B1 (fr) * 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
JP5044195B2 (ja) * 2006-11-10 2012-10-10 信越化学工業株式会社 Ｓｏｑ基板の製造方法
US8144631B2 (en) 2006-12-13 2012-03-27 Cisco Technology, Inc. Interconnecting IP video endpoints with reduced H.320 call setup time
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
FR2911431B1 (fr) * 2007-01-16 2009-05-15 Soitec Silicon On Insulator Procede de fabrication de structures soi a couche isolante d'epaisseur controlee
JP4925902B2 (ja) * 2007-04-12 2012-05-09 信越化学工業株式会社 光導波路装置および光導波路装置の製造方法
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
FR2920589B1 (fr) * 2007-09-04 2010-12-03 Soitec Silicon On Insulator "procede d'obtention d'un substrat hybride comprenant au moins une couche d'un materiau nitrure"
US8067793B2 (en) * 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
FR2926671B1 (fr) 2008-01-17 2010-04-02 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
JP5412445B2 (ja) * 2008-02-20 2014-02-12 ソイテック 酸化物溶解後の酸化
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
TWI484622B (zh) * 2009-09-08 2015-05-11 Soitec Silicon On Insulator 用以製造基材的方法
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2012111616A1 (ja) 2011-02-15 2012-08-23 住友電気工業株式会社 保護膜付複合基板、および半導体デバイスの製造方法
JP5853389B2 (ja) * 2011-03-28 2016-02-09 ソニー株式会社 半導体装置及び半導体装置の製造方法。
JP2013110161A (ja) * 2011-11-17 2013-06-06 National Institute Of Advanced Industrial & Technology 素子形成用基板及びその製造方法
FR2984598A1 (fr) * 2011-12-19 2013-06-21 Soitec Silicon On Insulator Structure substrat sur isolant comprenant une structure electriquement isolante et procede associe
FR2989516B1 (fr) * 2012-04-11 2014-04-18 Soitec Silicon On Insulator Procede de fabrication d'une structure soi mettant en oeuvre deux rta
JP2014007325A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
CN103456771B (zh) * 2013-07-26 2016-12-28 上海北车永电电子科技有限公司 半导体器件中实现载流子寿命控制的结构及其制造方法
KR102206378B1 (ko) * 2014-06-13 2021-01-22 인텔 코포레이션 웨이퍼 본딩을 위한 표면 캡슐화
CN113541630A (zh) * 2020-04-21 2021-10-22 济南晶正电子科技有限公司 一种复合单晶压电基板及其制备方法
FR3120983A1 (fr) * 2021-03-18 2022-09-23 Soitec Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274312A (ja) * 1998-03-20 1999-10-08 Sony Corp 半導体装置及びその製造方法
TW444266B (en) 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6358866B1 (en) * 1999-05-14 2002-03-19 Imec Vzw Method for post-oxidation heating of a structure comprising SiO2
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
WO2003103057A1 (en) 2002-05-31 2003-12-11 Advanced Micro Devices, Inc. Diffusion barrier layer in semiconductor substrates to reduce copper contamination from the back side
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
WO2005024917A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation 貼り合わせウェーハの製造方法
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101960604A (zh) * 2008-03-13 2011-01-26 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN102983167A (zh) * 2008-03-13 2013-03-20 Soitec公司 绝缘隐埋层中有带电区的衬底
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN102983167B (zh) * 2008-03-13 2015-06-17 Soitec公司 半导体结构
CN103035562A (zh) * 2011-10-03 2013-04-10 索泰克公司 制造绝缘体上硅结构的工艺
CN103035562B (zh) * 2011-10-03 2016-12-21 索泰克公司 制造绝缘体上硅结构的工艺
CN104488080A (zh) * 2012-07-25 2015-04-01 信越化学工业株式会社 混合基板的制造方法和混合基板
CN104488080B (zh) * 2012-07-25 2017-06-23 信越化学工业株式会社 混合基板的制造方法和混合基板

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