TWI334629B - A method of fabricating a composite substrate with improved electrical properties - Google Patents

A method of fabricating a composite substrate with improved electrical properties Download PDF

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Description

1334629 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種低溫製作稱為「混合」或「複合」之底材的方法 其形式包含埋藏於，亦即，間置於-支撐底材*來自一源底材之一半導體 材料洁化層之間的至少一埋藏絕緣層。 Φ 【先前技術】 更精確地說，本發0躲.-種麟JL彻_彳之複合紐的方法， 其具有實質增進的電性。該底材可用於光學、電子、和光電領域中。 • 訂述的描述和巾請專利細巾，「職體」—詞意指電子職材料， 其選擇性地具有高介電常數。 除此之外，本發明之方法所設想的複合底材，其特點為其全皆無法在 籲承·熱處理同時料受損害，這些複合級可分成兩組。 第-組包含了複合底材，其中，介於施體底材和受體底材間之該些底 材之至少其中之…不能暴露在定義為「升高」的溫度或甚至高溫之中。 此種施體或受體底材的數種行式可為： a)包含可能會擴散的元素者： 該「升高」溫度便是被超過之後元素之擴散會造成損害之溫度。此類 底材的例子包含： •摻雜剖面（舉例來說，蝴或坤）； 1334629 •埋藏金屬層（接地面、埋藏閘）；或是 具有需要被保留之陡峭介面的半導體堆疊層（矽鍺(SiGe)上的矽 ⑶）、或是鍺(Ge)上的矽(Si)); b)在高溫下不穩定或為液態者： 舉例來說，錯的溶點約為9〇〇°C且無法承受高於75〇〇c或甚至 600°C ’的溫度； •具有需保留之形變狀態層的底材(伸張或是壓縮之下的舒張或是形 變）’且如果底材暴露在高溫下，則可能會受到擾動。 第二組包含在將源底材鍵結至支撐底材之後無法暴露在升高溫度下 的複合底材： a) 不論是因為兩種材質之熱膨脹係數不同而造成。這在縮寫為「s〇q」 的「石英上之矽」形式的底材上尤其是如此； b) 或是當需要避免元素由一底材向另一底材擴散時。 更精確地說，本發明之方法所意圖要改善的電性包含： 在埋藏、’緣層巾的電^度(其縮寫為「QbQx」）。所期待獲得的值 為每cm2小於5 x1ο11個電荷； •擊穿電壓(breakdown voltage)，亦即超過後絕緣體之電阻率 (re_vlty)急速掉落點的電麼。所期待者是能獲取最大值。舉例來說，對一 埋藏矽氧化歸而言，較健是儘可能接近1QMV/em [百萬伏特/公分]; •在活化層之電洞及/或電子動性。作為一說明性質之實例，在以濃度 為1015at_W之硼加以摻雜的矽中，希望能獲得超過5〇〇咖w [公 6 1334629 分2、伏_1、秒-1]的電子動性； 〇11'」值’亦即「介面陷解密度((^118办〇£>丨11纪1也(^杜印)」，其代 表在兩層間之介面上的陷阱密度。，在本發明之範疇中尋求在埋藏絕緣層及 活化層間之介面上的DIT值的改善，且選擇性地亦尋求絕緣層和相鄰層間之 介面上的DIT值之改善。 下面的描述都會把焦點放在DIT值上.，因為DIT值是對本發明之底材 形成步驟有所影響的主要參數。除此之外，該參數也會影響動性。然而， ® 本發明大體上是致力於增進底材成品的電性效能。 陷阱本身具有可保留或釋放介面上電荷載體的能量。其對要製作在複 . 合底材上之電子元件的電性有極度不良的影響。 - 為了簡化起見，下文中「在介面上的陷阱密度」皆簡稱為rDIT值」， 其將以每eV· cm2的陷阱數量表示》DIT值越高，則底材的電性就越差。 舉例來說，1012 .eV^.cm-2便會被視為高的DIT值，其意味著該底材的 φ 電性不良。目前所能獲得最佳的DIT值為1〇10 . eV'cm·2，其由在非常良好品 質的氧化物間的介面所獲得，即為習知的「閘氧化物」及其支撐物。舉例 來說’於電晶體、記憶體、電容、以及其他用以形成積體電路的元件可找 到此類氧化物。 圖1A至圖1E說明習知用以製作S0I形式底材一種模式的各個步驟。 如圖1A和1B所示，其步驟包含氧化一源底材Sou以在其表面形成一 氧化物層Oxy，接著執行原子物種植入以定義一活化層Cact。該氧化層通 常相當薄，厚度約為150nm[奈米]。 7 1334629 在與一支撐底材Sup鍵結(圖1C)且將源底材Sou的殘餘物分開（圖 1D)之後，便可獲得一複合底材，其包含間插在一支撐層和一活化層之間的 一層氧化物層〇xy，其在支撐層和活化層上都具有一接觸介面，分別以符 號Ιι和12表示(圖1D)。 最終’可在所獲得之複合底材的上表面形成可在對底材進行熱處理期 間保護該表面的-層。因此，底材係由一保護層Cpr覆蓋，且在該保護層 Cpr和活化層Cact間尚有一介面ι3。 由習知技術可知，已知可增進(亦即降低DIT值)複合底材特定介面特 性的方式，其大多數都是使用熱處理。 其中-種方式便是縮寫為「FGA」.的「形成氣體回火」方式，其步驟 包含在45CPC的低溫下於包含氫氣和巾性氣_環境之情介面進行修復/ 復原的熱處理。 然而，當此種方式在超過45〇〇c的溫度下輯時，其增進值的效 應便僅能在該保護層Cpr和—活化層-之間的介面i3上有所作用， 而無法同時在介面I和l2上發揮，或僅只有些微影響。此種隐處理方 式失去對母接觸介_朗，因此其對置於較深層的介面便沒有作用。 進步的可月b性包括以高溫(亦即超過9·或甚至超過麵進行 會增進在介面12的D職但無法適用於 若干底材，此將在下文中描述。 此係適用於_赌_成的某些結構，或是包含有高溫下不穩定材 料的複合底材，舉例來說，像是錯(Ge)、或是形變砂降 8 1334629 此亦適用於由複數個在熱膨脹係數上具有顯著差異的材料(舉例來 說’石英石夕)所形成的底材，或是包含不允許擴散之元素的底材，舉例來說， 摻雜剖面或是包含金屬接地面的結構。 因此’對此種形式的結構使用任何以高溫進行DIT增進處理的方式皆 是不可能的。 除此之外’其製作尚需要使用其不使得高溫熱處理變成必要的鍵結技 術。 因此，在第2001-27期的Electrochemical Society Proceedings的第22-30 頁’ 一篇由 Suni等人所發表’標題為”Effect 0f piasma activation on hydrophilic bonding of Si and SiCV’的文章中揭示了一種解決方法，其步驟包含以對至少 一欲鍵結之表面進行電漿活化，亦即該支撐Sup及/或該源s〇u，而使其表面 可進行緊密接觸的鍵結。 因此，即便僅以200。(：回火兩小時，仍可在介面&上獲得較高的鍵 結能量，大約為1 J/m2 [焦耳/公尺。 然而’電漿活化會使介面I!的電性惡化，尤其在DIT值方面更為明顯。 關於這方面的參考文獻，可參照2〇〇2年第A 102號之Sensors and Actuators期刊，在第99至 105頁’ 一篇標題為，，0xide charges induced by plasmaactivationforwaferbonding” 的文章中，KSchjolberg-Henriksen 等人 證明了電漿活化對底材電性有不良的影響。 除此之外’該文亦顯示’利用隨後的「FGA」形式進行回火處理’以 修正電漿活化對底材電性所造成之不良影響的可能性。該文顯示對製作在 9 1334629 矽底材上之良好品質的氧化物而言，其«活化後的DIT值為數個1〇1〇 eV_W2。但不幸的是，其鍵結力在「顺」處奴後會降低观以上。 然而，當預期對組成層其中之-進行接續的薄化步驟時，在複合結構 中產生強力的鍵結以避免非轉移區發生問題也是很重要的。 ° 【發明内容】 本發明便意圖克服上述先前技術的缺失。 更精確地說，本發明意圖提供一種製作具有一薄埋藏絕緣層之複合底 材的方法，該駐要在與其支#之活化層介面上具有良好的電性。 更精视說，此方法適用於其至少一層無法承受接近4〇〇〇c或5〇〇〇c 之升高溫度’《至是_。(：以上之高溫輸處理的複合底材。 最後’該方法亦可用於製作其轉移活化層非常強力的緊貼於其所處之 絕緣層上的複合底材。 為達此目的，本發明乃係相關於—種製作具有增進電性之複合底材的 方法，該複合底材的形式為包含至少__絕緣層，其插於―稱為「支樓 層」之第-底材和-稱為「活化層」之第二半導體材料層之間。 根據本發明’該方法之步驟依序為： -在該-稱為「源底材」之第二底材上形成或沈積一絕緣層，以及選 擇性地在該源底材上形成一絕緣層； -對該絕_進行恢復鱗理，且猶㈣娜献社縣材上之 絕緣層進行恢復熱處理； •對欲鍵結在-权兩個面之至少其中之—進行魏活化處理，其中 處的面係由該源底材之絕緣層的前面，以及該支樓底材之前面或該支 樓底材之絕緣層的前面之中選出； 利用刀子鍵結將該支樓底材和該源紐鍵結在一起 ，使得該第一絕 緣層位於該支撐底材和該源底材之間；以及 移除該源底材稱為「背部」的部份，僅保留構成該活化層之材料厚 度以產出該複合底材。 本發明的其他優點和非限制的特徵，可單獨或是組合使用，係如下所 示： •該恢復熱處理包含-種「FGA」形式的減理，其係在中性氣體和 氫氣的混合空氣中’以溫度範圍450。〇至_。㈡溫度進行約30分鐘至兩小 時的回火程序； •該恢復熱處理包含-種熱處理，在巾性氣體以及選擇性含有氧 氣的空氣巾，以超聊W的溫度進行賴分鐘至一小時； •該恢復熱處理包含_歡TA形式的熱處理，其健行約數秒至數分 鐘； 該電漿活化處理包含將欲處理的底材送入一活化腔中，且使其暴露 於該腔之錢⑽社师，該t妓域⑼)、邮2)、1(句、或氨呀) 中所選出之純氣體所組成，或是這些氣體的混合物，該氣體是以範圍為ι〇 seem (每分鐘標準立方公分)^〇〇〇scc_流率送入該活化腔在活化腔中 建立的氣壓範_10 mTorr 200 mTorr，接著啟動該賴並將施加功率 維持在範圍為1〇〇瓦(W)至3000 W的射頻功率之間； 11 1334629 •該絕緣層為氧化物； •該絕緣層為一高介電常數介電材料； •該高介電常數㈣是由二氧化給_2)、氧攸、錯和欽之 三氧化物(SfTiG)、氧越(Al2〇3)、氧德(Zl〇2)、五減二邱泌）、二 氧化欽(Ti〇2)、其氮化物或梦化物所組成之群組十選出； •該源底材的背部可藉由研磨及/或拋光移除； •本方法包含在電漿活化步驟執行和移除該源底材之背部之前在該 源底材内部形成-薄弱區，且以沿著該薄弱區分離的方式移除該源底材之 背部； •該薄弱區係以在該源底材内植入原子物種之方式形成； •該活化層係由矽、鍺、以及形變矽的材料中選出； •方法包含對該來源或支舰材其巾之—的—部份或全部進行捧雜 步驟； 本發明的其鱗徵和伽，可藉由下文制並參顏式而得到彰顯， 、係以-種象徵但並雜制的紐线__種可能的實财式及其變化。 【實施方式】 本發明製作複合底材之方法的各個步帮，將參照圖2作簡單的插述； 請參照圖2A’其顯示本發明之方法使用一稱為「支撑底材」之第一底 材1，以及一稱為「源底材」之一第二底材2。 該支樓底材1和源底材2之上面分別以參考標號1〇和2〇表示。 由圖2B可看出’接著在該源底材2及選擇性地該支推底把至少其中之 12 1334629 一上，形成或沈積一絕緣層。 在該支撐紐1上的絕緣層时考標號，而在郷储2上的絕 緣層則以參考標號32表示。 在該絕緣31、32之自奸φ或前自，分別轉考魏3卿弧表示。 在該絕緣肺和該支舰材丨⑶时面，以參考標號311表示，而在 層32和2之間的介面，則以參考標號321表示。 圖2C可最有效的看出，接著便在以絕緣層32所覆蓋之該源底材2上進 •行熱處理，以「恢復」該層32，亦即增進其自身和該介面321之電性。在之 後的說明書和申請專利範圍部份’此處理皆稱為「恢復熱處理」。 如果該支撐底材1上具有該絕緣層31，則其亦可選擇性地進行恢復熱 處理。 圖2D說明在欲互相鍵結之兩個面至少其中之一上進行電聚活彳匕步 驟’亦即在該320、310、或10中至少其中之一(在缺少該絕緣層31的情況下）。 接著使用分子鍵結將該兩底材1和2鍵結在一起，使得其前面1〇、2〇互 ® 相面對(圖2E)。該鍵結介面以參考標號5表示。 最後’移除該源底材2稱為「背部」之部份，僅在參考符號為4之最終 複合底材中，留下組成一活化層21.之材料厚度(詳見圖2F)。 下文將更詳細地描述此方法各個步驟以及材料的選擇。 在該複合底材4中’該底材1乃作為機械支撐用，這點與習知技術中慣 用的實施方式相同。 除此之外，該支撐底材1更可以包含最終電子元件之構件(像是電極、 13 1334629 接地面、通道等等）。 該支撐底材1較佳地是以一半導體材料所構成。 如下文所述，該複合底材4之活化層21可由源底材2取得。該源底材2 亦可以半導體材料製成。 純係舉例而言，可作為底材丨和2之各種材料實例係條列如下： •支撐底材1 :石夕(Si)、碳化石夕(SiC)、錯(Ge)、任何蟲晶生長層，舉離 來說，在一石夕底材或甚至-形變石夕層上的鍺(Ge旧、石夕錯(_)或氣化嫁 鲁（GaN)層。 •源底材2 :矽(Si)、鍺(Ge)、碳化矽(SiQ、氮化鎵(GaN)、矽鍺 、 （SiGe)、砷化鎵(AsGa)、或是磷化銦(InP)。 - 應予注意的是，該底材1和2皆可為多層結構。 本發明乃是特職服製作包含不承受生高溫度或高溫熱處理内層 的複合底材。可作為底材1或2之構成部份的才料實例係如：形變梦，绪， 金屬或摻雜層’或半導體可互擴散進入對方的連續層。 • 舉例來說，該絕緣層31、32可由諸如二氧化娜i〇2)或是氮化耀2n4) 乳化物層或氮化物層’氣氧化鍺(GexOyNz)層；諸如二氧化給(班〇2)、氧化 釔(Y203)、錄和鈦三氧化物(SrTi03) '氧化鋁(Al2〇3)、氧化錯(Zr〇2)、五 氧化二组〇^〇5)、二氧化鈦(Τι〇2)之高介電常數(高k)介電材料之氮化物或石夕 化物層中選定。 €擇該每-絕緣層31或32的性質’是作為用於該支撐底材沐該源底 材2之材料性質的函數。除此之外，選擇該絕緣層32是為了最佳化該介面321 1334629 之電性。 舉例來說，為了製作Ge〇I(絕緣鍺)形式的最終底材4，可在該矽支撐 底材上形成一個薄的矽氧化物層，而在該鍺源底材上形成一HfO2層。 較佳地’該絕緣層31、32在電性方面會有絕佳的品質。更精確地說， 絕緣層32在其介面321上的DIT健會盡可能的低。 舉例來說，當該層1和2是由矽所形成，而該絕緣層31、32則由二氧化 矽所形成時，在介面311和彡21的1)1丁值便為1〇ii eV-i cm-2或更低，或甚至為 1〇1°eV'cm·2 或更低。 接下來，當該絕緣層為一氧化物時，必須採取所有預防措施以形成最 佳品質的氧化物，像是陷阱極氧化層。有關此方面的參考文獻可參照Green 等人在2001年9月1曰，於Journal of Applied Physics第90期第5號的第2086ff 頁所誕出’ 一篇標題為”Ultrathin (<4nm) Si02 and Si-O-N gate dielectric layers for silicon microelectronics: Understanding the processing, structure and physical and electrical limits"的文章。 其上欲形成該氧化物之底材1和2的表面，可使用深層清潔方式準備。 舉例來說’使用「RCA」化學藥品處理，以避免發生任何污染。 「RCA」處理包含以下述藥品連續處理該表面： •一個已知縮寫為「SCI」（標準清理1)的第一溶液，其包含氫氧化敍 (NH4OH)、過氧化氫(h202)、以及去離子水的混合物； •一個已知縮寫為「SC2」（標準清理2)的第二溶液，其包含氯化氯 (HC1)、過氧化氫、以及去離子水的混合物。 接著便可分別對該支撐底材1及/或該源底材2進行氧化熱處理而獲得 15 1334629 該氧化物。 該絕緣層31、32亦可以低壓化學蒸氣沈積(LPCVD)或是原子層.尤積 (ALD)的方式獲得。 恢復熱虛 如圖2C所示’可使用各種方法進行恢復熱處理。 第—個可能的方式便是進行一種「FGA」（形成氣體回火)形式的熱回 ^ 火方式。 ’、回 較佳地，該FGA處理是在範圍為4〇〇。(：至600的溫度下，最好是接近 45〇°C ’於巾性紐和賊軌壓巾執行30分鐘⑽則、時，紐是執行約 « 90分鐘。 舉例來說，該處理是在控制氣壓下於管爐中執行。 執打該處理之絕緣層因此會挪成於其上之該底材的細上具有相 對較低的「DIT」值。 φ 所達成的「DIT」值將低於1〇11 eV-W，或甚至低於數個⑹。 eV'cm·2 〇 第二個可能的方式便是執行高溫熱回火方式，亦即在超過9〇〇〇C，或 甚至謂。⑽溫度下’財性驗(舉例織··氬氣)或是愤氣體和氧氣 中’執行約3〇分鐘至1小時。舉例來說，該處理是在控制«下於管射執 行。 第二種可能的方式顯然僅能在兩底材其令之一可忍受此種處理方式 下使用，且該處理方纖崎擇此處理方式之絕緣層的 1334629 底材上。 該南溫處理方式可選擇性地作為FGA處理方式之補助方式，且最好是 在FGA處理之前執行。 最後，應予注意的是，在此方式之變形中，上面所引述之兩種熱回火 形式可使用快速熱回火(RTA)設備進行。恢復回火方法的大約時程因此可由 數秒至數分鐘，一般來說約為30秒。 電漿活化虚铒： 電毁活化處理(圖2D)是在保留絕緣層和相鄰層(如果此層存在的話)間 之介面的電性，尤其是DIT值的條件下進行。事實上，這些值在進行恢復處 理後已經有所降低(且因此有所改善）。 所謂表面的「電漿活化」是定義為將該表面曝露在電漿中，尤其可在 一真空或大氣壓力下的腔内執行。 該活化可藉由控制不同曝露參數來執行，像是性質、提供給執行該活 化之腔内的氣體流率或壓力、以及施加功率。 在本發明的内文中，覆蓋著欲活化絕緣層的底材會被送進該腔内，接 著會送入一純氣體，典型地氣體為氧(〇2)，亦可為氮(N2)、氬(Ar)、或氦(He)， 或是這些氣體的混合物，舉例來說，像是氧和氦、氧和氬、或是氦和氮。 一旦開始施加功率，便會產生電漿。 所使用的氣體流率為活化腔體積和該底材尺寸的函數。 較佳地’該氣體疋以範圍在10 seem至1〇〇〇 seem的流率送入。舉例 來說，對於直徑為200 mm的底材，就使用75 seem的流率，而對於直徑為 17 1334629 300 mm的底材，則使用200 seem的流率》 在電聚處理期間皆會控制腔内所建立的壓力，使其範圍在1〇mT〇rr至 200 mTorr之間，典型地接近5〇 mT〇rr (1 mTorr 等於 1.33 X 10·丨 pa)。 在啟動該電漿之後，接著便由RF功率(射頻)的應用程式，針對直徑為 200 mm的底材會將其範圍控制在100 w至2〇〇〇 w之間，較佳為接近 250 \\^。而針對直徑為3〇〇111111的底材則會將其範圍控制在1〇〇贾至3〇〇〇 W之間，較佳為接近5〇〇 W。 接下來’會將絕緣層的表面曝露在電漿中約5至6〇秒，較佳為1〇至3〇 秒。 亦可限制電漿處理的暴露時間至其所需時間。 較佳地，此暴露時間最好少於一分鐘，少於3〇秒則更好。過長的暴露 時間將會有導致電荷累積在絕緣且增加絕緣層之電荷密度(QB〇X)的風 險，這將抵銷引言中所討論之電效能的增進。 移除源底材的背部： 舉例來說’可使用研磨及/或拋光方式進行移除^ 在另一種變化方式之中，可藉由形成一薄弱區的方式移除該背部。 此方法的變形乃參照圖3A至圖3G描述’其中，與前述相同的元件將 以相同的參考標號標示。 在該源底材2之内部會形成該薄弱區22 ’其會將活化層21及一背部23 分隔開來。 該薄弱區22可經由一多孔區所形成；在這方面，應參照£ SakagucW等 18 1334629 處理(RTA)，典型地是在i〇5〇°C下處理約10秒。 除此之外，會使用經由乾氧化方式所氧化之一矽源底材2，使其上覆 蓋一層厚度約50奈米(50nm)之Si0^32。 接著’在450°C的溫度下，對該層32進行FGA形式恢復處理約1小時3〇 分(圖3B)。該氧化層32便具有數個l〇10eV-1xm-2的DIT值》 如圖3C所示，對該底材2進行氫離子植入步驟，其使用37 keV的植入 能量’以5.5 xlO16H+/cm2的劑量進行，以定義該薄弱區22。 對該氧化層32之自由表面320進行電漿活化處理(圖3E)。該底材2的直 徑為300 rran，且使用下列參數進行：氧電漿、2〇〇 sccm流率、5〇〇 w功率、 50mTorr氣壓，進行約30秒。 在以分子鍵結方式進行鍵結(圖3F)，並以接近500°C進行短時間的熱 處理以分離該源底材的背部之後’便可獲得圖3(}所示之複合底材。應予注 意的是，鍵結後的熱處理必須小心限制，以避免任何硼從氧化層擴散進入 活化層，不然會有降低電效能的風險產生。 該複合底材會具有數個101GeV'cm_2的DIT值。 宜麵例2 :準備複合底材’其包含在氣化物釦石英堆疊上的矽活仆巧 在此使用與實施例1相同的源底材2，且其亦經過相同方式處理，除了 恢復處理是在ll〇〇°C的高溫回火下進行，且該薄弱區是以氦(丨5 χ 1〇ι6 HeW)和氫(1 x 共同植入所進行之外。 除此之外，使用一石英底材1，其前面1〇係使用實施例丨中對底材2進 行電漿活化的參數進行相同處理。 20 1334629 所獲得的複合底材在該氧化物和矽之間的介面上具有數個1〇10 eV'cm·2 的DIT值。 根據本發明，在電活化之間有系統地執行恢復處理所產生的事實， 意味著鍵、量絲降低但_缝保持轉㈣抓值。因此鍵結力很 強，而其後便可對源底材進行薄化處理。 【圖式簡單說明】 圖认至m是根據習知技術用以製作s〇i形式底材的不同步驟圖； 圖Μ至2職據她之第，例之製作彻珊驟圖； 圖3Α至3G是上述製作方法的各種變化；
【主要元件符號說明】 1 支#底材 2 源底材 4 複合底材 5 鍵結介面 10 支樓底材上面 20 源底材上面 21 活化層 22 薄弱區 23 背部 31 絕緣層 32 絕緣層 60 薄沈積層 310 自由表面或前面 311 介面 320 自由表面或前面 321 介面 600 前面 21

Claims (1)

1334629 申請專利範圍 L 一種製作具增進電性一複合底材(4)之方法，該底材复形式句 一薄絕緣層(32)，其置於稱為「支禮」之一第一底材(Γ) ^ ϊί化層」之一層半導體材料(21)之間，其特徵為其步驟依以下 A序包含： 在一第二底材(2)上形成或沈積稱為「源底材」之一絕绫芦 (32) ’以及選擇性地在該支撐底材(1)上之一絕緣層(31); 曰 -對該絕緣層(32)，以及選擇性地對形成於支標底材(1、丨卜 絕緣層(31)進行恢復熱處理，其包含； 文減柯⑴上之5亥 一種FGA形式的熱處理，其係在中性氣體和氫氣的混合氣 ^以範圍為450°C至600〇C的溫度進行約30分鐘至兩小時的回 序， .一種熱處理，其係在選擇性含有氧氣的中性氣體之中，以 超過900°C的溫度進行約30分鐘至一小時；或 一種RTA形式熱處理，其係執行約數秒至數分鐘； 贫在一起之兩面之至少其中之一進行電漿活化處理， ^由才i tf緣層(32)的前面(32〇) ’以及支樓底材⑴之前面 0〇)，或支撐底材(1)之絕緣層(31)的前面(310)之中選出； a —用分子鍵結將該支撐底材(1)和該源底材(2)鍵結在一起，以 使该、、、邑緣層(32)位於該支撐底材(1)和該源底材(2)之間；以及 _移除該源底材(2)稱為「背部」的部份(23)，以便僅只保留摄 成該活化層(21)之材料厚度並而產生該複合底材(4)。 ’、 ㈣並2走如田，!5專利第1項之方法’其特徵為電衆活化處理包含 Ϊ戶斤底材送進一活化腔内並將其暴露於一電漿中約5秒至60 gffn之—純形成’或是由麵氣舰合職，魏體是以範 上，滿"之間，在啟動電漿之後便利用施加 和t氧(。2)、邮2)、氬(Ar)、和氦(He)所組成之群組中 氧化物 3.如前述申請專利第！項之方法’其特徵為絕緣層(31，32)係為 為高第1項之方法，其特徵為該絕緣層(凡 22 1334629
係以項之方法，其_源_)之背部㈣ 步驟之前二為其包t在電漿活化 弱區(22)分離而移除源底材(2)之#部(左弱區(22)，以及錯由沿著該薄 原子物種植法，其特徵為薄弱區㈤係藉由將 石夕、鍺、以特徵為該活化層(21)是由 或支純含對源(2) 23 1334629 十·一、圖式· 9~m正補
圖1A
氧化物層 源底材 HIHH
氧化物層
活化層 源底材
圖1C
氧化物層
圖1E 活化層
保護層 氧化物層 支撐底材 1334629
圖2C #
% 25 1334629 換頁 I
26 v 60 320 1334629 ^日修正替換頁 I qQ- t 2-— 圖3A
圖3B
圖3C 600 2- + <|μ + + + «|» m ^m， —.—…ί . >>< 23 圖 3D 320
27 1334629 1 i ?|正-頁I
圖3E
T 22 23 600
圖3G
28
TW095144480A 2006-01-23 2006-11-30 A method of fabricating a composite substrate with improved electrical properties TWI334629B (en)

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