JP5853389B2 - 半導体装置及び半導体装置の製造方法。 - Google Patents
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Description
一方、半導体基体上に形成されている絶縁層や配線等と半導体基体との応力差により、半導体基体に反りが発生することがある。接合する半導体基体に反りがあると、上述の貼り合わせ工程において、貼り合わせの精度が低下する。このため、高精度な貼り合わせを実現するためには、半導体基体の反りを補正する必要がある。
なお、説明は以下の順序で行う。
1.半導体装置の概要
2.半導体装置の第1実施形態
3.第1実施形態の半導体装置の製造方法
4.半導体装置の第2実施形態
[MOS固体撮像装置の構成(1)]
半導体装置の一例として、CMOS(Complementary Metal Oxide Semiconductor)等のMOS型イメージセンサに代表される増幅型固体撮像装置が知られている。また、CCD(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置が知られている。
制御回路8は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置1の内部情報等のデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。
また、上述のMOS型固体撮像装置において、複数の画素が配列された画素領域を備える半導体基体と、信号処理を行うロジック回路を備える半導体基体を電気的に接続して1つのデバイスとした構成の固体撮像装置が種々提案されている。図2に、この構成のMOS固体撮像装置の基本的な概略構成を示す。
次に、上述の第1半導体基体22と第2半導体基体26とを貼り合わせる方法の一例として、プラズマ接合方法について説明する。半導体基体同士の貼り合わせでは、半導体基体上に配線層を形成し、この配線層の形成面同士を対向させて半導体基体同士の貼り合わせが行われる。
このような、反りを持つ配線層付きの半導体基体を、反りのない支持基板等に貼り合わせる場合には、半導体基体の反りを補正しなくてもプラズマ接合を用いて、ファンデルワールス力による接合が可能である。しかし、反りを持つ配線層付きの半導体基体同士を貼り合わせる場合には、反りの影響が無視できなくなり、プラズマ接合による精度の高い貼り合わせが困難である。
[固体撮像装置の構成例]
以下、本技術による半導体装置の第1実施形態について説明する。図3に、第1実施形態の半導体装置の一例としてMOS固体撮像装置79の構成を示す。
第1半導体基体31の画素領域23は、単位画素30に第1導電型、例えばp型の半導体層からなる半導体ウェル領域32を備える。そして、この半導体ウェル領域32中に、各画素の光電変換部となるフォトダイオード(PD)を備える。フォトダイオード(PD)は、第1半導体基体31の第1主面31A側のp型半導体領域35と、p型半導体領域35下に形成されたn型半導体領域34とを有する。
図3に示すMOS固体撮像装置79では、複数の画素トランジスタを、2つの画素トランジスタTr1、Tr2で代表して示す。フォトダイオード(PD)に隣接する画素トランジスタTr1が転送トランジスタに相当し、そのソース/ドレイン領域33がフローティングディフージョン(FD)に相当する。
多層配線層41は、第1半導体基体31の第1主面31A上に形成された第1絶縁層43a、第2絶縁層43b、及び、層間絶縁層39と、層間絶縁層39内に形成された導体層40と、層間絶縁層39の接続孔内に形成された接続導体44とを備える。
導体層40は、各接続導体44に接続するように、層間絶縁層39を介して複数層形成されている。本例では3層の導体層40が形成された多層配線層41を備える。導体層40及び接続導体44は、銅(Cu)等からなる。このため、導体層40及び接続導体44には、絶縁層への拡散を防止するために、図示しないバリアメタルが設けられる。
反り補正層13は、多層配線層41が形成された第1半導体基体31の反りを補正するために、この第1半導体基体31の反りとは逆の内部応力を持つ層からなる。反り補正層13としては、例えば、SiN、SiO2、SiOC、SiC、SiCN、FSG、FTEOS等のプラズマCVDで形成可能な材料、又は、有機材料やSOG等の塗布法により形成可能な材料を用いて構成する。特に、プラズマCVDを用いた材料層は、プラズマCVDのチャンバー内の圧力やRFパワー等の条件を変更することにより、内部応力を制御できる。このため、プラズマCVDを用いた材料層を反り補正層13へ適用するのが好ましい。
さらに、第1半導体基体31の第2主面上には、遮光すべき領域上に遮光層67を形成する。図3では、遮光すべき領域として、模式的に制御回路領域24上に形成している。遮光層67は、例えばタングステン等を用いる。遮光層67は、例えば半導体ウェル領域32の接地電位として電気的に接続させることで、遮光層67が電気的にフローティング状態になるのを避けることができる。
第2半導体基体45は、信号処理するための信号処理回路を含むロジック回路領域25を備える。
第2半導体基体45の第1主面45A側に形成されたp型の半導体ウェル領域46に、ロジック回路を構成する複数のMOSトランジスタを備える。図3に示すMOS固体撮像装置79では、第2半導体基体45の第1主面45Aに形成される複数のMOSトランジスタを、MOSトランジスタTr6、Tr7、Tr8で代表する。各MOSトランジスタTr6、Tr7、Tr8は、素子分離領域50で分離され、それぞれ1対のn型のソース/ドレイン領域47と、ゲート絶縁膜を介して形成したゲート電極48を有する。図3に示すように、ロジック回路領域25は、CMOSトランジスタから構成されている。
多層配線層55は、第2半導体基体45の第1主面45A上に形成された第1絶縁層43a、第2絶縁層43b、及び、層間絶縁層49と、層間絶縁層49内に形成された導体層53と、層間絶縁層49の接続孔内に形成された接続導体54とを備える。
反り補正層14は、多層配線層55が形成された第2半導体基体45の反りを補正するために、この第2半導体基体45の反りとは逆の内部応力を持つ層からなる。反り補正層14としては、上述の第1半導体基体31に形成する反り補正層13と同様の構成とすることができる。また、接合層16も、上述の第1半導体基体31に形成する接合層15と同様の構成とすることができる。
貫通電極は、第1半導体基体31の画素領域23及び制御回路領域24の領域外に形成され、第1半導体基体31の第2主面31B側から、第2半導体基体45の多層配線層55の導体層53に接続する。
貫通電極は、貫通接続孔61内に形成される絶縁層63と、接続導体64とからなる。
貫通接続孔61は、第1半導体基体31、多層配線層41、平坦化層42、反り補正層13、及び、接合層15を貫通し、さらに、第2半導体基体45上の接合層16、反り補正層14、及び、平坦化層56を貫通する。
接続用配線72は、貫通接続孔61を通じて接続導体64と接続導体65に接続される。この接続用配線72は、画素領域23及び制御回路領域24と、ロジック回路領域25との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドとなる。
従って、反り補正層は、第1半導体基体31の第1主面31A側、第2半導体基体45の第1主面45A側、及び、第2半導体基体45の第2主面45A側のうち、少なくとも1つ以上に形成することが好ましい。
さらに、貫通電極の貫通接続孔61を形成する際に、第1半導体基体31と層間絶縁層39とに加えて、反り補正層にも孔を形成しなければならない。各層はそれぞれ異なる材料により形成されているため、貫通接続孔61を形成するための条件が異なる。このため、第1半導体基体31の第1主面31A側、及び、第2半導体基体45の第1主面45A側に反り補正層が形成されていると、貫通接続孔61が煩雑になる。
従って、貫通電極を形成する観点からは、反り補正層は、第1半導体基体31と、第2半導体基体45との接合面よりも、第2半導体基体45の第2主面側に形成することが好ましい。
[固体撮像装置の製造方法]
次に。図4〜図11を用いて、上述の本実施形態のMOS固体撮像装置の製造方法を説明する。
(第1半導体基体)
まず、図4に示すように、第1半導体基体31の画素領域23に、第1導電型、例えばp型の不純物を導入して半導体ウェル領域32を形成する。そして、その半導体ウェル領域32に、各画素の光電変換部となるフォトダイオード(PD)と、各画素トランジスタのソース/ドレイン領域33とを形成する。フォトダイオード(PD)は、n型半導体領域34と基板表面側のp型半導体領域35とから形成する。ソース/ドレイン領域33は、第1半導体基体31の第1主面31A側の所定の領域に、第2導電型、例えばn型の不純物を導入して形成する。フォトダイオード(PD)及び各画素トランジスタのソース/ドレイン領域33は、基体表面からのイオン注入で形成する。
この補正方法は、半導体基体の接合の直前において、半導体基体の補正量を管理できる。このため、様々な配線パターンや配線層に対して対応でき、非常に優れた補正方法である。
プラズマ接合により第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、例えば、P−SiO2、P−SiN、P−SiON、SiOC、及び、SiOCH等のプラズマ接合、及び、CMPが可能な材料層100−2000nm程度形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層15の表面をCMP法を用いて研磨する。
また、第1半導体基体31と第2半導体基体45とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層15を形成する。
次に、図5に示すように、第2半導体基体45に、信号処理を行う信号処理回路を含むロジック回路領域25を形成する。
まず、第2半導体基体45の第1主面45A側に、第1導電型、例えばp型の不純物を導入して半導体ウェル領域46を形成する。そして、半導体ウェル領域46に、素子分離領域50と、素子分離領域50で分離され、ロジック回路を構成する複数のMOSトランジスタTr6、Tr7、Tr8を形成する。各MOSトランジスタTr6、Tr7、Tr8は、それぞれ1対のn型のソース/ドレイン領域47と、ゲート絶縁膜を介して形成したゲート電極48とから形成する。このように、ロジック回路領域25は、CMOSトランジスタで構成する。
ソース/ドレイン領域47は、第2半導体基体45の第1主面45A側の所定の領域に第2導電型、例えばn型の不純物を導入して形成する。
接続孔の形成後、各接続孔に接続導体54を埋め込む。
各接続導体54及び電極取り出し用の接続導体51に接続するように、層間絶縁層49を介して複数層、本例では3層の導体層53を形成して多層配線層55を形成する。
プラズマ接合により第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、第1半導体基体31と同様に、例えば、P−SiO2、P−SiN、SiON、SiOC、及び、SiOCH等のプラズマ接合、及び、CMPが可能な材料層を形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層16の表面をCMP法を用いて研磨する。
また、第1半導体基体31と第2半導体基体45とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層16を形成する。
次に、図6に示すように、第1半導体基体31と第2半導体基体45とを、第1主面31A,45A側を貼り合わせる。貼り合わせは、例えばプラズマ接合法を用いて行う。
まず、第1半導体基体31の接合層15の表面と、第2半導体基体45の接合層16の表面に、酸素プラズマを、例えば周波数13.56MHz、圧力10Pa、電力100Wで60秒間照射し、表面を改質する。改質後、第1半導体基体31の接合層15の表面と、第2半導体基体45の接合層16の表面を、18MΩ以上の純水で30秒間洗浄する。この工程により、接合層15,16の表面にシラノール基(Si−OH基)を形成する。
次に、図7に示すように、第1半導体基体31の第2主面31B側から研削、研磨して第1半導体基体31を薄化する。この薄化は、第1半導体基体31の第2主面31B側からフォトダイオード(PD)が臨む位置まで行う。
また、薄化の後、第1半導体基体31の裏面全面に保護層66を形成する。保護層66は、例えばSiCN、P−SiN、SiC等を用いて形成する。
第1半導体基体31の第2主面31Bが、裏面照射型のMOS固体撮像装置79の光入射面として構成される。
次に、図8に示すように、薄化した第1半導体基体31の所定の位置に、第2主面31B側から第1半導体基体31を貫通して第2半導体基体45の導体層53に達する貫通接続孔61を形成する。また、貫通接続孔61の形成と同時に、貫通接続孔61に近接して、第1半導体基体31の第2主面31Bから第1半導体基体31側の導体層40に達する、接続孔62を形成する。そして、貫通接続孔61及び接続孔62の内壁面に、第1半導体基体31と電気的に絶縁するための絶縁層63を形成する。
次に、図9に示すように、貫通接続孔61及び接続孔62内に導電体を埋めこみ、接続導体64及び接続導体65を形成する。これら接続導体64及び接続導体65を形成する導電体としては、例えば銅(Cu)、タングステン(W)等の金属を用いる。その後、保護層66上の全面にパッシベーション層59を形成する。パッシベーション層59としては、例えばP−SiN、P−SiON等を用いる。
次に、図10に示すように、遮光すべき領域上に遮光層67を形成する。遮光層67は、例えばタングステン等の金属膜を用いて形成する。図10では模式的に制御回路領域24上に形成しているが、その他画素トランジスタ上にも形成する。
そして、パッシベーション層59の接続導体64及び接続導体65に対応する部分に、接続孔69を形成する。
バリアメタル層71は、例えば、Ti/TiNの積層体で形成する。接続用配線72は、例えば、アルミニウムにより形成する。
この構成により、第1半導体基体31に形成された画素領域23及び制御回路領域24と、第2半導体基体45に形成されたロジック回路領域25とが、接続導体65、接続用配線72、及び、接続導体64を通じて電気的に接続される。
次に、図11に示すように、画素領域23の平坦化層73上に、各画素に対応する、例えば赤(R)、緑(G)、青(B)のオンチップカラーフィルタ74を形成する。そして、オンチップカラーフィルタ74上に、オンチップマイクロレンズ75を形成する。
各オンチップカラーフィルタ74及びオンチップマイクロレンズ75は、画素アレイの各単位画素に対応して形成する。
画素アレイの機能とロジック回路の機能を異なる基体に形成したため、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能なMOS固体撮像装置79を提供することができる。
また、従来のウェハプロセス技術を用いて画素アレイとロジック回路とを混載した半導体装置の製造が可能であるため、容易に製造することができる。
[半導体装置の構成]
半導体装置の第2実施形態として、図12に、第1の半導体集積回路を備える第1半導体基体101と、第2の半導体集積回路を備える第2半導体基体116を混載した半導体装置を示す。
第1半導体基体101に形成されるロジック回路は、第1半導体基体101の半導体ウェル領域104において、複数のMOSトランジスタTr11、Tr12、Tr13から形成されている。各MOSトランジスタTr11〜Tr13は、それぞれ1対のソース/ドレイン領域105と、ゲート絶縁膜を介して形成されたゲート電極106とから構成される。各MOSトランジスタTr11〜Tr13は、素子分離領域107により分離されている。
従って、nチャネルMOSトランジスタを形成する場合には、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。また、pチャネルMOSトランジスタを形成する場合には、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。
そして、導体層109は、各MOSトランジスタTr11〜Tr13に、所要の接続導体112を介して接続されている。また、各層の導体層109は、接続導体112を介して相互に接続されている。
そして、第1半導体基体101において、平坦化層114上には、反り補正層13が形成されている。反り補正層13上には、接合層15が形成されている。反り補正層13は、多層配線層111が形成された第1半導体基体101の反りを補正するために、この第1半導体基体101の反りとは逆の内部応力を持つ層からなる。接合層15は、第1半導体基体101を第2半導体基体116と貼り合わせる際の接合信頼性を向上させるために形成されている。
また、図12に示すように、第2半導体基体116は、第2の半導体集積回路、本例ではロジック回路を備える。すなわち、第2半導体基体116の半導体ウェル領域119の各チップ部となる領域に、複数のnチャネルMOSトランジスタTr21、Tr22、Tr23を形成する。各MOSトランジスタTr21〜Tr23は、それぞれ1対のソース/ドレイン領域121と、ゲート絶縁膜を介して形成されたゲート電極122とを有して構成される。各MOSトランジスタTr21〜Tr23は、素子分離領域123により分離される。
従って、nチャネルMOSトランジスタを形成する場合には、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。また、pチャネルMOSトランジスタを形成する場合には、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。
そして、導体層125は、各MOSトランジスタTr21〜Tr23に、接続導体112を介して接続されている。また、各層の導体層125は接続導体112を介して相互に接続されている。
そして、第2半導体基体116の第2主面116B側の全面には、パッシベーション層137が設けられている。このパッシベーション層137に形成された開口部から、接続導体51と電気的に接続する電極バンプ138が形成されている。
そして、第2半導体基体116において、平坦化層127上には、反り補正層14が形成されている。反り補正層14上には、接合層16が形成されている。反り補正層14は、多層配線層126が形成された第2半導体基体116の反りを補正するために、この第2半導体基体116の反りとは逆の内部応力を持つ層からなる。接合層16は、第2半導体基体116を第1半導体基体101と貼り合わせる際の接合信頼性を向上させるために形成されている。
また、図12に示すように、第1半導体基体101のトランジスタ形成領域と隣接する位置に、第1半導体基体101の第2主面101B側から、第2半導体基体116の多層配線層126の導体層125に接続する貫通電極を備える。
(1)第1半導体基体と、第2半導体基体とを備え、前記第1半導体基体の第1主面側と、前記第2半導体基体の第1主面側が接合され、前記第1半導体基体の前記第1主面側、前記第2半導体基体の前記第1主面側、前記第1半導体基体の第2主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に形成されている反り補正層を備える半導体装置。
(2)前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する(1)に記載の半導体装置。
(3)前記第1半導体基体の接合面及び前記第2半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える(1)又は(2)に記載の半導体装置。
(4)前記第1半導体基体と、前記第1半導体基体の前記第1主面側に形成される配線層とを貫通し、前記第1半導体基体の第2主面側から、前記第2半導体基体上の前記第1主面側に形成される配線層に接続する貫通電極を備える(1)から(3)のいずれかに記載の半導体装置。
(5)第1半導体基体の第1主面側、前記第1半導体基体の第2主面側、第2半導体基体の第1主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に反り補正層を形成する工程と、前記第1半導体基体の前記第1主面側と、前記第2半導体基体の前記第1主面側とを貼り合わせる工程とを有する半導体装置の製造方法。
(6)前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する(5)に記載の半導体装置の製造方法。
(7)前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する(5)又は(6)に記載の半導体装置の製造方法。
(8)プラズマ接合法を用いて前記第1半導体基体と前記第2半導体基体とを接合する(5)から(7)のいずれかに記載の半導体装置の製造方法。
(9)前記第1半導体基体の前記第1主面上に配線層を形成する工程と、前記第2半導体基体の前記第1主面上に配線層を形成する工程とを有する(5)から(8)のいずれかに記載の半導体装置の製造方法。
(10)
前記第1半導体基体の前記第2主面側から、前記第1半導体基体と、前記第1半導体基体の前記第1主面に形成された前記配線層とを貫通し、前記第2半導体基体の前記第1主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する(9)に記載の半導体装置の製造方法。
Claims (11)
- 第1半導体基体と、
第2半導体基体とを備え、
前記第1半導体基体の第1主面側と、前記第2半導体基体の第1主面側が接合され、
前記第1半導体基体の前記第1主面側に形成された前記第1半導体基体の反りを補正する第1の反り補正層と、
前記第2半導体基体の第1主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1方の面に形成された、前記第2半導体基体の反りを補正する第2の反り補正層と、を備える
半導体装置。 - 前記第1半導体基体の前記第1主面側に形成された第1の配線層と、前記第1の配線層上に形成された前記第1の反り補正層と、前記第2半導体基体の前記第1主面側に形成された第2の配線層と、前記第2の配線層上、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1方の面に形成された前記第2の反り補正層と、を備える請求項1に記載の半導体装置。
- 前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する請求項1に記載の半導体装置。
- 前記第1半導体基体の接合面及び前記第2半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える請求項1に記載の半導体装置。
- 前記第1半導体基体と、前記第1半導体基体の前記第1主面側に形成される配線層とを貫通し、前記第1半導体基体の第2主面側から、前記第2半導体基体上の前記第1主面側に形成される配線層に接続する貫通電極を備える請求項1又は2に記載の半導体装置。
- 第1半導体基体の第1主面側に、前記第1半導体基体の反りを補正する第1の反り補正層を形成する工程と、
第2半導体基体の第1主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1方の面に、前記第2半導体基体の反りを補正する第2の反り補正層を形成する工程と、
前記第1半導体基体の前記第1主面側と、前記第2半導体基体の前記第1主面側とを貼り合わせる工程と、を有する
半導体装置の製造方法。 - 前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する請求項6に記載の半導体装置の製造方法。
- 前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する請求項6に記載の半導体装置の製造方法。
- プラズマ接合法を用いて前記第1半導体基体と前記第2半導体基体とを接合する請求項6に記載の半導体装置の製造方法。
- 前記第1半導体基体の前記第1主面上に配線層を形成する工程と、前記第2半導体基体の前記第1主面上に配線層を形成する工程とを有する請求項6〜9のいずれかに記載の半導体装置の製造方法。
- 前記第1半導体基体の前記第2主面側から、前記第1半導体基体と、前記第1半導体基体の前記第1主面に形成された前記配線層とを貫通し、前記第2半導体基体の前記第1主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する請求項10に記載の半導体装置の製造方法。
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