WO2016009943A1 - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

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功 高柳
田中 俊介
盛 一也
勝彦 有吉
慎一郎 松尾
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ブリルニクスジャパン株式会社
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Definitions

  • the present invention relates to a solid-state imaging device using a photoelectric conversion element that detects light and generates a charge, a method for manufacturing the solid-state imaging device, and an electronic apparatus.
  • CCD image sensors and CMOS image sensors have been put to practical use as solid-state imaging devices (image sensors) using photoelectric conversion elements that generate light by detecting light.
  • CCD image sensors and CMOS image sensors are part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Widely applied.
  • the CCD image sensor and the CMOS image sensor use a photodiode as a photoelectric conversion element, but are different in the transfer method of the signal charge after photoelectric conversion.
  • signal charges are transferred to an output unit by a vertical transfer unit (vertical CCD, VCCD) and a horizontal transfer unit (horizontal CCD, HCCD), and then converted into an electric signal for amplification.
  • the charge converted for each pixel including the photodiode is amplified and output as a read signal.
  • FIG. 1 is a diagram showing a basic configuration of an interline transfer (IT) type CCD image sensor.
  • the IT (Interline Transfer) CCD image sensor 1 basically includes a photosensitive part 2, a horizontal transfer part (horizontal CCD) 3, and an output part 4.
  • the photosensitive units 2 are arranged in a matrix, and a plurality of pixel units 21 that convert incident light into signal charges having a charge amount corresponding to the amount of light, and each signal charge of the plurality of pixel units 21 are vertically transferred in units of columns. It has a vertical transfer unit (vertical CCD) 22 as a light-shielded charge transfer unit.
  • the horizontal CCD 3 sequentially transfers the signal charges for one line shifted from the plurality of vertical CCDs 22 in the horizontal scanning period.
  • the output unit 4 includes a floating diffusion (FD) that is a floating diffusion layer for charge detection that converts the transferred signal charge into a signal voltage, and outputs a signal obtained by the FD to a signal processing system (not shown). To do.
  • FD floating diffusion
  • the vertical CCD functions as an analog memory, and repeats the line shift and the horizontal transfer of the horizontal CCD 3 to sequentially output signals (frame signals) of all pixels from the output unit 4.
  • This IT type CCD image sensor 1 can perform progressive reading (progressive scan), but has a structure in which high-speed transfer is difficult because the horizontal CCD 3 transfers signal charges.
  • FIG. 2 is a diagram showing a basic configuration of a frame interline transfer (FIT) type CCD image sensor.
  • FIT frame interline transfer
  • a light-shielded charge storage unit (storage unit) 5 is disposed between the output stage of the vertical CCD 22 of the photosensitive unit 2 of the IT type CCD image sensor 1 and the horizontal CCD 3. It has the structure made.
  • all signal charges are transferred all at once from the vertical CCD 22 of the photosensitive unit 2 that has received signal charges (bundles) from the pixel unit 21 to the storage unit 5 that is completely shielded by high-speed frame transfer.
  • the IT type CCD image sensor 1 in FIG. High-speed transfer is possible compared to However, since the FIT type CCD image sensor 1A forms the storage unit 5, the chip area is about twice as large as that of the IT type CCD image sensor.
  • the above-described CCD image sensor has a feature that global shutter read-out that starts accumulation of photocharges at the same time for all pixels is possible.
  • FIG. 3 is a diagram showing a basic configuration of a CMOS image sensor.
  • the pixel array section is configured by arranging a plurality of pixels including photodiodes in a matrix.
  • each pixel PXL of the pixel array unit 6 is controlled for each row by a row control signal (pulse signal) supplied from the row decoder 7.
  • a signal output from the pixel PXL to the output signal line LSG is transmitted to the transfer line LTR via the column switch CSW in accordance with the column scanning of the column decoder 8 and output to the outside by the output unit 9.
  • the CMOS image sensor 1B has a structure capable of high-speed signal transfer but not global shutter readout.
  • FIG. 4 is a diagram showing a configuration example of a CMOS image sensor adopting a laminated structure.
  • the CMOS image sensor 1 ⁇ / b> C in FIG. 4 employs a laminated structure in which a first substrate 11 and a second substrate 12 are sandwiched with a shield layer 13.
  • a photodiode (photoelectric conversion element) array section 6-1 and a part 7-1 of the row scanning circuit 7 are formed on the first substrate 11.
  • a storage node array 6-2, a remaining portion 7-2 of the row scanning circuit 7, a column buffer CBUF, a horizontal scanning circuit (column decoder) 8, an output unit 9, and the like are formed. .
  • This CMOS image sensor 1C is characterized in that it has improved the disadvantage that the global shutter readout is impossible, which is a disadvantage of a general CMOS image sensor.
  • the basic configuration of the CCD image sensor and the CMOS image sensor has been described above.
  • the above-described CCD image sensor has a feature that global shutter reading that starts accumulation of photocharges at the same time for all pixels is possible.
  • the IT-type CCD image sensor 1 can perform progressive reading, but has a disadvantage that high-speed transfer is difficult because the signal charge is transferred by the horizontal CCD 3.
  • the FIT type CCD image sensor 1A can transfer at a higher speed than the IT type CCD image sensor 1, but since the storage unit 5 is formed, the chip area is about twice as large as that of the IT type CCD image sensor.
  • the CMOS image sensor 1B in FIG. 3 is capable of high-speed signal transfer, but has a disadvantage in that it cannot perform global shutter readout.
  • the CMOS image sensor 1C of FIG. 4 is characterized in that it has improved the disadvantage that global shutter readout is not possible, but has the following disadvantages. Since the CMOS image sensor 1C is configured to select and read out four pixels as described in Non-Patent Document 1, a global shutter in a strict sense cannot be realized. Thus, strictly speaking, the CMOS image sensor 1C cannot realize a global shutter and cannot simultaneously read out, so it is difficult to completely eliminate subject blurring during moving body shooting. Further, in the CMOS image sensor 1C, by coupling pixels, the parasitic capacitance increases and the detection gain decreases. For these reasons, the CMOS image sensor 1C has a trade-off between global shutter readout and readout gain, and it is difficult to connect and read out many pixels.
  • the CMOS image sensor 1C is limited in pixel addition.
  • it is necessary to form a bump structure in the pixel array in order to form a stacked structure and there is a risk that layout restrictions and pixel characteristics such as dark current and white scratches may be deteriorated.
  • the CMOS image sensor 1C has a disadvantage that kTC noise increases.
  • the present invention provides a solid-state imaging device capable of high-speed readout with a small chip area, has few layout restrictions, and can suppress deterioration of pixel characteristics such as white scratches, a method for manufacturing the solid-state imaging device, and To provide electronic equipment.
  • a solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in units of columns or rows.
  • a plurality of charge storage units that store signal charges transferred by the plurality of charge transfer units of the photosensitive unit, and each charge storage of signal charges transferred by the plurality of charge transfer units of the photosensitive unit
  • a relay unit that relays transfer to the unit, an output unit that outputs signal charges accumulated in the plurality of charge storage units as an electrical signal, a first substrate on which the photosensitive unit is formed, the charge storage unit, and A second substrate on which the output unit is formed, at least the first substrate and the second substrate are stacked, and the relay unit is a charge transfer unit formed on the first substrate And the electricity formed on the second substrate.
  • a storage unit electrically coupled with the joint through the substrate in the photosensitive region outside of the light-sensitive portion.
  • a manufacturing method of a solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in columns or rows. Forming at least a plurality of charge storage units for storing signal charges transferred by the plurality of charge transfer units of the photosensitive unit, and a plurality of charge storage units. A step of forming an output portion for outputting the accumulated signal charge as an electric signal on the second substrate; and a charge formed on the first substrate in a state where the first substrate and the second substrate are stacked. Electrically connecting the transfer section and the charge storage section formed on the second substrate by a connection section that passes through the substrate outside the photosensitive area of the photosensitive section.
  • An electronic apparatus includes a solid-state imaging device, an optical system that forms an image on a photosensitive portion of the solid-state imaging device, and a signal processing unit that processes an output signal of the solid-state imaging device.
  • the solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in columns or rows, and the photosensitive unit A plurality of charge storage units for storing signal charges transferred by the plurality of charge transfer units, and a transfer of the signal charges transferred by the plurality of charge transfer units of the photosensitive unit to the respective charge storage units.
  • a relay unit an output unit that outputs signal charges accumulated in the plurality of charge storage units as an electrical signal, a first substrate on which the photosensitive unit is formed, and the charge storage unit and the output unit. And a second substrate. At least the first substrate and the second substrate are stacked, and the relay unit includes a charge transfer unit formed on the first substrate and the charge storage unit formed on the second substrate. And are electrically coupled by a connecting portion through the substrate outside the photosensitive region of the photosensitive portion.
  • the present invention high-speed reading can be performed with a small chip area, and there are few restrictions on layout, and deterioration of pixel characteristics such as white defects can be suppressed.
  • the pixel portion can be formed by a CCD process with good dark current characteristics, and the pixel can be miniaturized as a global shutter.
  • the drive interface can be simplified, and the horizontal CCD can be omitted, so that power consumption can be reduced.
  • multi-function such as digital output and on-chip signal processing can be realized.
  • FIG. 1 is a diagram showing a basic configuration of an IT type CCD image sensor.
  • FIG. 2 is a diagram showing a basic configuration of the FIT type CCD image sensor.
  • FIG. 3 is a diagram showing a basic configuration of the CMOS image sensor.
  • FIG. 4 is a diagram illustrating a configuration example of a CMOS image sensor employing a stacked structure.
  • FIG. 5 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment of the present invention in a flat plane.
  • FIG. 6 is a diagram schematically illustrating a first example of a substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 7 is a diagram schematically illustrating a second example of the substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 8 is a diagram for explaining an actual arrangement relationship between the photosensitive portion of the first substrate and the charge storage portion of the second substrate stacked in the solid-state imaging device according to the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of the output unit according to the present embodiment.
  • FIG. 10 is a simplified cross-sectional view for explaining a specific configuration example of the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 11 is a diagram for explaining the configuration and principle of the vertical overflow drain employed in the pixel portion formed on the first substrate according to the present embodiment.
  • FIG. 12 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is small.
  • FIG. 13 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is large.
  • FIG. 14 is a diagram illustrating a configuration example in which the TSV region is set to an intermediate potential.
  • FIG. 16 is a simplified cross-sectional view showing a configuration example in which a reset transistor for setting the TSV region to an intermediate potential is provided in the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 16 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the second embodiment of the present invention.
  • FIG. 17 is a diagram illustrating a first configuration example of a relay unit including a relay selection unit on the first board side according to the second embodiment.
  • FIG. 18 is a diagram illustrating a second configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • FIG. 19 is a diagram illustrating a third configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • FIG. 20 is a diagram illustrating a fourth configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • FIG. 21 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the third embodiment of the present invention.
  • FIG. 22 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • FIG. 23 is a diagram illustrating an example of a laminated structure of a backside illumination type CMOS image sensor as a comparative example.
  • FIG. 24 is a diagram for explaining an example of chip reduction by the stacked structure of the CMOS image sensor.
  • FIG. 25 is a diagram showing a simplified cross section of a CMOS image sensor chip having no stacked structure, a CMOS image sensor chip having a stacked structure, and a CCD image sensor chip according to the present embodiment.
  • FIG. 26 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fifth embodiment of the present invention.
  • FIG. 27 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the sixth embodiment of the present invention.
  • FIG. 28 is a diagram illustrating an example of drive signal timings of the solid-state imaging device as the stacked CCD image sensor according to the sixth embodiment.
  • FIG. 29 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the seventh embodiment of the present invention.
  • FIG. 30 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the eighth embodiment of the present invention.
  • FIG. 31 is a diagram illustrating a configuration example for realizing sharing of a drive pulse and an output signal pulse terminal in the solid-state imaging device according to the eighth embodiment.
  • FIG. 32 is a diagram for explaining the operation in the register control mode of the shared circuit according to the eighth embodiment.
  • FIG. 33 is a diagram for explaining the operation in the image data streaming mode of the sharing circuit according to the eighth embodiment.
  • FIG. 34 is a timing chart for explaining operations in the register control mode and the image data streaming mode of the shared circuit according to the eighth embodiment.
  • FIG. 35 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • FIG. 5 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment of the present invention in a flat plane.
  • FIG. 6 is a diagram schematically illustrating a first example of a substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 7 is a diagram schematically illustrating a second example of the substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 8 is a diagram for explaining an actual arrangement relationship between the photosensitive portion of the first substrate and the charge storage portion of the second substrate stacked in the solid-state imaging device according to the first embodiment.
  • an image sensor similar to an FIT (Frame Interline Transfer) type CCD image sensor or an FT (Frame Transfer) type CCD image sensor can be applied to the solid-state imaging device 100.
  • FIT Fluorescence Interline Transfer
  • FT Fast Transfer
  • the FIT type will be described as an example.
  • the solid-state imaging device 100 has a structure in which a first substrate 110, a second substrate 120, and a third substrate 130 are stacked.
  • the second substrate 120 is stacked on the third substrate 130 and the first substrate 110 is stacked on the second substrate 120.
  • the substrates to be stacked are attached, for example, as shown in FIG. 6, or joined by pressure bonding or micro bumps as shown in FIG.
  • the electrical connection between the substrates is realized by a through-via (Through Silicon Via: TSV) 140 as a connection part, a micro bump, a bonding part 150 such as a pressure bonding.
  • TSV Through Silicon Via
  • electrical connection between the substrates is performed through the through vias 140 that penetrate the stacked first substrate 110, second substrate 120, and third substrate 130.
  • a bump BMP is bonded to the exposed portion on the third substrate 130 side.
  • a through via 140-1 is formed in the first substrate 110, and a through via 140-2 is formed in the second substrate 120.
  • the through via 140-1 of the first substrate 110 and the through via 140-2 of the second substrate 120 are joined by a joint 150 formed by pressure bonding or micro bumps.
  • a bonding pad 160 is bonded to the exposed portion of the first substrate 110 on the upper surface side of the through via 140-1.
  • the first substrate 110 and the second substrate 120 are provided with the image sensor section 200 having a function of storing and transferring signal charges obtained by imaging and a function of outputting the signal charges.
  • a photosensitive unit 210 having an imaging function is formed on the first substrate 110, and a charge storage unit 220 and an output unit 230 having a charge storage function are formed on the second substrate 120.
  • a relay unit 240 that relays the transfer of the signal charges transferred by the plurality of charge transfer units of the photosensitive unit 210 to the charge storage unit 220 between the first substrate 110 and the second substrate 120 is provided on both substrates. It is formed over.
  • the solid-state imaging device 100 controls driving of the photosensitive unit 210, the charge storage unit 220, the output unit 230, and the like, and performs signal processing and a power source unit (which performs predetermined processing on the electrical signal output from the output unit 230).
  • a signal processing unit 300. 5 includes a timing generator 310, an image processing circuit (image processing IC) 320, and a power supply circuit (power supply IC) 330 formed by an FPGA or the like.
  • the signal processing unit 300 including the timing generator 310, the image processing circuit (image processing IC) 320, and the power supply circuit (power supply IC) 330 may be a separate substrate or the second substrate 120 or the third substrate 130. It is also possible to form and laminate and mount them. With this configuration, the small camera system can be incorporated into a single package.
  • the photosensitive portion 210 formed on the first substrate 110 includes a pixel portion 211 including a photodiode (PD) which is a photoelectric conversion element arranged in a matrix (m rows and n columns), and a plurality of pixel portions 211.
  • a vertical transfer unit (vertical CCD: VCCD) 212 ( ⁇ 1 to ⁇ 4), which is a plurality of charge transfer units that transfer the signal charge of the conversion element in units of columns (or rows), is included.
  • the vertical transfer unit 212 is shielded by a light shielding film (not shown), and is driven to transfer by a transfer pulse of two phases or four phases by the signal processing unit 300 to transfer the signal charges from the pixel unit 211 in the column direction. .
  • An example is shown. 5 and 8, four columns of vertical transfer units 212-1 to 212-4 are arranged. Then, the vertical transfer units 212-1 to 212-4 transfer the signal charges in the Y direction of the orthogonal coordinate system shown in FIGS.
  • the charge storage unit 220 corresponds to the n (four in this example) vertical transfer units 212-1 to 212-4 formed on the first substrate 110 (four in this example).
  • -1 to 220-4 are arranged.
  • the charge storage units 220-1 to 220-4 transfer the signal charge relayed by the relay unit 240 in the Y direction.
  • the relay unit 240 relays the transfer of the signal charges transferred by the vertical transfer units 212-1 to 212-4 of the plurality of columns of the photosensitive unit 210 to the charge storage unit 220.
  • FIG. An example is schematically shown in which charges are transferred to the photosensitive portion 210 of the first substrate 110, the charge storage portion 220 and the output portion 230 of the second substrate 120 in one direction Y1 along the flow toward the Y direction in the figure. Has been shown.
  • the signal charges are transferred in the Y direction Y1 downward in the drawing by the vertical transfer units 212-1 to 212-4 of the photosensitive unit 210 of the first substrate 110.
  • the relay unit 240 it is transferred by the charge storage units 220-1 to 220-4 of the second substrate 120 in the Y direction Y2 upward in the figure opposite to the first substrate 110.
  • input end portions 221-1 to 221-4 are formed at one end portions of the charge storage portions 220-1 to 220-4 and connected to the output portions 230-1 to 230-4 at the other end portion.
  • Output end portions 222-1 to 222-4 are formed.
  • Input end portions 221-1 to 221-4 of the charge storage units 220-1 to 220-4 are respectively output end portions 213-positioned outside the photosensitive areas of the vertical transfer units 212-1 to 212-4 by the relay unit 240. 1 to 213-4 and the connection portions (241-1 to 241-4) are electrically coupled.
  • the output unit 230 outputs the signal charges accumulated in the plurality of charge accumulation units 220-1 to 220-4 to the signal processing unit 300 as electric signals.
  • the input units of the output units 230-1 to 230-4 are connected to the output end units 222-1 to 222-4 of the charge storage units 220-1 to 220-4.
  • FIG. 9 is a diagram illustrating a configuration example of the output unit according to the present embodiment.
  • FIG. 9 shows a configuration example of the output unit 230-1 in one column, but the output units 230-2 to 230-4 in other columns also have the same configuration as that in FIG.
  • the output unit 230-1 is connected to the output gate OG 222-1 at the output end 222-1 of the charge storage unit 220-1.
  • 9 includes a floating diffusion (FD: floating diffusion layer) 231, a reset gate (RG) 232, a reset drain 233, and an output amplifier 234.
  • a reset drain voltage VRD is applied to the reset drain 233, and a reset pulse PRG is applied to the reset gate 232 at a signal charge detection cycle. Then, the signal charge accumulated in the floating diffusion 231 is converted into a signal voltage and sent to the signal processing unit 300 as the CCD output signal SOUT via the output amplifier 234.
  • the relay unit 240 has charge storage units 220-1 to 220- formed on the second substrate 120 of signal charges transferred by the plurality of vertical transfer units 212 of the photosensitive unit 210 formed on the first substrate 110. Relay the transfer to 4.
  • the relay unit 240 includes output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and a charge storage unit 220- formed on the second substrate 120.
  • the input end portions 221-1 to 221-4 of 1 to 220-4 are electrically coupled to each other by a connecting portion through the substrate in the area EPARA outside the photosensitive area PARA of the photosensitive section 210.
  • FIG. 10 is a simplified cross-sectional view for explaining a specific configuration example of the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 10 shows a portion corresponding to one column of vertical transfer units 212 and the corresponding charge storage unit 220.
  • the first substrate 110 is formed by a first conductivity type substrate, for example, an n-type substrate 111
  • the second substrate 120 is formed by a second conductivity type substrate, for example, a p-type substrate 121.
  • a p-well (p-WELL) 112 is formed on an n-type substrate (n-SUB) 111
  • an n ⁇ layer 113 is formed on the surface portion of the p-well 112.
  • an n + layer 114 for connection to the through via 241 serving as a relay portion is formed.
  • a transfer electrode (transfer gate) 116 of the vertical transfer portion 212 is formed at a predetermined interval above the n ⁇ layer 113 and the n + layer 114 via a gate insulating film 115.
  • a through via (through electrode) 241 is formed (embedded) in a through hole that penetrates the p well 112 and the n-type substrate 111 from the n + layer 114 and reaches the n + layer on the second substrate 120 side described later. ing).
  • An insulating film 117 is formed on the wall of the p-well 112 and the n-type substrate 111 where the through via 241 is formed.
  • An insulating film 118 is formed on the p well 112, the n ⁇ layer 113, the n + layer 114, the gate insulating film 115, the transfer electrode 116, and the through via 241 so as to cover them.
  • an n-well (n-WELL) 122 is formed on a p-type substrate (p-SUB) 121, and a p-well (p-WELL) 123 is formed in the n-well 122.
  • An n ⁇ layer 124 is formed in the part.
  • An n + layer 125-1 for connection to the through via 241 as a relay portion is formed.
  • An n + layer 125-2 serving as a floating diffusion FD or the like is formed at the other end of the n ⁇ layer 124 in the Y direction.
  • a transfer electrode 127 of the charge storage unit 220 is formed at a predetermined interval above the n ⁇ layer 124 and the n + layer 125 via a gate insulating film 126. Further, a p + layer 128 and the like for forming a peripheral circuit are formed on the surface portion of the n-well 122. An insulating film 129 is formed on the n well 122, the p well 123, the n ⁇ layer 124, the n + layer 125, the gate insulating film 126, and the like so as to cover them.
  • the bottom surface of the n-type substrate 111 of the first substrate 110 and the surface (upper surface) of the insulating film 129 of the second substrate 120 are bonded to each other.
  • the second substrate 120 is formed so as to overlap the back surface of the first substrate 110.
  • the vertical transfer unit 212 formed on the first substrate 110 and the charge storage unit 220 formed on the second substrate 120 are shielded from light by a light shielding film made of a light shielding material such as a metal layer.
  • a through via 242 that penetrates the first substrate 110 and the second substrate 120 is formed.
  • An insulating film is formed on the p well 112 and the wall of the n-type substrate 111 of the first substrate 110 where the through via 242 is formed, and on the p-type substrate 121 of the second substrate 120.
  • the vertical overflow drain (Vertical) is formed in the first substrate 110 on which the pixel unit 211 is formed.
  • Overflow Drain (VOD) structure is adopted.
  • FIG. 11 is a diagram for explaining the configuration and principle of the vertical overflow drain employed in the pixel portion formed on the first substrate according to the present embodiment.
  • reference numeral 2111 indicates a light shielding film
  • OVFC indicates an overflow channel.
  • the vertical overflow drain VOD is realized as follows.
  • a PD (photoelectric conversion element) and a vertical transfer unit (VCCD) 212 of the pixel unit 211 are formed in the p-well 112, and a reverse voltage is applied by applying a positive voltage to the n-type substrate 111 using the p-well 112 as a reference potential. Hold.
  • This reverse bias forms a potential barrier against the diffusion of electrons from the n-type substrate 111 and completely prevents photogenerated electrons and thermally generated electrons from entering the PD and the vertical transfer unit (VCCD) 212. To block.
  • signal crosstalk is improved to a level that does not cause a problem, and smear is drastically reduced.
  • the dark current noise component caused by the thermal diffusion current from the n-type substrate 111 is completely suppressed.
  • the pn junction depletion layer between the p-well 112 and the n-type substrate 111 is expanded by the reverse bias voltage. If the impurity layer of the p-well 112 directly under the PD is thin and has a low concentration, a so-called punch-through state in which the junction depletion layer reaches the n-layer 119 of the PD can be easily realized. That is, the p well 112 is completely depleted and the potential rises. At this time, if the n layer is full of electrons, the electrons are strongly drawn out to the n-type substrate 111.
  • the relay unit 240 includes the output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and the second substrate.
  • the charge storage portions 220-1 to 220-4 formed at 120 are connected to the input end portions 221-1 to 221-4 by through vias (TSV) 241-1 to 241-4 as connection portions.
  • TSV through vias
  • FIG. 12 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is small.
  • FIG. 13 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is large.
  • FIG. 14 is a diagram illustrating a configuration example in which the TSV region is set to an intermediate potential.
  • the TSV region (n + region) between the transfer electrodes (transfer gates)
  • the amount of signal charge necessary for modulation increases, and therefore, it is not modulated by the potential of the transfer gate adjacent to the fluctuation. Therefore, as shown in FIGS. 13 and 14, by setting the intermediate potential MV between the transfer gates through, for example, a reset transistor 243 for setting the intermediate potential connected to the n + region, the TSV region is set.
  • the reset transistor 243 having the reset gate RG243 and the reset drain RD243 sets the through via (TSV) region to the intermediate potential MV when transferring signal charges.
  • FIG. 15 is a simplified cross-sectional view showing a configuration example in which a reset transistor for setting the TSV region to an intermediate potential is provided in the first and second substrates stacked according to the present embodiment and the relay unit.
  • the reset transistor that sets the through via (TSV) region to the intermediate potential can be formed on one end side of the n ⁇ layer 113 as shown in FIG.
  • the intermediate potential means a potential between a potential that becomes a high level H and a potential that becomes a low level L.
  • an output gate (OG)) and an input gate (Input Gate (IG)) are provided at both ends of the TSV node, and a potential step is formed between OG and IG for transfer. At the same time, the reset level of TSV is made equal to the potential of IG.
  • the first substrate 110 includes the pixel unit 211 including the photodiode (PD) that is the photoelectric conversion element arranged in a matrix, and the plurality of pixel units.
  • a photosensitive unit 210 including a vertical transfer unit 212 that is a plurality of charge transfer units that transfer signal charges of the photoelectric conversion elements 211 in a column unit is formed.
  • a charge storage unit that is transferred to the second substrate 120 by a plurality of vertical transfer units 212-1 to 212-n (n 4 in this example) of the photosensitive unit 210 and relayed by the relay unit 240 to accumulate signal charges.
  • 220 and an output unit 230 provided for each vertical transfer column are formed.
  • the relay unit 240 the output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and the charge storage unit formed on the second substrate 120
  • the input ends 221-1 to 221-4 of 220-1 to 220-4 are electrically coupled to each other through a connection portion such as a through via 241 that passes through the substrate in the region EPARA outside the photosensitive region PARA of the photosensitive unit 210. ing.
  • the following effects can be obtained.
  • progressive reading from the pixel unit 211 to the vertical transfer unit (vertical CCD) 212 is possible, and the signal charge transferred to the vertical transfer unit (vertical CCD) 212 is transmitted from the relay unit 240.
  • the data is transferred to the charge accumulation unit (storage unit) 220 in the second layer through the connection unit. Since the charge storage unit (storage unit) 220 is formed on the second substrate 120, which is the second layer, high-speed reading is possible with a small chip area.
  • the connection portion of the multilayer substrate is formed outside the pixel array, it is possible to form an image sensor with less layout restrictions and no deterioration of pixel characteristics such as white scratches.
  • the relay unit 240 that is a connection unit is formed outside the pixel array, it is possible to form a pixel that does not cause a decrease in sensitivity or an increase in dark current.
  • FIG. 16 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the second embodiment of the present invention.
  • the solid-state imaging device 100A according to the second embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • the solid-state imaging device 100A of the second embodiment includes a relay selection unit 250 that selectively connects a plurality of vertical transfer units 212-1 to 212-4 and a plurality of charge storage units 220-1 to 220-4. It is configured to include.
  • a plurality of selection electrodes 251-1, 251-2, 251-3, and 251-4 are arranged on the relay unit 240A of the first substrate 110A, and the relay unit of the second substrate 120A.
  • a plurality of selection electrodes 252-1, 252-2, 252-3, and 252-4 are arranged on 240A.
  • one common through via (TSV) 241A is formed for the plurality of selection electrodes 251-1 to 251-4 and 252-1 to 252-4. ing.
  • the signal charges transferred through the vertical transfer units 212-1 to 212-4 selected by any of the selection electrodes 251-1 to 251-4 are transmitted to the through via 241A on the first substrate 110A side. Supplied. On the second substrate 120A side, the signal charge transferred through the through via 241A is selected by any one of the selection electrodes 252-1 to 252-4 and is stored in the charge storage units (storage units) 220-1 to 220-4. Transferred.
  • the signal charge of the vertical transfer unit 212-4 selected by the selection electrode 251-4 on the first substrate 110A side is transferred to the second substrate 120A side through the through via 241A and selected by the selection electrode 252-4. And transferred to the charge storage unit 220-4.
  • the selection electrodes 251-1 to 251-4 and the selection electrodes 252-1 to 252-4 can be selected one by one.
  • Various modes are possible such as selecting more selection electrodes at the same time, or not selecting a predetermined selection electrode in a predetermined operation.
  • By performing such driving it is possible to easily perform horizontal signal addition and signal thinning while maintaining progressive reading and without causing a decrease in detection sensitivity. That is, in the second embodiment, signal charges of a plurality of parallel vertical (charge) transfer units 212-1 to 212-4 can be added or thinned out.
  • a plurality of columns are grouped as one group (in the example of FIG. 16, four adjacent columns are grouped as one group) and bundled in group units to form one through via (TSV) 241A. Therefore, the number of through vias can be reduced, which is advantageous in terms of layout. That is, in the second embodiment, it is possible to provide a sensor that performs progressive readout from the pixel unit 211 at a high speed, and a through via (TSV) that is a connection unit includes a vertical transfer unit (vertical CCD), a charge storage unit, and the like. Since it is formed at a larger repetition pitch than the portion (storage portion), it is easy to form a through via (TSV) or the like that is a connection portion.
  • TSV through via
  • FIG. 17 is a diagram illustrating a first configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • the through via (TSV) 241A has a substantially central portion in the X direction (horizontal direction) of the vertical transfer units (VCCDs) 212-1 to 212-4 in four rows, that is, It is formed at a position between the arrangement position of the vertical transfer unit 212-2 in the second column and the arrangement position of the vertical transfer unit 212-3 in the third column.
  • the vertical transfer units 212-1 to 212-4 in FIG. 17 are exemplified as four-phase driving by driving pulses V1 to V4.
  • the relay selection unit 250B of FIG. 17 includes selection electrodes 251-1 (S1) to 251-4 (S4), horizontal transfer units (HCCD) 253-1 to 253-4, and an open gate (OG) 254. Has been.
  • the selection electrodes 251-1 (S 1) to 251-4 (S 4) are arranged at the output end portions 213-1 to 213-4 of the respective vertical transfer units (VCDD) 212-1 to 212-4.
  • the selection electrodes 251-1 (S 1) to 251-4 (S 4) function as gates of transistors constituting an output gate and the like, and are controlled to a potential that becomes conductive when selected.
  • the horizontal transfer units (HCCD) 253-1 to 253-4 are arranged to be located at the output units of the corresponding selection electrodes 251-1 (S1) to 251-4 (S4), respectively, and the OG 254 is arranged in the center. This is configured as an HCCD with different transfer directions.
  • the horizontal transfer unit 253-1 is arranged on the output side of the selection electrode 251-1 in the first column.
  • the horizontal transfer unit 253-1 is driven by the drive pulse H1, transfers the signal charge from the vertical transfer unit 212-1 in the horizontal direction X1, which is the right direction in FIG. 17, and further, the adjacent horizontal transfer unit 253- Forward to 2.
  • the horizontal transfer unit 253-2 is disposed on the output side of the selection electrode 251-2 in the second column.
  • the horizontal transfer unit 253-2 is driven by the drive pulse H2, and the signal charge by the vertical transfer unit 212-2 or the signal charge of the vertical transfer unit 212-1 by the horizontal transfer unit 253-1 is in the right direction in FIG.
  • the data is transferred in the horizontal direction X1 and supplied to the OG 254 connected to the own stage.
  • the horizontal transfer unit 253-4 is arranged on the output side of the selection electrode 251-4 in the fourth column.
  • the horizontal transfer unit 253-4 is driven by the drive pulse H4, transfers the signal charge from the vertical transfer unit 212-4 in the horizontal direction X2, which is the left direction in FIG. 17, and further, the adjacent horizontal transfer unit 253- Forward to 3.
  • the horizontal transfer unit 253-3 is disposed on the output side of the selection electrode 251-3 in the third column.
  • the horizontal transfer unit 253-3 is driven by the drive pulse H3, and the signal charge by the vertical transfer unit 212-3 or the signal charge of the vertical transfer unit 212-4 by the horizontal transfer unit 253-4 is in the left direction in FIG.
  • the data is transferred in the horizontal direction X2 and supplied to the OG 254 connected to the own stage.
  • the OG 254 is disposed between the signal charge supply unit of the horizontal transfer unit 253-2 and the signal charge supply unit of the horizontal transfer unit 253-3 and the through via (TSV) 241A which is a connection unit, and is controlled to be in a conductive state.
  • TSV through via
  • the selection electrodes 251-1 to 251-4 and the selection electrodes 252-1 to 252-4 can be selected one by one.
  • Various modes are possible such as selecting more selection electrodes at the same time, or not selecting a predetermined selection electrode in a predetermined operation.
  • it is possible to add or thin out the signal charges of the plurality of parallel (charge) transfer units 212-1 to 212-4 in parallel while maintaining progressive reading and without causing a decrease in detection sensitivity.
  • a plurality of columns (four columns in this example) are grouped into one group to form one through via (TSV) 241A. This is advantageous in terms of layout.
  • a through via (TSV) that is a connection unit includes a vertical transfer unit (vertical CCD) and a charge storage unit. Since it is formed at a larger repetition pitch than the portion (storage portion), it is easy to form a through via (TSV) or the like that is a connection portion.
  • FIG. 18 is a diagram illustrating a second configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • the relay selection unit 250C in the relay unit 240C in FIG. 18 has the same basic configuration as the relay selection unit 250B in FIG.
  • the relay unit 240C of FIG. 18 has a reset transistor 243 having a reset gate RG243 and a reset drain RD243 for setting the through via (TSV) 241A to an intermediate potential when the signal charge is transferred by the through via (TSV) 241A. Is formed.
  • the same effect as that of the first configuration example described above can be obtained, and the parasitic capacitance of the TSV region (n + region) between the transfer electrodes (transfer gates) is large. Thus, charge transfer is possible via the TSV region.
  • FIG. 19 is a diagram illustrating a third configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • the relay unit 240D of FIG. 19 is different from the relay unit 240B of FIG. 17 in that the through via (TSV) 241D is not located at the center of the arrangement of the vertical transfer units 212-1 to 212-4 in four columns, This is that it is formed in the vicinity of the arrangement position of the vertical transfer unit 212-4 in the fourth column, which is one end side in the direction (right end side in the example of FIG. 19).
  • TSV through via
  • the horizontal transfer unit 253-1 is driven by the drive pulse H1, and transfers the signal charge from the vertical transfer unit 212-1 in the horizontal direction X1, which is the right direction in FIG. Further, the data is transferred to the adjacent horizontal transfer unit 253-2.
  • the horizontal transfer unit 253-2 is driven by the drive pulse H2, and the signal charge by the vertical transfer unit 212-2 or the signal charge of the vertical transfer unit 212-1 by the horizontal transfer unit 253-1 is in the right direction in FIG.
  • the data is transferred in the horizontal direction X1, and further transferred to the adjacent horizontal transfer unit 253-3.
  • the horizontal transfer unit 253-3 is driven by the drive pulse H3, and the signal charge by the vertical transfer unit 212-3 or the signal charge of the vertical transfer units 212-1, 212-2 by the horizontal transfer unit 253-2 is shown in FIG.
  • the data is transferred in the horizontal direction X1, which is the right direction, and further transferred to the adjacent horizontal transfer unit 253-4.
  • the horizontal transfer unit 253-4 is driven by the drive pulse H4, transfers the signal charge from the vertical transfer unit 212-4 in the horizontal direction X1 which is the right direction in FIG. 19, and the signal of the vertical transfer unit 212-4
  • the charges or the signal charges of the vertical transfer units 212-1, 212-2, 212-3 by the horizontal transfer unit 253-3 are supplied to the OG 254 connected to the own stage.
  • the OG 254 is disposed between the signal charge supply unit of the horizontal transfer unit 253-4 and the through via (TSV) 241D which is a connection unit, and is controlled to be in a conductive state, whereby the selection electrodes 251-1 (S1) to 251 are controlled. -4 (S4), the signal charges transferred through the horizontal transfer units 253-1 to 253-4 are transferred to the through via (TSV) 241D.
  • TSV through via
  • FIG. 20 is a diagram illustrating a fourth configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • the relay selection unit 250E of the relay unit 240E in FIG. 20 is different from the relay selection unit 250B in FIG. 17 in that a potential slope unit (SL) 255 is provided instead of the horizontal transfer unit.
  • a potential slope unit (SL) 255 is provided instead of the horizontal transfer unit.
  • the signal charges of the vertical transfer units 212-1 to 212-4 selected by the selection electrodes 251-1 (S1) to 251-4 (S4) pass through the potential slope unit 255 and further to the OG 254. To the through via (TSV) 241A.
  • the first to fourth configuration examples of the relay unit including the relay selection unit on the first substrate side have been described above. These configurations can basically be employed as a relay selection unit on the second substrate 120 side.
  • the signal charge transfer direction is opposite to that in the case of relating to FIG. 17 to FIG.
  • the signal charge transferred through the through via (TSV) is transferred to a desired position via the OG 254 via the horizontal transfer units 253-1, 253-2, 253-3, 253-4 or the potential slope unit 255. Selected by the selection electrodes 252-1 to 252-4 and transferred to the charge storage units 220-1 to 220-4.
  • FIG. 21 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the third embodiment of the present invention.
  • the solid-state imaging device 100B according to the third embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • a plurality of charge storage units 220-1 to 220-4, 220-5 to 220-8 and output units 230B-1 and 230B- 2 includes an output selection unit 260 that selectively connects the two.
  • the photosensitive unit 210B formed on the first substrate 110B includes a pixel unit 211 and a vertical transfer unit 212 arranged in a matrix of 6 rows and 8 columns.
  • eight rows of charge storage portions 220-1 to 220-8 are formed on the second substrate 120B.
  • the selection electrode 261-1 is provided at the output end portions 222-1 to 222-4 and 222-5 to 222-8 of the charge storage portions 220-1 to 220-4 and 220-5 to 220-8. ⁇ 161-4, 261-5 to 261-8 are arranged (formed).
  • one output section 230B-1 and 230B-2 are formed for the plurality of selection electrodes 261-1 to 261-4 and 261-5 to 261-8, respectively.
  • the signal charges transferred through the vertical transfer units 212-1 to 212-8 on the first substrate 110B side are transferred to the charge storage unit (storage unit) 220- on the second substrate 120B side via the relay unit 240. 1 to 220-4 and 220-5 to 220-8.
  • the multi-signal charges transferred to the charge storage units 220-1 to 220-4, 220-5 to 220-8 are supplied to the corresponding output units 230B-1 and 230B-2 as follows.
  • the signal charge of the charge storage unit 220-1 is selected by the selection electrode 261-1 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-2 is selected by the selection electrode 261-2 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-3 is selected by the selection electrode 261-3 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-4 is selected by the selection electrode 261-4 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-5 is selected by the selection electrode 261-5 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-6 is selected by the selection electrode 261-6 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-7 is selected by the selection electrode 261-7 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-8 is selected by the selection electrode 261-8 and supplied to the output unit
  • a plurality of columns are grouped as one group (in the example of FIG. 21, four adjacent columns are grouped as one group), and bundled in units of groups, one output unit 230B-1, 230B- Since 2 is formed, the number of output portions can be reduced, which is advantageous in terms of layout. That is, in the third embodiment, it is possible to provide a sensor that performs progressive readout from the pixel unit 211 at a high speed, and the output unit is formed with a larger repetition pitch than the charge storage unit (storage unit). Formation of the part is facilitated.
  • signal charges of a plurality of charge storage units 220-1 to 220-4 and 220-5 to 220-8 arranged in parallel can be added or thinned out.
  • the first to fourth configuration examples of the relay unit including the relay selection unit on the first board side have been described. These configurations can basically be employed as the output selection unit 260 on the second substrate 120B side in the third embodiment. In this case, the portion of the through via (TSV) becomes the input unit of the output units 230B-1 and 230B-2.
  • TSV through via
  • FIG. 22 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • the solid-state imaging device 100C according to the fourth embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • an analog-digital converter (ADC) 341 belonging to a peripheral circuit that is a signal processing system.
  • a serializer 342, a memory 343, and a timing generator (TG) 344 are formed.
  • the timing generator (TG) 344 includes a CCD pulse driving unit, a level shift, and the like.
  • the chip size of the CCD image sensor and the CMOS image sensor which are the solid-state imaging device 100C according to the fourth embodiment in which the signal processing system is mounted on the second substrate 120C will be considered. .
  • FIG. 23 is a diagram illustrating an example of a laminated structure of a backside illumination type CMOS image sensor as a comparative example.
  • FIG. 23A shows a first structure example of a CMOS image sensor
  • FIG. 23B shows a second structure example in which CMOS image sensors are stacked.
  • FIG. 24 is a diagram for explaining an example of chip reduction by the stacked structure of the CMOS image sensor.
  • FIG. 24A shows a pixel portion and a peripheral circuit in the case where the stacked structure is not used
  • FIG. 24B shows an example where the size is reduced by the stacked structure.
  • FIG. 24A shows a pixel portion and a peripheral circuit in the case where the stacked structure is not used
  • FIG. 24B shows an example where the size is reduced by the stacked structure.
  • FIG. 25 is a diagram showing a simplified cross section of a CMOS image sensor chip having no stacked structure, a CMOS image sensor chip having a stacked structure, and a CCD image sensor chip according to the present embodiment.
  • FIG. 25A shows a CMOS image sensor chip having no laminated structure
  • FIG. 25B shows a CMOS image sensor chip having a laminated structure
  • FIG. 25C shows a CCD image sensor chip according to this embodiment. Yes.
  • the CMOS image sensor 400A includes a support substrate 410, a chip 440 on which a pixel portion 420 and a signal processing circuit 430 are formed.
  • a chip 450 in which a signal processing circuit 430 is formed is used instead of a support substrate, and a pixel portion 420 is overlaid thereon.
  • the signal processing circuit 430 which is a peripheral circuit, selects a row decoder (ROW decode) 431, a column decoder (column decode) 432, or a row (column) selection.
  • the circuit includes a bonding pad 433 and the like.
  • the signal processing circuit 430 which is a peripheral circuit, in the second layer, the peripheral circuit area can be deleted as shown in FIG. 24B.
  • the pixel drive signal signal from the row decoder 431 is transferred to each row. Since a through via (TSV) is routed to (ROW), a TSV region is newly required for each ROW and column.
  • TSV through via
  • the CMOS image sensor chip adopts a laminated structure, depending on the configuration, but as shown in, for example, FIGS. 25A and ⁇ B>, compared to a case where the laminated structure is not adopted.
  • the size can be reduced to about half.
  • FIGS. 25B and 25C even if the CMOS image sensor chip uses the stacked structure as described above, the TSV region is newly required for each ROW and column. Therefore, although it depends on the configuration, for example, it is about 1.5 times larger than the CCD image sensor chip according to the present embodiment.
  • the CCD image sensor according to the present embodiment can be stacked and connected via through vias (TSV) as connection portions, wire bonding is not necessary, so that the compact size at the die size level is achieved.
  • TSV through vias
  • a package is possible, and for example, a compact camera module can be mounted by connecting a BGA or the like. As described above, the miniaturized camera module can be realized by mounting the stacked CCD package.
  • Non-Patent Document 1 a plurality of CMOS image sensors having a global shutter have been proposed, including Non-Patent Document 1, but in any case, a special circuit needs to be added in the pixel array. It has a demerit that causes an increase in noise. Further, in the improvement example in the conventional CMOS, when a structure for signal addition is selected, there are disadvantages that SN deterioration due to an increase in parasitic capacitance and signal simultaneity are impaired. On the other hand, the CCD image sensor according to the present embodiment can be driven at high speed by global reading without forming a special structure in the pixel array, that is, without causing SN degradation. In addition, a die-size package is possible by connecting through vias (TSV) between chips, and by mounting peripheral circuits on the second substrate, the number of drive pins is reduced, resulting in high performance, small size, and low cost. A camera system can be provided.
  • TSV through vias
  • FIG. 26 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fifth embodiment of the present invention.
  • the solid-state imaging device 100D according to the fifth embodiment is different from the above-described solid-state imaging device 100C according to the fourth embodiment as follows.
  • the solid-state imaging device 100D according to the fifth embodiment includes a signal processing unit 300 including a timing generator 310, an image processing circuit (image processing IC) 320, and a power supply circuit (power supply IC) 330.
  • the substrate 110D and the second substrate 120D are mounted in the same package.
  • This configuration makes it possible to incorporate a small camera system into a single package.
  • FIG. 27 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the sixth embodiment of the present invention.
  • the solid-state imaging device 100E according to the sixth embodiment is different from the above-described solid-state imaging device 100C according to the fourth embodiment as follows.
  • the solid-state imaging device 100E according to the sixth embodiment in the second substrate 120E, in addition to the charge storage unit 220 and the output unit 230, an ADC 341 and a serializer 342 belonging to a peripheral circuit that is a signal processing system are formed. It is mixed.
  • Other configurations are the same as those of the fourth embodiment.
  • transmission lines of a power supply system, a drive and drive pulse system, and an output terminal system transmitted and received between the signal processing unit 300 and the multilayer chip are shown.
  • the drive pulse and power source necessary for driving are, for example, a reference power source VSS (GND), a CCD power source VCCD, an ADC power source VADC, a serial output power source VLVDS, vertical transfer pulses ⁇ V1 and ⁇ V2, a horizontal transfer pulse ⁇ H, and vertical transfer from a pixel.
  • VSS reference power source
  • CCD power source VCCD CCD power source
  • VADC ADC power source
  • VLVDS serial output power source
  • vertical transfer pulses ⁇ V1 and ⁇ V2 vertical transfer pulses ⁇ V1 and ⁇ V2
  • horizontal transfer pulse ⁇ H and vertical transfer from a pixel.
  • These are a readout pulse ⁇ R, serial output reference clock ⁇ LVDS, CCD output sample and hold pulse ⁇ SH, and a serial signal output signal.
  • Each signal transmission line
  • the solid-state imaging device 100E does not perform horizontal transfer. However, when a horizontal transfer unit is used as the relay selection unit 250 or the output selection unit, horizontal transfer is performed locally. A function of generating the transfer pulse ⁇ H as a drive pulse is provided.
  • FIG. 28 is a diagram illustrating an example of drive signal timings of the solid-state imaging device as the stacked CCD image sensor according to the sixth embodiment.
  • 28A shows the charge read pulse ⁇ R
  • FIG. 28B shows the vertical transfer pulse ⁇ V2
  • FIG. 28C shows the vertical transfer pulse ⁇ V1
  • FIG. 28D shows the horizontal transfer pulse ⁇ H
  • FIG. (E) shows the buffer output VOUT.
  • CCD drive pulses ⁇ V1 and ⁇ V2 are input as external signals, and the synchronized image data is converted into serial digital output by the built-in ADC 341 and serializer 342 and output on a separate substrate, for example It is taken into the FPGA 310 and processed as a video signal.
  • the vertical transfer unit (vertical CCD) is adjacent to the pixel unit 211 on the first substrate 110E, and progressive reading is possible. Since the pixel portion is a CCD, a through via (TSV) connected to the second substrate 120E (second layer) is stacked with a second layer mainly serving as a peripheral circuit of a CMOS image sensor connected to each ROW. In comparison with the above, for example, only the upper and lower sides can be arranged on the chip, and the package size can be reduced.
  • FIG. 29 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the seventh embodiment of the present invention.
  • the solid-state imaging device 100F according to the seventh embodiment is different from the above-described solid-state imaging device 100E according to the sixth embodiment as follows.
  • the solid-state imaging device 100F according to the seventh embodiment includes a timing generator (TG) 344 as a drive pulse generator in addition to the ADC 341 and the serializer 342 belonging to the peripheral circuit that is the signal processing system on the second substrate 120F.
  • a DCDC converter (DCDC) 345 as a voltage generation circuit is mounted.
  • a timing generator (TG) 344 and a DCDC converter (DCDC) 345 are mounted, and for example, external drive pulses are ⁇ Vsync (V trigger pulse) and ⁇ Hsync (H trigger pulse). ), ⁇ RST (reset pulse), the power supply is set to VDD, VSS, and pins necessary for connection can be reduced.
  • TG timing generator
  • DCDC DCDC converter
  • the seventh embodiment in addition to the same effects as those of the sixth embodiment described above, the following effects can be obtained. That is, according to the seventh embodiment, since the number of drive pins can be reduced, the peripheral circuit is arranged on the second substrate 120F, and the mounting size, the number of connectable cables, There is an advantage that it can be applied to electronic devices such as surveillance cameras and medical endoscope cameras that are used in applications that have restrictions such as cable length and installation height.
  • FIG. 30 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the eighth embodiment of the present invention.
  • the solid-state imaging device 100G according to the eighth embodiment is different from the above-described solid-state imaging device 100F according to the seventh embodiment as follows.
  • the solid-state imaging device 100G according to the eighth embodiment includes, in the second substrate 120G, an ADC 341, a serializer 342, a timing generator (TG) 344, and a DCDC converter (DCDC) 345 that belong to peripheral circuits that are signal processing systems.
  • a memory 346 is mounted.
  • the drive pulse and the output signal pulse terminals PIN1 and PIN2 are shared by causing the power supply to function as a switch.
  • FIG. 31 is a diagram illustrating a configuration example for realizing common use of the drive pulse and output signal pulse terminals in the solid-state imaging device 100G according to the eighth embodiment.
  • FIG. 31 a shared circuit 350 for driving pulse and output signal pulse terminals in the second substrate 120G is extracted and shown. Further, the sensor core 270 (Sensor Core) is shown including the output unit 230 of the image sensor unit 200G, a drive system (not shown), and the like.
  • Sensor Core Sensor Core
  • a master clock terminal PMC and input / output terminals PIN1 and PIN2 are formed on the second substrate 120G of FIG.
  • the common circuit 350 in FIG. 31 includes a differential output circuit 351, a register controller 352, and switches SW1 to SW4.
  • the input / output terminals PIN1 and PIN2 are shared by the register control line LRGC and the data output line LDO.
  • the common circuit 350 performs the switching with the switches SW1 to SW4.
  • the input part of the differential output circuit 351 is connected to the output part of the serializer 342, the positive side output part of the differential output circuit 351 is connected to the input / output terminal PIN1 via the switch SW1, and the negative side
  • the output unit is connected to the input / output terminal PIN2 via the switch SW2.
  • the first input / output terminal T1 of the register controller 352 is connected to the input / output terminal PIN1 via the switch SW3, and the second input / output terminal T2 is connected to the input / output terminal PIN2 via the switch SW4.
  • FIG. 32 is a diagram for explaining the operation in the register control mode of the shared circuit according to the eighth embodiment.
  • FIG. 33 is a diagram for explaining the operation in the image data streaming mode of the sharing circuit according to the eighth embodiment.
  • FIG. 34 is a timing chart for explaining operations in the register control mode and the image data streaming mode of the shared circuit according to the eighth embodiment.
  • 34A shows the power supply voltage VDD / VAA
  • FIG. 34B shows the reference clock (master clock) MCLK
  • FIG. 34C shows the signal at the input / output terminal PIN1
  • FIG. 34D shows the input / output.
  • the signals of the terminal PIN2 are shown respectively.
  • the switches SW3 and SW4 are turned on to enter the register control mode.
  • the register is rewritten using the input / output terminals PIN1 and PIN2, and the sensor is set.
  • the register setting for switching the sensor to the image output mode is performed, and as shown in FIG. 33, the switches SW3 and SW4 are turned OFF, the switches SW1 and SW2 are turned ON, and the register control mode is ended.
  • the switches SW1 and SW2 are ON and the switches SW3 and SW4 are OFF, and the multi-bit image data is converted into parallel serial data by a serializer (SERIALIZER). These are driven by the differential output circuit 351 and output from the input / output terminals PIN1 and PIN2.
  • SERIALIZER serializer
  • the system is reset after power-on by power-on reset, enters the register control mode, and performs phase adjustment of internal pulses from the outside until the mode ends.
  • the image data streaming mode is set, and parallel-serial conversion in which multi-bit image data is converted from parallel data to serial data by a serializer (SERIALIZER) 342 is driven by a differential output circuit 351 and input / output terminals ( Control pin) Output from PIN1, PIN2.
  • SERIALIZER serializer
  • parallel output signal pins are integrated, and the number of output pins is one system.
  • the pin drive pulse input pin and the output signal pin can be shared, and the external drive pulse can be used as ⁇ MCLK (reference clock), and the output and control pins (PIN1 and PIN2) can further reduce the number of pins required for driving. Become.
  • the eighth embodiment in addition to the same effects as those of the seventh embodiment described above, the following effects can be obtained. That is, according to the eighth embodiment, since the number of drive pins can be further reduced, the peripheral circuit is arranged on the second substrate 120G, and the mounting size and the number of connectable cables are set according to the camera installation requirements. There is an advantage that it can be applied to electronic devices such as surveillance cameras and medical endoscope cameras, which are used for applications with restrictions such as cable length and installation height.
  • the solid-state imaging devices 100, 100A to 100G described above can be applied as imaging devices to electronic devices such as digital cameras, video cameras, mobile terminals, surveillance cameras, and medical endoscope cameras.
  • FIG. 35 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 500 includes a CCD / CMOS stacked solid-state imaging device 510 according to the present invention to which the solid-state imaging devices 100, 100A to 100G according to the present embodiment can be applied.
  • the electronic device 500 further includes an optical system (lens or the like) 520 that guides incident light (forms a subject image) to the pixel area of the CCD / CMOS stacked solid-state imaging device 510.
  • the electronic device 500 includes a signal processing circuit (PRC) 530 that processes an output signal of the CCD / CMOS stacked solid-state imaging device 510.
  • PRC signal processing circuit
  • the signal processing circuit 530 performs predetermined signal processing on the output signal of the CCD / CMOS stacked solid-state imaging device 510.
  • the image signal processed by the signal processing circuit 530 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • the above-described solid-state imaging devices 100 and 100A to 100G as the CCD / CMOS stacked solid-state imaging device 510, it is possible to provide a camera system with high performance, small size, and low cost.
  • Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.
  • Solid-state imaging device 110, 110A-110F ... 1st board
  • Signal processing unit (signal processing and power supply unit), 310 .. FPGA, TG, 320. Image processing IC), 330... Source circuit (power supply IC), 341 ... ADC, 342 ... serializer, 343 ... memory, 344 ... timing generator (TG), 345 ... DCDC converter (DCDC), 346 ... memory 350 ... Common circuit, 351 ... Differential output circuit, 353 ... Register controller, SW1 to SW4 ... Switch, 500 ... Electronic equipment, 510 ... CCD / CMOS stacked solid Imaging devices, 520... Optical system, 530... Signal processing circuit (PRC).
  • PRC Signal processing circuit

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Abstract

 固体撮像装置100は、行列状に配置された画素部211および画素部の信号電荷を列単位で転送する電荷転送部212を含む感光部210と、感光部の複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部220と、複数の電荷転送部により転送される信号電荷の各電荷蓄積部への転送を中継する中継部240と、複数の電荷蓄積部の信号電荷を電気信号として出力する出力部230と、感光部210が形成された第1の基板110と、電荷蓄積部220および出力部230が形成された第2の基板120と、を有し、第1の基板と第2の基板は積層され、中継部240は第1の基板の電荷転送部と第2の基板の電荷蓄積部とを感光部の感光領域外で基板を通した接続部により電気的に結合している。

Description

固体撮像装置、固体撮像装置の製造方法、および電子機器
 本発明は、光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
 光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置(イメージセンサ)として、CCD(Charge Coupled Device)イメージセンサやCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが実用に供されている。
 CCDイメージセンサおよびCMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
 CCDイメージセンサとCMOSイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
 CCDイメージセンサでは、垂直転送部(垂直CCD、VCCD)と水平転送部(水平CCD、HCCD)により信号電荷を出力部に転送してから電気信号に変換して増幅する。
 これに対して、CMOSイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。
 以下に、CCDイメージセンサおよびCMOSイメージセンサの基本構成について説明する。
 図1は、インターライン転送(IT)型CCDイメージセンサの基本構成を示す図である。
 IT(Interline Transfer)型CCDイメージセンサ1は、基本的に感光部2、水平転送部(水平CCD)3、および出力部4を含んで構成されている。
 感光部2は、行列状に配置され、入射光をその光量に応じた電荷量の信号電荷に変換する複数の画素部21、および複数の画素部21の各信号電荷を列単位で垂直転送する遮光された電荷転送部としての垂直転送部(垂直CCD)22を有する。
 水平CCD3は、複数の垂直CCD22からシフトされた1ライン分の信号電荷を水平走査期間において順次水平に転送する。
 出力部4は、転送された信号電荷を信号電圧に変換する、電荷検出用浮遊拡散層であるフローティングディフュージョン(FD:Floating Diffusion)を含み、FDで得られた信号を図示しない信号処理系に出力する。
 このIT型CCDイメージセンサ1では、垂直CCDがアナログメモリとして機能し、ラインシフトと水平CCD3の水平転送を繰り返して、出力部4から全画素の信号(フレーム信号)を順次出力する。
 このIT型CCDイメージセンサ1は、プログレッシブ読み出し(プログレッシブスキャン)が可能であるが、水平CCD3で信号電荷を転送するため、高速転送が困難な構造となっている。
 図2は、フレームインターライン転送(FIT)型CCDイメージセンサの基本構成を示す図である。
 FIT(Frame Interline Transfer)型CCDイメージセンサ1Aは、IT型CCDイメージセンサ1の感光部2の垂直CCD22の出力段と水平CCD3との間に、遮光された電荷蓄積部(ストレージ部)5が配置された構成を有する。
 FIT型CCDイメージセンサ1Aでは、画素部21から信号電荷(束)を受け取った感光部2の垂直CCD22から、高速フレーム転送により全信号電荷が完全遮光されたストレージ部5に一斉に転送される。
 このように、FIT型CCDイメージセンサ1Aは、感光部2において画素部21から読み出された信号電荷は垂直CCD22によりストレージ部5に一斉に転送されるため、図1のIT型CCDイメージセンサ1に比べ、高速転送が可能である。
 ただし、FIT型CCDイメージセンサ1Aは、ストレージ部5を形成するため、チップ面積がIT型CCDイメージセンサの約2倍程度大きくなる。
 なお、上述したCCDイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
 図3は、CMOSイメージセンサの基本構成を示す図である。
 CMOSイメージセンサ1Bは、基本的に感光部としての画素アレイ部6、ローデコーダ(Row Decoder、または行走査回路)7、カラムデコーダ(Column Decoder、または水平走査回路)8、出力部(出力アンプ)9、およびカラムスイッチCSWを含んで構成されている。
 また、図3において、LSLは行走査ラインを、LSGは信号読み出しラインを、LTRは転送ラインをそれぞれ示している。
 CMOSイメージセンサ1Bにおいて、画素アレイ部はフォトダイオードを含む複数の画素が行列状に配置されて構成されている。
 CMOSイメージセンサ1Bでは、画素アレイ部6の各画素PXLはローデコーダ7から供給される行制御信号(パルス信号)により行ごとに制御される。
 画素PXLから出力信号ラインLSGに出力された信号は、カラムデコーダ8の列走査に従ってカラムスイッチCSWを介して転送ラインLTRに伝達され、出力部9により外部に出力される。
 このCMOSイメージセンサ1Bにおいては、信号の高速転送が可能であるが、グローバルシャッタ読み出しができない構造となっている。
 このように、CMOSイメージセンサは基本的にグローバルシャッタ読み出しができない構造となっているが、積層構造を採用して、グローバルシャッタ読み出しを可能にしたCMOSイメージセンサが提案されている(たとえば、非特許文献1参照)。
 図4は、積層構造を採用したCMOSイメージセンサの構成例を示す図である。
 図4のCMOSイメージセンサ1Cは、第1の基板11と第2の基板12を、シールド層13を挟んだ積層構造が採用されている。
 第1の基板11にはフォトダイオード(光電変換素子)アレイ部6-1および行走査回路7の一部7-1が形成されている。
 そして、第2の基板12には、ストレージノードアレイ6-2、行走査回路7の残り部分7-2、カラムバッファCBUF、水平走査回路(カラムデコーダ)8、出力部9等が形成されている。
 このCMOSイメージセンサ1Cは、一般的なCMOSイメージセンサの欠点であった、グローバルシャッタ読み出しができない欠点を改善していることに特徴がある。
 以上、CCDイメージセンサおよびCMOSイメージセンサの基本構成について説明した。
 上述したCCDイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
 しかしながら、IT型CCDイメージセンサ1は、プログレッシブ読み出しが可能であるが、水平CCD3で信号電荷を転送するため、高速転送が困難であるという不利益がある。
 FIT型CCDイメージセンサ1Aは、IT型CCDイメージセンサ1に比べ、高速転送が可能であるが、ストレージ部5を形成するため、チップ面積がIT型CCDイメージセンサの約2倍程度大きくなる。
 これに対して、図3のCMOSイメージセンサ1Bは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
 図4のCMOSイメージセンサ1Cは、グローバルシャッタ読み出しができない欠点を改善していることに特徴があるが、以下に示すような不利益がある。
 CMOSイメージセンサ1Cは、非特許文献1に記載されているように、4画素を選択して読み出す構成のため、厳密な意味でのグローバルシャッタが実現できてはいない。
 このように、CMOSイメージセンサ1Cは、厳密にはグローバルシャッタを実現できず、同時読み出しは実現できないため、動体撮影時の被写体ブレを完全になくすことは困難である。
 また、CMOSイメージセンサ1Cは、画素を結合することで寄生容量が増大し、検出ゲインの低下を招く。
 これらのことに起因して、CMOSイメージセンサ1Cは、グローバルシャッタ読み出しと読み出しゲインがトレードオフとなってしまい、多くの画素を連結して読み出すことが困難である。換言すると、CMOSイメージセンサ1Cは、画素加算に制約がある。
 CMOSイメージセンサ1Cは、積層構造を形成するためにピクセル・アレイ中にバンプ構造を形成する必要があり、レイアウト上の制約や、暗電流、白キズ等の画素特性の劣化を招くおそれがある。
 また、CMOSイメージセンサ1Cは、kTCノイズが増加するという欠点がある。
 本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
 本発明の第1の観点の固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、前記感光部が形成された第1の基板と、前記電荷蓄積部および前記出力部が形成された第2の基板と、を有し、少なくとも前記第1の基板と前記第2の基板は積層され、前記中継部は、前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している。
 本発明の第2の観点の固体撮像装置の製造方法は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を第1の基板に形成する工程と、少なくとも、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部、および前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部を第2の基板に形成する工程と、前記第1の基板と前記第2の基板を積層した状態で、前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程とを有する。
 本発明の第3の観点の電子機器は、固体撮像装置と、前記固体撮像装置の感光部に結像する光学系と、前記固体撮像装置の出力信号を処理する信号処理部と、を有し、前記固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、前記感光部が形成された第1の基板と、前記電荷蓄積部および前記出力部が形成された第2の基板と、を有し、少なくとも前記第1の基板と前記第2の基板は積層され、前記中継部は、前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している。
 本発明によれば、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能となる。
 また、本発明によれば、暗電流特性の良いCCDプロセスで画素部の形成が可能となり、また、グローバルシャッタとしての画素微細化が可能となる。
 また、本発明によれば、駆動インタフェースを簡単化でき、また、水平CCDを省略することもできることから、低消費電力化が可能となる。
 また、本発明によれば、デジタル出力化やオンチップ信号処理化といった多機能化が可能となる。
図1は、IT型CCDイメージセンサの基本構成を示す図である。 図2は、FIT型CCDイメージセンサの基本構成を示す図である。 図3は、CMOSイメージセンサの基本構成を示す図である。 図4は、積層構造を採用したCMOSイメージセンサの構成例を示す図である。 図5は、本発明の第1の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。 図6は、本実施形態に係る固体撮像装置の基板積層構造の第1例を模式的に示す図である。 図7は、本実施形態に係る固体撮像装置の基板積層構造の第2例を模式的に示す図である。 図8は、本第1の実施形態に係る固体撮像装置において積層される第1の基板の感光部と第2基板の電荷蓄積部の実際の配置関係を説明するための図である。 図9は、本実施形態に係る出力部の構成例を示す図である。 図10は、本実施形態に係る積層された第1の基板および第2の基板、並びに中継部の具体的な構成例を説明するための簡略断面図である。 図11は、本実施形態に係る第1の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。 図12は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア(TSV)領域の寄生容量が小さい場合の電荷転送例を示す図である。 図13は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア(TSV)領域の寄生容量が大きい場合の電荷転送例を示す図である。 図14は、TSV領域を中間電位に設定する一構成例を示す図である。 図16は、本実施形態に係る積層された第1の基板および第2の基板、並びに中継部においてTSV領域を中間電位に設定するリセットトランジスタを設けた構成例を示す簡略断面図である。 図16は、本発明の第2の実施形態に係る固体撮像装置の構成例を説明するための図である。 図17は、第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第1の構成例を示す図である。 図18は、第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第2の構成例を示す図である。 図19は、第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第3の構成例を示す図である。 図20は、第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第4の構成例を示す図である。 図21は、本発明の第3の実施形態に係る固体撮像装置の構成例を説明するための図である。 図22は、本発明の第4の実施形態に係る固体撮像装置の構成例を説明するための図である。 図23は、比較例としての裏面照射型CMOSイメージセンサの積層構造例を示す図である。 図24は、CMOSイメージセンサの積層構造によるチップ縮小化例を説明するための図である。 図25は、積層構造でないCMOSイメージセンサチップ、積層構造のCMOSイメージセンサチップ、および本実施形態に係るCCDイメージセンサチップの簡略断面を示す図である。 図26は、本発明の第5の実施形態に係る固体撮像装置の構成例を説明するための図である。 図27は、本発明の第6の実施形態に係る固体撮像装置の構成例を説明するための図である。 図28は、第6の実施形態に係る積層型CCDイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。 図29は、本発明の第7の実施形態に係る固体撮像装置の構成例を説明するための図である。 図30は、本発明の第8の実施形態に係る固体撮像装置の構成例を説明するための図である。 図31は、本第8の実施形態に係る固体撮像装置において、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。 図32は、本第8の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。 図33は、本第8の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。 図34は、本第8の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。 図35は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
 以下、本発明の実施形態を図面に関連付けて説明する。
[第1の実施形態]
 図5は、本発明の第1の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
 図6は、本実施形態に係る固体撮像装置の基板積層構造の第1例を模式的に示す図である。
 図7は、本実施形態に係る固体撮像装置の基板積層構造の第2例を模式的に示す図である。
 図8は、本第1の実施形態に係る固体撮像装置において積層される第1の基板の感光部と第2基板の電荷蓄積部の実際の配置関係を説明するための図である。
 本固体撮像装置100は、たとえばFIT(Frame Interline Transfer)型CCDイメージセンサやFT(Frame Transfer)型CCDイメージセンサに類似のイメージセンサが適用可能である。
 以下の説明では、一例としてFIT型を例に説明する。
 固体撮像装置100は、第1の基板110、第2の基板120、および第3の基板130を積層した構造を有する。
 固体撮像装置100は、たとえば、図6および図7に示すように、第3の基板130上に第2の基板120が積層され、第2の基板120上に第1の基板110が積層される。
 なお、積層される基板は、たとえば図6に示すように貼りあわされ、あるいは、図7に示すように圧着やマイクロバンプにより接合される。
 そして、各基板間の電気的な接続は接続部としての貫通ビア(Through Silicon Via:TSV)140やマイクロバンプ、圧着等の接合部150により実現される。
 図6の例では、積層された第1の基板110、第2の基板120、および第3の基板130を貫通する貫通ビア140を通して各基板間の電気的な接続が行われ、貫通ビア140の第3の基板130側の露出部にバンプBMPが接合されている。
 図7の例では、第1の基板110に貫通ビア140-1が形成され、第2の基板120に貫通ビア140-2が形成されている。第1の基板110の貫通ビア140-1と第2の基板120の貫通ビア140-2が圧着やマイクロバンプにより形成される接合部150により接合される。そして、第1の基板110の貫通ビア140-1の上面側の露出部にボンディングパッド160が接合されている。
 なお、本実施形態では、第1の基板110および第2の基板120には、撮像して得られる信号電荷を蓄積転送および出力機能を備えた撮像素子部200が形成される。
 本実施形態において、撮像素子部200として、第1の基板110には撮像機能を有する感光部210が形成され、第2の基板120に電荷蓄積機能を有する電荷蓄積部220および出力部230形成されている。
 そして、第1の基板110と第2の基板120間で、感光部210の複数の電荷転送部により転送される信号電荷の電荷蓄積部220への転送を中継する中継部240が、両基板に亘って形成されている。
 固体撮像装置100は、感光部210、電荷蓄積部220、出力部230等の駆動を制御し、また、出力部230から出力される電気信号に対して所定の処理を行う信号処理および電源部(以下、信号処理部という)300を有している。
 図5の信号処理部300は、FPGA等により形成されるタイミングジェネレータ310、画像処理回路(画像処理IC)320、および電源回路(電源IC)330を含んで構成されている。
 なお、タイミングジェネレータ310、画像処理回路(画像処理IC)320、および電源回路(電源IC)330を含んで構成される信号処理部300は、別基板もしくは第2の基板120や第3の基板130に形成して積層して実装することも可能である。このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
 第1の基板110に形成される感光部210は、行列(m行n列)状に配置された光電変換素子であるフォトダイオード(PD)を含む画素部211、および複数の画素部211の光電変換素子の信号電荷を列(または行)単位で転送する複数の電荷転送部である垂直転送部(垂直CCD:VCCD)212(-1~-4)を含む。
 感光部210において、垂直転送部212は図示しない遮光膜により遮光されており、信号処理部300による2相あるいは4相等の転送パルスによって転送駆動され、画素部211による信号電荷を列方向に転送する。
 なお、図5および図8においては、図面の簡単化のため、画素部211および垂直転送部212が6行4列の行列状(m=6、n=4のマトリクス状)に配置されている例が示されている。
 図5および図8においては、4列の垂直転送部212-1~212-4が配列されている。
 そして、垂直転送部212-1~212-4は、図5および図8中に示す直交座標系のY方向に信号電荷を転送する。
 第2の基板120に形成される電荷蓄積部220は、感光部210の複数の垂直転送部212-1~212-n(本例ではn=4)により転送され、中継部240により中継され信号電荷を蓄積する。
 電荷蓄積部220は、第1の基板110に形成されたn(本例では4)列の垂直転送部212-1~212-4に対応して(本例では4)列の電荷蓄積部220-1~220-4が配置されている。
 電荷蓄積部220-1~220-4は、中継部240により中継された信号電荷を、Y方向に転送する。
 このように、中継部240により、感光部210の複数列の垂直転送部212-1~212-4により転送される信号電荷の電荷蓄積部220への転送が中継されるが、図5は信号電荷が、図中のY方向に向かう流れに沿って一方向Y1に、第1の基板110の感光部210と第2の基板120の電荷蓄積部220および出力部230に転送される例が模式的に示されている。
 ただし、実際には、図8に示すように、信号電荷が第1の基板110の感光部210の垂直転送部212-1~212-4で、図中下方に向かうY方向Y1に転送された後、中継部240で中継された後は、第2の基板120の電荷蓄積部220-1~220-4により、第1の基板110とは逆の図中上方に向かうY方向Y2に転送される。
 第2の基板120において、電荷蓄積部220-1~220-4の一端部に入力端部221-1~221-4が形成され、他端部に出力部230-1~230-4と接続される出力端部222-1~222-4が形成されている。
 電荷蓄積部220-1~220-4の入力端部221-1~221-4が、中継部240により垂直転送部212-1~212-4の感光領域外に位置する各出力端部213-1~213-4と接続部(241-1~241-4)で電気的に結合されている。
 第2の基板120において、出力部230は、複数の電荷蓄積部220-1~220-4に蓄積した信号電荷を電気信号として信号処理部300に出力する。
 出力部230-1~230-4は、その入力部が電荷蓄積部220-1~220-4の出力端部222-1~222-4に接続されている。
 図9は、本実施形態に係る出力部の構成例を示す図である。
 図9は、1列の出力部230-1の構成例を示しているが、他の列の出力部230-2~230-4も図9と同様の構成を有する。
 出力部230-1は、電荷蓄積部220-1の出力端部222-1における出力ゲートOG222-1に接続されている。
 図9の出力部230-1は、フローティングディフュージョン(FD:浮遊拡散層)231、リセットゲート(RG)232、リセットドレイン233、および出力アンプ234を含んで構成されている。
 出力部230-1においては、リセットドレイン233にリセットドレイン電圧VRDが印加され、リセットゲート232には信号電荷の検出周期でリセットパルスPRGが印加される。
 そして、フローティングディフュージョン231に蓄積された信号電荷は信号電圧に変換され、出力アンプ234を介してCCD出力信号SOUTとして信号処理部300に送出される。
 中継部240は、第1の基板110に形成された感光部210の複数の垂直転送部212により転送される信号電荷の第2の基板120に形成された各電荷蓄積部220-1~220-4への転送を中継する。
 中継部240は、第1の基板110に形成された垂直転送部212-1~212-4の出力端部213-1~213-4と第2の基板120に形成された電荷蓄積部220-1~220-4の入力端部221-1~221-4とを、感光部210の感光領域PARA外の領域EPARAで基板を通した接続部により電気的に結合している。
 中継部240は、第1の基板110に形成された垂直転送部212-1~212-4の出力端部213-1~213-4と第2の基板120に形成された電荷蓄積部220-1~220-4の入力端部221-1~221-4とを貫通ビア241-1~241-4により接続している。
[積層された第1の基板および第2の基板、並びに中継部の具体的な構成例]
 ここで、上記に概要を示した第1の基板110、第2の基板120、および中継部の具体的な構成例について説明する。
 図10は、本実施形態に係る積層された第1の基板および第2の基板、並びに中継部の具体的な構成例を説明するための簡略断面図である。
 図10は、1列の垂直転送部212とそれに対応する電荷蓄積部220に相当する部分を示している。
 本実施形態において、第1の基板110は第1導電型基板、たとえばn型基板111により形成され、第2の基板120は第2導電型基板、たとえばp型基板121により形成されている。
 第1の基板110において、n型基板(n-SUB)111にpウェル(p-WELL)112形成され、pウェル112の表面部にn層113が形成されている。n層113のY方向の一端部には中継部としの貫通ビア241と接続するためのn層114が形成されている。
 n層113の上部およびn層114の上部にはゲート絶縁膜115を介して垂直転送部212の転送電極(転送ゲート)116が、所定間隔をおいて形成されている。
 n層114からpウェル112、n型基板111を貫通し、後で述べる第2の基板120側のn層に達する貫通孔に貫通ビア(貫通電極)241が形成されている(埋め込まれている)。
 なお、貫通ビア241が形成されるpウェル112およびn型基板111の壁部には絶縁膜117が形成されている。
 そして、pウェル112、n層113、n層114、ゲート絶縁膜115、転送電極116、および貫通ビア241上にはそれらを覆うように絶縁膜118が形成されている。
 第2の基板120において、p型基板(p-SUB)121にnウェル(n-WELL)122形成され、nウェル122内にpウェル(p-WELL)123が形成され、pウェル123の表面部にn層124が形成されている。
 n層124のY方向の一端部には中継部としの貫通ビア241と接続するためのn層125-1が形成されている。n層124のY方向の他端部にフローティングディフュージョンFD等となるn層125-2が形成されている。
 n層124の上部およびn層125の上部にはゲート絶縁膜126を介して電荷蓄積部220の転送電極127が、所定間隔をおいて形成されている。
 また、nウェル122の表面部に周辺回路を形成するためのp層128等が形成されている。
 そして、nウェル122、pウェル123、n層124、n層125、ゲート絶縁膜126等の上にはそれらを覆うように絶縁膜129が形成されている。
 以上の構成を有する第1の基板110と第2の基板120は、第1の基板110のn型基板111の底面と第2の基板120の絶縁膜129の表面(上面)が貼り合わせるようにして積層されている。換言すれば、第2の基板120は第1の基板110の裏面に重なるように形成されている。
 なお、第1の基板110に形成される垂直転送部212および第2の基板120に形成される電荷蓄積部220は、メタル層等の遮光材料からなる遮光膜で遮光されている。
 また、図10の例では、第1の基板110と第2の基板120を貫通する貫通ビア242が形成されている。
 貫通ビア242が形成される第1の基板110のpウェル112およびn型基板111の壁部、並びに第2の基板120のp型基板121には絶縁膜が形成されている。
 本実施形態においては、上述したように、第1の基板110はn型基板111により形成されていることから、画素部211が形成される第1の基板110においては、縦型オーバーフロードレイン(Vertical Overflow Drain:VOD)構造が採用されている。
 図11は、本実施形態に係る第1の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。
 図11において、符号2111は遮光膜を示し、OVFCはオーバーフローチャネルを示している。
 縦型オーバーフロードレインVODは、次のように実現される。
 画素部211のPD(光電変換素子)と垂直転送部(VCCD)212をpウェル112中に形成し、pウェル112を基準電位としてn型基板111に正電圧を印加することにより逆バイアス状態を保持する。
 この逆バイアスは、n型基板111からの電子の拡散に対する電位障壁を形成し、光生成された電子および熱的に発生した電子がPDや垂直転送部(VCCD)212に侵入するのを完全にブロックする。
 これにより、信号のクロストークは問題にならないレベルに改善し、スミアが飛躍的に減少する。さらに、n型基板111からの熱的拡散電流に起因する暗電流雑音成分は完全に抑えられる。
 次に、縦型オーバーフロードレインVODの過剰電子の排出原理について説明する。
 pウェル112とn型基板111間のpn接合空乏層は逆バイアス電圧によって拡大する。
 PD直下のpウェル112の不純物層が薄くかつ低濃度であれば、接合空乏層がPDのn層119に達する、いわゆるパンチスルー状態が容易に実現する。
 すなわち、pウェル112が完全空乏化して、その電位が上昇する。このときn層が電子の充満状態であれば、電子はn型基板111に強く引き出される。
 強い光が入射してPD内に過剰電子が発生しても上昇したpウェル112のポテンシャルを越えて、n層119からn型基板111にすべて掃き出されるので、ブルーミングの発生を完全に防止することができる。
[中継部による電荷転送動作]
 次に、上記構成を有する固体撮像装置10において、中継部240による信号電荷の転送動作について考察する。
 本実施形態において、上述したように、中継部240は、第1の基板110に形成された垂直転送部212-1~212-4の出力端部213-1~213-4と第2の基板120に形成された電荷蓄積部220-1~220-4の入力端部221-1~221-4とを接続部である貫通ビア(TSV)241-1~241-4により接続している。
 図12は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア(TSV)領域の寄生容量が小さい場合の電荷転送例を示す図である。
 図13は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア(TSV)領域の寄生容量が大きい場合の電荷転送例を示す図である。
 図14は、TSV領域を中間電位に設定する一構成例を示す図である。
 転送電極(転送ゲート)間にTSV領域があった場合、図10の構成のように、n領域と仮定する。
 n+領域の寄生容量が小さい場合、次のように信号電荷が転送される。
 変調電位をΔV、信号電荷をΔQ、n領域の寄生容量をCとすると、ΔV=ΔQCの関係より、隣接する転送ゲートのポテンシャルとほぼ同相に変調されるため、図12に示すように、TSV領域を介して電荷転送が可能となる。
 転送電極(転送ゲート)間のTSV領域(n領域)の寄生容量が大きい場合、変調に必要な信号電荷量が大きくなるため、変動隣接する転送ゲートのポテンシャルに変調されない。
 このため、図13および図14に示すように、転送ゲート間に中間電位MVを、n領域に接続された、たとえば中間電位設定用のリセットトランジスタ243を介して設定することにより、TSV領域を介して電荷転送が可能となる。
 具体的には、図14に示すように、リセットゲートRG243とリセットドレインRD243を有するリセットトランジスタ243により、信号電荷を転送するときに貫通ビア(TSV)領域を中間電位MVに設定する。
 図15は、本実施形態に係る積層された第1の基板および第2の基板、並びに中継部においてTSV領域を中間電位に設定するリセットトランジスタを設けた構成例を示す簡略断面図である。
 貫通ビア(TSV)領域を中間電位に設定するリセットトランジスタは、図10の構成に加えて、図15に示すように、n層113の一端部側に形成することも可能である。
 ここで、中間電位とは、ハイレベルHとなる電位とローレベルLとなる電位との間の電位をいう。
 転送例としては、図13に示すように、TSVノードの両端に出力ゲート(Output Gate(OG))および入力ゲート(Input Gate(IG))を設け、転送のためにOGとIGにポテンシャル段差をつけ、TSVのリセットレベルを、IGのポテンシャルと同等にする。
 以上のように、本第1の実施形態によれば、第1の基板110には、行列状に配置された光電変換素子であるフォトダイオード(PD)を含む画素部211、および複数の画素部211の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部である垂直転送部212を含む感光部210が形成される。
 第2の基板120には、感光部210の複数の垂直転送部212-1~212-n(本例ではn=4)により転送され、中継部240により中継され信号電荷を蓄積する電荷蓄積部220および垂直転送列ごとに設けられた出力部230が形成される。
 そして、中継部240により、第1の基板110に形成された垂直転送部212-1~212-4の出力端部213-1~213-4と第2の基板120に形成された電荷蓄積部220-1~220-4の入力端部221-1~221-4とを、感光部210の感光領域PARA外の領域EPARAで基板を通した接続部、たとえば貫通ビア241により電気的に結合している。
 したがって、本第1の実施形態によれば、以下の効果を得ることができる。
 本第1の実施形態によれば、画素部211から垂直転送部(垂直CCD)212へのプログレッシブ読み出しが可能であり、垂直転送部(垂直CCD)212へ転送された信号電荷は中継部240の接続部を介して2層目の電荷蓄積部(ストレージ部)220に転送される。
 電荷蓄積部(ストレージ部)220が2層目である第2の基板120に形成されているため、小さなチップ面積で、高速読み出しが可能となる。
 また、積層基板の接続部は画素アレイ外に形成されるため、レイアウト上の制約が少なく、白キズ等の画素特性の劣化がないイメージセンサの形成が可能となる。
 換言すると、本第1の実施形態によれば、画素アレイ内に特別な構造を形成すること無く、すなわちSNの劣化を起こすことなくグローバル読み出しで高速駆動が可能なイメージセンサを実現することが可能となる。
 また、画素アレイの外側に接続部である中継部240が形成されていることから、感度低下や暗電流増加の発生が起こらない画素の形成が可能となる。
[第2の実施形態]
 図16は、本発明の第2の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第2の実施形態に係る固体撮像装置100Aが上述した第1の実施形態の固体撮像装置100と異なる点は以下の通りである。
 本第2の実施形態の固体撮像装置100Aは、複数の垂直転送部212-1~212-4と複数の電荷蓄積部220-1~220-4とを選択的に接続する中継選択部250を含んで構成されている。
 本第2の実施形態においては、第1の基板110Aの中継部240Aに複数の選択電極251-1,251-2,251-3,251-4が配置され、第2の基板120Aの中継部240Aに複数の選択電極252-1,252-2,252-3,252-4が配置されている。
 そして、第1の基板110Aおよび第2の基板120Aにおいて、複数の選択電極251-1~251-4、252-1~252-4に対して一つの共通の貫通ビア(TSV)241Aが形成されている。
 図16において、第1の基板110A側の貫通ビア241Aには、選択電極251-1~251-4のいずれかにより選択された垂直転送部212-1~212-4を転送された信号電荷が供給される。
 第2の基板120A側においては、貫通ビア241Aを転送された信号電荷が選択電極252-1~252-4のいずれかにより選択されて電荷蓄積部(ストレージ部)220-1~220-4に転送される。
 図16の構成で基本的な動作としては、次のように動作が行われる。
 第1の基板110A側において選択電極251-1により選択された垂直転送部212-1の信号電荷は貫通ビア241Aを介して第2の基板120A側に転送され、選択電極252-1により選択されて電荷蓄積部220-1に転送される。
 第1の基板110A側において選択電極251-2により選択された垂直転送部212-2の信号電荷は貫通ビア241Aを介して第2の基板120A側に転送され、選択電極252-2により選択されて電荷蓄積部220-2に転送される。
 第1の基板110A側において選択電極251-3により選択された垂直転送部212-3の信号電荷は貫通ビア241Aを介して第2の基板120A側に転送され、選択電極252-3により選択されて電荷蓄積部220-3に転送される。
 第1の基板110A側において選択電極251-4により選択された垂直転送部212-4の信号電荷は貫通ビア241Aを介して第2の基板120A側に転送され、選択電極252-4により選択されて電荷蓄積部220-4に転送される。
 以上は基本的な動作であり、選択電極251-1~251-4、および選択電極252-1~252-4は、一つずつ選択されるように構成することも可能であるが、2またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
 このような駆動を行うことにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに水平方向の信号加算や信号間引きを容易に行うことが可能となる。
 すなわち、本第2の実施形態においては、並列する複数の垂直(電荷)転送部212-1~212-4の信号電荷を加算あるいは間引き可能である。
 また、本第2の実施形態においては、複数の列を一つのグループとして(図16の例では隣接する4列を一つのグループとしている)、グループ単位で束ねて一つの貫通ビア(TSV)241Aを形成することから、貫通ビアの数を削減することができ、レイアウト上でも有利である。
 すなわち、本第2の実施形態においては、画素部211からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、接続部である貫通ビア(TSV)等は垂直転送部(垂直CCD)、電荷蓄積部(ストレージ部)より大きな繰り返しピッチで形成されるため、接続部である貫通ビア(TSV)等の形成が容易となる。
[中継選択部250の構成例]
 次に、中継選択部250の具体的な構成例について説明する。
 図17は、本第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第1の構成例を示す図である。
 図17の中継部240Bにおける中継選択部250Bは、貫通ビア(TSV)241Aが4列の垂直転送部(VCCD)212-1~212-4のX方向(水平方向)の略中央部、すなわち、2列目の垂直転送部212-2の配置位置と3列目の垂直転送部212-3の配置位置との間の位置に形成されている。
 また、図17の垂直転送部212-1~212-4は駆動パルスV1~V4による4相駆動として例示されている。
 図17の中継選択部250Bは、選択電極251-1(S1)~251-4(S4)、水平転送部(HCCD)253-1~253-4、およびオープンゲート(OG)254を含んで構成されている。
 選択電極251-1(S1)~251-4(S4)は、各垂直転送部(VCDD)212-1~212-4の出力端部213-1~213-4に配置されている。
 選択電極251-1(S1)~251-4(S4)は、出力ゲート等を構成するトランジスタのゲートとして機能し、選択時に導通状態となるような電位に制御される。
 水平転送部(HCCD)253-1~253-4は、それぞれ対応する選択電極251-1(S1)~251-4(S4)の出力部に位置するように配置され、中央に配置されるOG254に向けて転送方向が異なるHCCDとして構成されている。
 水平転送部253-1は、1列目の選択電極251-1の出力側に配置されている。水平転送部253-1は、駆動パルスH1により駆動され、垂直転送部212-1による信号電荷を図17中の右方向である水平方向X1に向けて転送し、さらに隣接の水平転送部253-2に転送する。
 水平転送部253-2は、2列目の選択電極251-2の出力側に配置されている。水平転送部253-2は、駆動パルスH2により駆動され、垂直転送部212-2による信号電荷または水平転送部253-1による垂直転送部212-1の信号電荷を図17中の右方向である水平方向X1に向けて転送し、自段に接続されているOG254に供給する。
 水平転送部253-4は、4列目の選択電極251-4の出力側に配置されている。水平転送部253-4は、駆動パルスH4により駆動され、垂直転送部212-4による信号電荷を図17中の左方向である水平方向X2に向けて転送し、さらに隣接の水平転送部253-3に転送する。
 水平転送部253-3は、3列目の選択電極251-3の出力側に配置されている。水平転送部253-3は、駆動パルスH3により駆動され、垂直転送部212-3による信号電荷または水平転送部253-4による垂直転送部212-4の信号電荷を図17中の左方向である水平方向X2に向けて転送し、自段に接続されているOG254に供給する。
 OG254は、水平転送部253-2の信号電荷供給部および水平転送部253-3の信号電荷供給部と接続部である貫通ビア(TSV)241Aとの間に配置され、導通状態に制御されることにより、選択電極251-1(S1)~251-4(S4)で選択され、水平転送部253-1~253-4を転送された信号電荷を貫通ビア(TSV)241Aに転送する。
 この第1の構成例においても、選択電極251-1~251-4、および選択電極252-1~252-4は、一つずつ選択されるように構成することも可能であるが、2またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
 これにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに、並列する複数の垂直(電荷)転送部212-1~212-4の信号電荷を加算あるいは間引き可能である。
 また、第1の構成例によれば、複数の列(本例では4列)を一つのグループとして、グループ単位で束ねて一つの貫通ビア(TSV)241Aを形成することから、貫通ビアの数を削減することができ、レイアウト上でも有利である。
 すなわち、第1の構成例によれば、画素部211からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、接続部である貫通ビア(TSV)等は垂直転送部(垂直CCD)、電荷蓄積部(ストレージ部)より大きな繰り返しピッチで形成されるため、接続部である貫通ビア(TSV)等の形成が容易となる。
 図18は、本第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第2の構成例を示す図である。
 図18の中継部240Cにおける中継選択部250Cは、図17の中継選択部250Bと基本的な構成を同じである。
 図18の中継部240Cは、貫通ビア(TSV)241Aにより信号電荷を転送する際に、貫通ビア(TSV)241Aを中間電位に設定するための、リセットゲートRG243とリセットドレインRD243を有するリセットトランジスタ243が形成されている。
 第2の構成例によれば、上述した第1の構成例と同様の効果を得られることはもとより、転送電極(転送ゲート)間のTSV領域(n領域)の寄生容量が大きい場合であって、TSV領域を介して電荷転送が可能となる。
 図19は、本第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第3の構成例を示す図である。
 図19の中継部240Dが図17の中継部240Bと異なる点は、貫通ビア(TSV)241Dの配置位置が4列の垂直転送部212-1~212-4の配列の中央部ではなく、X方向の一端側(図19の例では右端側)である4列目の垂直転送部212-4の配置位置近傍に形成されていることにある。
 図19の中継選択部250Dにおいて、水平転送部253-1は、駆動パルスH1により駆動され、垂直転送部212-1による信号電荷を図19中の右方向である水平方向X1に向けて転送し、さらに隣接の水平転送部253-2に転送する。
 水平転送部253-2は、駆動パルスH2により駆動され、垂直転送部212-2による信号電荷または水平転送部253-1による垂直転送部212-1の信号電荷を図19中の右方向である水平方向X1に向けて転送し、さらに隣接の水平転送部253-3に転送する。
 水平転送部253-3は、駆動パルスH3により駆動され、垂直転送部212-3による信号電荷または水平転送部253-2による垂直転送部212-1,212-2の信号電荷を図19中の右方向である水平方向X1に向けて転送し、さらに隣接の水平転送部253-4に転送する。
 水平転送部253-4は、駆動パルスH4により駆動され、垂直転送部212-4による信号電荷を図19中の右方向である水平方向X1に向けて転送し、垂直転送部212-4の信号電荷または水平転送部253-3による垂直転送部212-1,212-2,212-3の信号電荷を、自段に接続されているOG254に供給する。
 OG254は、水平転送部253-4の信号電荷供給部と接続部である貫通ビア(TSV)241Dと間に配置され、導通状態に制御されることにより、選択電極251-1(S1)~251-4(S4)で選択され、水平転送部253-1~253-4を転送された信号電荷を貫通ビア(TSV)241Dに転送する。
 第3の構成例によれば、上述した第1の構成例と同様の効果を得ることができる。
 図20は、第2の実施形態に係る第1の基板側の中継選択部を含む中継部の第4の構成例を示す図である。
 図20の中継部240Eの中継選択部250Eが図17の中継選択部250Bと異なる点は、水平転送部の代わりに電位スロープ部(SL)255を設けたことにある。
 この中継選択部250Eでは、選択電極251-1(S1)~251-4(S4)で選択された垂直転送部212-1~212-4の信号電荷は、電位スロープ部255を経て、さらにOG254を介して貫通ビア(TSV)241Aに転送される。
 第4の構成例によれば、上述した第1の構成例と同様の効果を得ることができる。
 以上、第1の基板側の中継選択部を含む中継部の第1から第4の構成例について説明した。これらの構成は、基本的に、第2の基板120側の中継選択部として採用することが可能である。ただし、信号電荷の転送方向が図17から図20に関連付けた場合と逆方向となる。
 換言すれば、貫通ビア(TSV)を転送された信号電荷は、OG254を介して水平転送部253-1、253-2,253-3,253-4あるいは電位スロープ部255を介して所望の位置に転送され、選択電極252-1~252-4で選択されて電荷蓄積部220-1~220-4に転送される。
[第3の実施形態]
 図21は、本発明の第3の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第3の実施形態に係る固体撮像装置100Bが上述した第1の実施形態の固体撮像装置100と異なる点は以下の通りである。
 本第3の実施形態の固体撮像装置100Bでは、第2の基板120B側において、複数の電荷蓄積部220-1~220-4,220-5~220-8と出力部230B-1,230B-2を選択的に接続する出力選択部260を含んで構成されている。
 第3の実施形態の固体撮像装置100Bにおいて、第1の基板110Bに形成された感光部210Bは6行8列のマトリクス状に画素部211および垂直転送部212が配置されている。
 これに対応するように、第2の基板120Bには、8列の電荷蓄積部220-1~220-8が形成されている。
 第2の基板120Bにおいて、電荷蓄積部220-1~220-4,220-5~220-8の出力端部222-1~222-4,222-5~222-8に選択電極261-1~161-4,261-5~261-8が配置されている(形成されている)。
 そして、第2の基板120Bにおいて、複数の選択電極261-1~261-4、261-5~261-8に対してそれぞれ一つの出力部230B-1,230B-2が形成されている。
 図21において、第1の基板110B側の垂直転送部212-1~212-8を転送された信号電荷は中継部240を介して第2の基板120B側の電荷蓄積部(ストレージ部)220-1~220-4,220-5~220-8に転送される。
 そして、電荷蓄積部220-1~220-4,220-5~220-8に転送され多信号電荷は、次のようにして対応する出力部230B-1,230B-2に供給される。
 電荷蓄積部220-1の信号電荷は選択電極261-1により選択されて出力部230B-1に供給される。
 電荷蓄積部220-2の信号電荷は選択電極261-2により選択されて出力部230B-1に供給される。
 電荷蓄積部220-3の信号電荷は選択電極261-3により選択されて出力部230B-1に供給される。
 電荷蓄積部220-4の信号電荷は選択電極261-4により選択されて出力部230B-1に供給される。
 電荷蓄積部220-5の信号電荷は選択電極261-5により選択されて出力部230B-2に供給される。
 電荷蓄積部220-6の信号電荷は選択電極261-6により選択されて出力部230B-2に供給される。
 電荷蓄積部220-7の信号電荷は選択電極261-7により選択されて出力部230B-2に供給される。
 電荷蓄積部220-8の信号電荷は選択電極261-8により選択されて出力部230B-2に供給される。
 本第3の実施形態においては、複数の列を一つのグループとして(図21の例では隣接する4列を一つのグループとしている)、グループ単位で束ねて一つの出力部230B-1,230B-2を形成することから、出力部の数を削減することができ、レイアウト上でも有利である。
 すなわち、本第3の実施形態においては、画素部211からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、出力部は電荷蓄積部(ストレージ部)より大きな繰り返しピッチで形成されるため、出力部の形成が容易となる。
 また、本第3の実施形態においては、並列する複数の電荷蓄積部220-1~220-4,220-5~220-8の信号電荷を加算あるいは間引き可能である。
 また、本第3の実施形態においても、前述した第2の実施形態の中継選択部を採用することにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに水平方向の信号加算や信号間引きを容易に行うことが可能となる。
 なお、第2の実施形態において、第1の基板側の中継選択部を含む中継部の第1から第4の構成例について説明した。これらの構成は、基本的に、本第3の実施形態の第2の基板120B側の出力選択部260として採用することが可能である。
 この場合、貫通ビア(TSV)の部分が出力部230B-1,230B-2の入力部となる。
[第4の実施形態]
 図22は、本発明の第4の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第4の実施形態に係る固体撮像装置100Cが上述した第1の実施形態の固体撮像装置100と異なる点は以下の通りである。
 本第4の実施形態に係る固体撮像装置100Cは、第2の基板120Cにおいて、電荷蓄積部220、出力部230に加えて、信号処理系である周辺回路に属するアナログデジタル変換器(ADC)341、シリアライザ342、メモリ343、タイミングジェネレータ(TG)344が形成されている。
 タイミングジェネレータ(TG)344は、CCDパルス駆動部やレベルシフト等を含んで構成される。
 ここで、CMOSイメージセンサを比較例として、信号処理系を第2の基板120Cに搭載した本第4の実施形態に係る固体撮像装置100CであるCCDイメージセンサとCMOSイメージセンサのチップサイズについて考察する。
 図23は、比較例としての裏面照射型CMOSイメージセンサの積層構造例を示す図である。図23(A)はCMOSイメージセンサの第1の構造例を示し、図23(B)はCMOSイメージセンサの積層化した第2の構造例を示している。
 図24は、CMOSイメージセンサの積層構造によるチップ縮小化例を説明するための図である。図24(A)は積層構造でない場合の画素部および周辺回路を示し、図24(B)は積層構造により縮小化した例を示している。
 図25は、積層構造でないCMOSイメージセンサチップ、積層構造のCMOSイメージセンサチップ、および本実施形態に係るCCDイメージセンサチップの簡略断面を示す図である。
 図25(A)が積層構造でないCMOSイメージセンサチップを示し、図25(B)が積層構造のCMOSイメージセンサチップを、図25(C)が本実施形態に係るCCDイメージセンサチップをそれぞれ示している。
 一般に、CMOSイメージセンサ400Aは、図23(A)に示すように、支持基板410と、画素部420と信号処理回路430を形成したチップ440により構成される。
 積層型構造は、図23(B)に示すように、信号処理回路430を形成したチップ450を支持基板の代わりに用いており、それに画素部420を重ね合わせている。
 この積層構造を採用することで、小型化を実現できる。
 このようなCMOSイメージセンサにおいて、周辺回路である信号処理回路430は、図24(A)に示すように、ローデコーダ(ROW decode)431、カラムデコーダ(column decode)432、もしくは行(列)選択回路、ボンディングパッド(Bonding pad)433等により構成される。
 この周辺回路である信号処理回路430を第2層に配置することにより、図24(B)に示すように、周辺回路領域を削除できるが、ローデコーダ431からの画素駆動信号用信号を各ロー(ROW)に貫通ビア(TSV)を経由させるため、TSV領域が各ROWおよびカラムに新たに必要になる。
 その結果、CMOSイメージセンサチップは、積層構造を採用することにより、構成にもよるが、たとえば図25(A)および〈B〉に示すように、積層構造を採用していない場合に比べてチップサイズを半分程度に削減することができる。
 しかし、図25(B)および(C)に示すように、CMOSイメージセンサチップは、上述したように積層構造を用いたとしても、TSV領域が各ROWおよびカラムに新たに必要になる等の理由から、構成にもよるが、たとえば本実施形態に係るCCDイメージセンサチップより1.5倍程度大きくなる。
 換言すれば、本実施形態に係るCCDイメージセンサは、接続部としての貫通ビア(TSV)を介して、積層接続が可能になることから、ワイヤーボンディングが不要になるため、ダイサイズレベルでの小型パッケージが可能となり、たとえばBGAなどの接続により、コンパクトなカメラモジュール実装が可能となる。
 このように、本積層CCDパッケージの実装化により、超小型カメラモジュールを実現することができる。
 また、CMOSイメージセンサでグローバルシャッタを有する構造については、非特許文献1を始め複数提案されているが、いずれの例でも画素アレイ内に特別な回路を追加する必要があり、感度の低下や、ノイズの増加を招くデメリットを持つ。また、従来のCMOSでの改善例では信号加算を行う構造を選択すると寄生容量の増加によるSNの劣化や、信号の同時性を損ねる欠点があった。
 これに対して、本実施形態に係るCCDイメージセンサは、画素アレイ内に特別な構造を形成することなく、すなわちSNの劣化を起こすことなくグローバル読み出しで高速駆動が可能となる。
 また、貫通ビア(TSV)のチップ間接続によるダイサイズパッケージが可能になり、また第2の基板への周辺回路搭載化により、駆動ピン数を削減することにより、高性能、小型、低コストのカメラシステムを提供することが可能となる。
[第5の実施形態]
 図26は、本発明の第5の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第5の実施形態に係る固体撮像装置100Dが上述した第4の実施形態の固体撮像装置100Cと異なる点は以下の通りである。
 本第5の実施形態に係る固体撮像装置100Dは、タイミングジェネレータ310、画像処理回路(画像処理IC)320、および電源回路(電源IC)330を含んで構成される信号処理部300が、第1の基板110D、第2の基板120Dと同一パッケージに実装される。
 このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
[第6の実施形態]
 図27は、本発明の第6の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第6の実施形態に係る固体撮像装置100Eが上述した第4の実施形態の固体撮像装置100Cと異なる点は以下の通りである。
 本第6の実施形態に係る固体撮像装置100Eは、第2の基板120Eにおいて、電荷蓄積部220、出力部230に加えて、信号処理系である周辺回路に属するADC341、シリアライザ342が形成され、混載されている。
 その他の構成は、第4の実施形態と同様である。
 図27においては、信号処理部300と積層チップとの間で送受される電源系、駆動および駆動パルス系、出力端子系の伝送ラインを示している。
 駆動に必要な駆動パルスおよび電源はたとえば、基準電源VSS(GND)、CCD用電源VCCD、ADC用電源VADC、シリアル出力用電源VLVDS、垂直転送パルスφV1およびφV2、水平転送パルスφH、画素から垂直転送部への読み出しパルスΦR、シリアル出力用基準クロックφLVDS、CCD出力用サンプル&ホールドパルスφSH、シリアル信号出力信号である。
 これら各信号の伝送ラインには、それぞれのピンにFPGAなどで構成された信号処理部300が搭載された外部基板(外部ボード)に接続される。
 なお、本実施形態の固体撮像装置100Eは、水平転送を行われないが、中継選択部250や出力選択部に水平転送部を採用した場合には局所的に水平転送が行われることから、水平転送パルスφHを駆動パルスとして生成する機能を持たせている。
 図28は、第6の実施形態に係る積層型CCDイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。
 図28(A)は電荷読み出しパルスφRを、図28(B)は垂直転送パルスφV2を、図28(C)は垂直転送パルスφV1を、図28(D)は水平転送パルスφHを、図28(E)はバッファ出力VOUTを、それぞれ示している。
 図27の固体撮像装置100Eにおいて、CCD駆動パルスφV1およびφV2が外部信号として入力され、同期した画像データは内蔵されたADC341、シリアライザ342により、シリアルデジタル出力に変換され出力され、別基板上のたとえばFPGA310にとりこまれて、映像信号として処理される。
 本第6の実施形態によれば、上述した第4の実施形態の効果と同様の効果を得ることができる。
 そして、本第6の実施形態の固体撮像装置100Eは、第1の基板110Eにおいて、画素部211には垂直転送部(垂直CCD)が隣接しており、プログレッシブ読み出しが可能である。
 画素部はCCDのため、第2の基板120E(第2層)と接続される貫通ビア(TSV)はROWごとに接続されるCMOSイメージセンサの主に周辺回路とした第2層と積層した場合にくらべて、大幅に削減することができ、たとえばチップに上下のみ配置することができ、パッケージサイズを縮小化することが可能となる。
[第7の実施形態]
 図29は、本発明の第7の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第7の実施形態に係る固体撮像装置100Fが上述した第6の実施形態の固体撮像装置100Eと異なる点は以下の通りである。
 本第7の実施形態に係る固体撮像装置100Fは、第2の基板120Fにおいて、信号処理系である周辺回路に属するADC341およびシリアライザ342に加えて、駆動パルス発生器としてのタイミングジェネレータ(TG)344および電圧生成回路としてのDCDCコンバータ(DCDC)345が搭載されている。
 本第7の実施形態に係る固体撮像装置100Fにおいては、タイミングジェネレータ(TG)344およびDCDCコンバータ(DCDC)345を搭載して、たとえば外部駆動パルスをφVsync(Vトリガーパルス)、ΦHsync(Hトリガーパルス)、φRST(リセットパルス)、電源をVDD、VSSとして接続に必要なピンを削減することが可能となる。
 本第7の実施形態によれば、上述した第6の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
 すなわち、本第7の実施形態によれば、駆動ピン数を削減することができるため、周辺回路を第2の基板120Fに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
[第8の実施形態]
 図30は、本発明の第8の実施形態に係る固体撮像装置の構成例を説明するための図である。
 本第8の実施形態に係る固体撮像装置100Gが上述した第7の実施形態の固体撮像装置100Fと異なる点は以下の通りである。
 本第8の実施形態に係る固体撮像装置100Gは、第2の基板120Gにおいて、信号処理系である周辺回路に属するADC341、シリアライザ342、タイミングジェネレータ(TG)344、DCDCコンバータ(DCDC)345に加えてメモリ346が搭載されている。
 そして、本第8の実施形態に係る固体撮像装置100Gは、電源をスイッチで機能させることにより、駆動パルスと出力信号パルス用端子PIN1,PIN2を共用化している。
[駆動パルスと出力信号パルス用端子の共用化を実現する構成例]
 ここで、本第8の実施形態に係る固体撮像装置100Gにおいて、駆動パルスと出力信号パルス用端子PIN1,PIN2の共用化を実現する構成例について説明する。
 図31は、本第8の実施形態に係る固体撮像装置100Gにおいて、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。
 図31においては、第2の基板120Gにおける駆動パルスおよび出力信号パルス用端子の共用化回路350を抽出して示している。
 また、撮像素子部200Gの出力部230や図示しない駆動系等を含んでセンサコア270(Sensor Core)として示している。
 図31の第2の基板120Gには、マスタクロック用端子PMC、入出力端子PIN1,PIN2が形成されている。
 図31の共用化回路350は、差動出力回路351、レジスタコントローラ(Register Controller)352、およびスイッチSW1~SW4を有している。
 この共用化回路350は、入出力端子PIN1とPIN2を、レジスタコントロール線LRGCとデータ出力線LDOで共有している。共用化回路350は、その切り替えをスイッチSW1~SW4により行う。
 共用化回路350において、差動出力回路351の入力部がシリアライザ342の出力部に接続され、差動出力回路351の正側出力部がスイッチSW1を介して入出力端子PIN1に接続され、負側出力部がスイッチSW2を介して入出力端子PIN2に接続されている。
 レジスタコントローラ352の第1入出力端子T1がスイッチSW3を介して入出力端子PIN1に接続され、第2入出力端子T2がスイッチSW4を介して入出力端子PIN2に接続されている。
 次に、共用化回路の動作例を図32~図34に関連付けて説明する。
 図32は、本第8の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。
 図33は、本第8の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。
 図34は、本第8の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。
 図34(A)は電源電圧VDD/VAAを、図34(B)は基準クロック(マスタクロック)MCLKを、図34(C)は入出力端子PIN1の信号を、図34(D)は入出力端子PIN2の信号を、それぞれ示している。
 電源投入後は、パワーオンリセット(Power On Reset)の後、図32に示すように、スイッチSW3,SW4がONになり、レジスタコントロールモード(Register Control Mode)となる。
 この場合、入出力端子PIN1,PIN2を使いレジスタを書き換え、センサ(Sensor)の設定を行う。その後、センサを画像出力モードに切り替えるレジスタ設定を行い、図33に示すように、スイッチSW3,SW4をOFFに、スイッチSW1,SW2をONにし、レジスタコントロールモードを終了する。
 イメージデータストリーミングモード(Image Data Streaming Mode)では、図33に示すように、スイッチSW1,SW2がONで、スイッチSW3,SW4がOFFであり、複数ビットの画像データをシリアライザ(SERIALIZER)でパラレルシリアル変換したものを差動出力回路351で駆動し、入出力端子PIN1,PIN2から出力する。
 固体撮像装置100Gにおいて、図34に示すように、パワーオンリセットで電源投入後システムはリセットされ、レジスタコントロールモードとなり、外部よりモード終了まで内部パルスの位相調整などを実施する。
 モード終了コマンド受け取り後、イメージデータストリーミングモードとなり、複数ビットの画像データをシリアライザ(SERIALIZER)342でパラレルデータからシリアルデータに変換するパラレルシリアル変換したものを差動出力回路351で駆動し入出力端子(制御ピン)PIN1,PIN2から出力する。
 このように、本第8の実施形態においては、たとえば並列出力信号ピン統合して、出力ピン数を1系統とする。さらに、ピン駆動パルス入力ピンと出力信号用ピンを共用化して、外部駆動パルスをφMCLK(基準クロック)、出力および制御用ピン(PIN1およびPIN2)としてさらに駆動に必要なピンを削減することが可能となる。
 本第8の実施形態によれば、上述した第7の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
 すなわち、本第8の実施形態によれば、駆動ピン数をさらに削減することができるため、周辺回路を第2の基板120Gに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
 以上説明した固体撮像装置100,100A~100Gは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
[第9の実施形態]
 図35は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
 本電子機器500は、図35に示すように、本実施形態に係る固体撮像装置100,100A~100Gが適用可能な本発明に係るCCD/CMOS積層型固体撮像装置510を有する。
 さらに、電子機器500は、このCCD/CMOS積層型固体撮像装置510の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)520を有する。
 電子機器500は、CCD/CMOS積層型固体撮像装置510の出力信号を処理する信号処理回路(PRC)530を有する。
 信号処理回路530は、CCD/CMOS積層型固体撮像装置510の出力信号に対して所定の信号処理を施す。
 信号処理回路530で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
 上述したように、CCD/CMOS積層型固体撮像装置510として、先述した固体撮像装置100,100A~100Gを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
 そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
 100,100A~100G・・・固体撮像装置、110,110A~110F・・・第1の基板、120,120A~120F・・・第2の基板、200・・・撮像素子部、210・・・感光部(撮像部)、211・・・画素部、212-1~212-8・・・電荷転送部(垂直転送部、VCCD)、213-1~213-4・・・出力端部、220,220-1~220-8・・・電荷蓄積部(ストレージ部)、230・・・出力部、240・・・中継部、241,241A・・・貫通ビア(TSV、接続部)、250・・・中継選択部、260・・・出力選択部、270・・・センサコア、300・・・信号処理部(信号処理および電源部)、310・・FPGA,TG、320・・・画像処理回路(画像処理IC)、330・・・電源回路(電源IC)、341・・・ADC、342・・・シリアライザ、343・・・メモリ、344・・・タイミングジェネレータ(TG)、345・・・DCDCコンバータ(DCDC)、346・・・メモリ、350・・・共用化回路、351・・・差動出力回路、353・・・レジスタコントローラ、SW1~SW4・・・スイッチ、500・・・電子機器、510・・・CCD/CMOS積層型固体撮像装置、520・・・光学系、530・・・信号処理回路(PRC)。

Claims (15)

  1.  行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
     前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、
     前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、
     前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、
     前記感光部が形成された第1の基板と、
     前記電荷蓄積部および前記出力部が形成された第2の基板と、を有し、
     少なくとも前記第1の基板と前記第2の基板は積層され、
     前記中継部は、
      前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している
     固体撮像装置。
  2.  前記第2の基板において、
      前記電荷蓄積部の一端部が入力端部を形成し、他端部が前記出力部と接続される出力端部を形成し、
     前記中継部は、
      前記電荷転送部の前記感光領域外に位置する各出力端部と前記各電荷蓄積部の入力端部とを前記接続部で電気的に結合している
     請求項1記載の固体撮像装置。
  3.  前記中継部は、
      複数の前記電荷転送部と複数の前記電荷蓄積部とを選択的に接続する中継選択手段を含む
     請求項1記載の固体撮像装置。
  4.  前記中継選択手段は、
      並列する前記複数の電荷転送部の信号電荷を加算または間引き可能である
     請求項3記載の固体撮像装置。
  5.  前記第2の基板は、
      複数の前記電荷蓄積部と出力部を選択的に接続する出力選択手段を含む
     請求項1記載の固体撮像装置。
  6.  前記出力選択手段は、
      並列する前記複数の電荷蓄積部の信号電荷を加算または間引き可能である
     請求項5記載の固体撮像装置。
  7.  前記中継部は、
      前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で貫通ビアにより接続している
     請求項1記載の固体撮像装置。
  8.  前記貫通ビアを通して前記電荷転送部から前記電荷蓄積部に転送する際に、当該貫通ビアが中間電位に設定される
     請求項7記載の固体撮像装置。
  9.  前記第1の基板は第1導電型基板により形成され、
     前記第2の基板は第2導電型基板により形成されている
     請求項1記載の固体撮像装置。
  10.  前記第1の基板は、
      n型基板またはn-ウェルにより形成されており、縦型オーバーフロードレイン構造を有する
     請求項1記載の固体撮像装置。
  11.  前記第2の基板には、
      少なくとも、前記出力部の出力信号を処理するアナログデジタル変換器(ADC)および複数ビットの画像データをパラレルデータからシリアルデータに変換するシリアライザが形成されている
     請求項1記載の固体撮像装置。
  12.  前記第2の基板には、
      電圧発生回路および駆動パルス発生器が形成されている
     請求項11記載の固体撮像装置。
  13.  前記第2の基板には、
      駆動パルスと出力信号パルス用端子を共用化する手段が形成されている
     請求項11記載の固体撮像装置。
  14.  行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を第1の基板に形成する工程と、
     少なくとも、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部、および前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部を第2の基板に形成する工程と、
     前記第1の基板と前記第2の基板を積層した状態で、前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程と
     を有する固体撮像装置の製造方法。
  15.  固体撮像装置と、
     前記固体撮像装置の感光部に結像する光学系と、
     前記固体撮像装置の出力信号を処理する信号処理部と、を有し、
     前記固体撮像装置は、
      行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
      前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、
      前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、
      前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、
      前記感光部が形成された第1の基板と、
      前記電荷蓄積部および前記出力部が形成された第2の基板と、を有し、
      少なくとも前記第1の基板と前記第2の基板は積層され、
      前記中継部は、
       前記第1の基板に形成された電荷転送部と前記第2の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している
     電子機器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017092781A (ja) * 2015-11-12 2017-05-25 キヤノン株式会社 撮像装置
WO2017150469A1 (ja) * 2016-02-29 2017-09-08 株式会社ニコン 撮像素子および撮像装置
WO2018139188A1 (ja) * 2017-01-24 2018-08-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置および製造方法、固体撮像素子、並びに電子機器
WO2022097427A1 (ja) * 2020-11-09 2022-05-12 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像装置の製造方法及び電子機器
JP7465311B2 (ja) 2021-10-20 2024-04-10 キヤノン株式会社 光電変換装置、光電変換システムおよび移動体

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10264199B2 (en) * 2014-07-15 2019-04-16 Brillnics Inc. Solid-state imaging device, method for producing solid-state imaging device, and electronic apparatus using photoelectric conversion elements
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
CN111510648B (zh) 2016-05-31 2022-08-16 索尼半导体解决方案公司 传感器和系统
JP6925206B2 (ja) 2017-09-04 2021-08-25 浜松ホトニクス株式会社 固体撮像装置
CN111630843B (zh) * 2018-02-01 2023-06-16 索尼半导体解决方案公司 固态摄像装置、其制造方法和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
JP2012204810A (ja) * 2011-03-28 2012-10-22 Sony Corp 半導体装置及び半導体装置の製造方法。
JP2013090127A (ja) * 2011-10-18 2013-05-13 Olympus Corp 固体撮像装置および撮像装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69318455T2 (de) * 1992-03-18 1998-10-01 Sony Corp Festkörperbildaufnahmevorrichtung
US6985182B1 (en) * 1999-11-22 2006-01-10 Matsushita Electric Industrial Co., Ltd. Imaging device with vertical charge transfer paths having appropriate lengths and/or vent portions
JP2006287464A (ja) * 2005-03-31 2006-10-19 Fuji Photo Film Co Ltd 固体撮像装置及び固体撮像装置の動作方法
JP4289377B2 (ja) * 2006-08-21 2009-07-01 ソニー株式会社 物理量検出装置及び撮像装置
JP2008131169A (ja) * 2006-11-17 2008-06-05 Shimadzu Corp 撮像素子およびそれを用いた撮像装置
JP2010016113A (ja) * 2008-07-02 2010-01-21 Sony Corp 固体撮像装置及び電子機器
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
WO2013018293A1 (ja) * 2011-08-04 2013-02-07 パナソニック株式会社 固体撮像装置及びスイッチング回路
TWI583195B (zh) * 2012-07-06 2017-05-11 新力股份有限公司 A solid-state imaging device and a solid-state imaging device, and an electronic device
US9153616B2 (en) * 2012-12-26 2015-10-06 Olympus Corporation Solid-state imaging device and imaging device with circuit elements distributed on multiple substrates, method of controlling solid-state imaging device, and imaging device with circuit elements distributed on multiple substrates
FR3013546B1 (fr) * 2013-11-15 2017-05-19 Trixell Mise en commun de deux colonnes de pixels d'un detecteur d'images
US10264199B2 (en) * 2014-07-15 2019-04-16 Brillnics Inc. Solid-state imaging device, method for producing solid-state imaging device, and electronic apparatus using photoelectric conversion elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
JP2012204810A (ja) * 2011-03-28 2012-10-22 Sony Corp 半導体装置及び半導体装置の製造方法。
JP2013090127A (ja) * 2011-10-18 2013-05-13 Olympus Corp 固体撮像装置および撮像装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017092781A (ja) * 2015-11-12 2017-05-25 キヤノン株式会社 撮像装置
US10879300B2 (en) 2016-02-29 2020-12-29 Nikon Corporation Image sensor and image-capturing apparatus
WO2017150469A1 (ja) * 2016-02-29 2017-09-08 株式会社ニコン 撮像素子および撮像装置
JP7238875B2 (ja) 2016-02-29 2023-03-14 株式会社ニコン 撮像素子および撮像装置
JPWO2017150469A1 (ja) * 2016-02-29 2019-01-24 株式会社ニコン 撮像素子および撮像装置
JP2021036589A (ja) * 2016-02-29 2021-03-04 株式会社ニコン 撮像素子および撮像装置
CN110199392A (zh) * 2017-01-24 2019-09-03 索尼半导体解决方案公司 半导体装置及其制造方法、固态成像元件和电子设备
EP3576151A4 (en) * 2017-01-24 2020-06-03 Sony Semiconductor Solutions Corporation SEMICONDUCTOR COMPONENT, METHOD FOR THE PRODUCTION THEREOF, SOLID IMAGE RECORDING ELEMENT AND ELECTRONIC DEVICE
JPWO2018139188A1 (ja) * 2017-01-24 2019-11-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置および製造方法、固体撮像素子、並びに電子機器
US10916538B2 (en) 2017-01-24 2021-02-09 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method therefor, solid-state imaging element, and electronic equipment
KR20190107667A (ko) * 2017-01-24 2019-09-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 제조 방법, 고체 촬상 소자 및 전자 기기
JP7123813B2 (ja) 2017-01-24 2022-08-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像素子、並びに電子機器
KR102498387B1 (ko) * 2017-01-24 2023-02-13 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 제조 방법, 고체 촬상 소자 및 전자 기기
US11605625B2 (en) 2017-01-24 2023-03-14 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method therefor, solid-state imaging element, and electronic equipment
WO2018139188A1 (ja) * 2017-01-24 2018-08-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置および製造方法、固体撮像素子、並びに電子機器
CN110199392B (zh) * 2017-01-24 2023-05-12 索尼半导体解决方案公司 半导体装置及其制造方法、固态成像元件和电子设备
WO2022097427A1 (ja) * 2020-11-09 2022-05-12 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像装置の製造方法及び電子機器
JP7465311B2 (ja) 2021-10-20 2024-04-10 キヤノン株式会社 光電変換装置、光電変換システムおよび移動体

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