WO2016009943A1 - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

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功 高柳
田中　俊介
盛　一也
勝彦 有吉
慎一郎 松尾
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ブリルニクスジャパン株式会社
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Definitions

  • the present invention relates to a solid-state imaging device using a photoelectric conversion element that detects light and generates a charge, a method for manufacturing the solid-state imaging device, and an electronic apparatus.
  • CCD image sensors and CMOS image sensors have been put to practical use as solid-state imaging devices (image sensors) using photoelectric conversion elements that generate light by detecting light.
  • CCD image sensors and CMOS image sensors are part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Widely applied.
  • the CCD image sensor and the CMOS image sensor use a photodiode as a photoelectric conversion element, but are different in the transfer method of the signal charge after photoelectric conversion.
  • signal charges are transferred to an output unit by a vertical transfer unit (vertical CCD, VCCD) and a horizontal transfer unit (horizontal CCD, HCCD), and then converted into an electric signal for amplification.
  • the charge converted for each pixel including the photodiode is amplified and output as a read signal.
  • FIG. 1 is a diagram showing a basic configuration of an interline transfer (IT) type CCD image sensor.
  • the IT (Interline Transfer) CCD image sensor 1 basically includes a photosensitive part 2, a horizontal transfer part (horizontal CCD) 3, and an output part 4.
  • the photosensitive units 2 are arranged in a matrix, and a plurality of pixel units 21 that convert incident light into signal charges having a charge amount corresponding to the amount of light, and each signal charge of the plurality of pixel units 21 are vertically transferred in units of columns. It has a vertical transfer unit (vertical CCD) 22 as a light-shielded charge transfer unit.
  • the horizontal CCD 3 sequentially transfers the signal charges for one line shifted from the plurality of vertical CCDs 22 in the horizontal scanning period.
  • the output unit 4 includes a floating diffusion (FD) that is a floating diffusion layer for charge detection that converts the transferred signal charge into a signal voltage, and outputs a signal obtained by the FD to a signal processing system (not shown). To do.
  • FD floating diffusion
  • the vertical CCD functions as an analog memory, and repeats the line shift and the horizontal transfer of the horizontal CCD 3 to sequentially output signals (frame signals) of all pixels from the output unit 4.
  • This IT type CCD image sensor 1 can perform progressive reading (progressive scan), but has a structure in which high-speed transfer is difficult because the horizontal CCD 3 transfers signal charges.
  • FIG. 2 is a diagram showing a basic configuration of a frame interline transfer (FIT) type CCD image sensor.
  • FIT frame interline transfer
  • a light-shielded charge storage unit (storage unit) 5 is disposed between the output stage of the vertical CCD 22 of the photosensitive unit 2 of the IT type CCD image sensor 1 and the horizontal CCD 3. It has the structure made.
  • all signal charges are transferred all at once from the vertical CCD 22 of the photosensitive unit 2 that has received signal charges (bundles) from the pixel unit 21 to the storage unit 5 that is completely shielded by high-speed frame transfer.
  • the IT type CCD image sensor 1 in FIG. High-speed transfer is possible compared to However, since the FIT type CCD image sensor 1A forms the storage unit 5, the chip area is about twice as large as that of the IT type CCD image sensor.
  • the above-described CCD image sensor has a feature that global shutter read-out that starts accumulation of photocharges at the same time for all pixels is possible.
  • FIG. 3 is a diagram showing a basic configuration of a CMOS image sensor.
  • the pixel array section is configured by arranging a plurality of pixels including photodiodes in a matrix.
  • each pixel PXL of the pixel array unit 6 is controlled for each row by a row control signal (pulse signal) supplied from the row decoder 7.
  • a signal output from the pixel PXL to the output signal line LSG is transmitted to the transfer line LTR via the column switch CSW in accordance with the column scanning of the column decoder 8 and output to the outside by the output unit 9.
  • the CMOS image sensor 1B has a structure capable of high-speed signal transfer but not global shutter readout.
  • FIG. 4 is a diagram showing a configuration example of a CMOS image sensor adopting a laminated structure.
  • the CMOS image sensor 1 ⁇ / b> C in FIG. 4 employs a laminated structure in which a first substrate 11 and a second substrate 12 are sandwiched with a shield layer 13.
  • a photodiode (photoelectric conversion element) array section 6-1 and a part 7-1 of the row scanning circuit 7 are formed on the first substrate 11.
  • a storage node array 6-2, a remaining portion 7-2 of the row scanning circuit 7, a column buffer CBUF, a horizontal scanning circuit (column decoder) 8, an output unit 9, and the like are formed. .
  • This CMOS image sensor 1C is characterized in that it has improved the disadvantage that the global shutter readout is impossible, which is a disadvantage of a general CMOS image sensor.
  • the basic configuration of the CCD image sensor and the CMOS image sensor has been described above.
  • the above-described CCD image sensor has a feature that global shutter reading that starts accumulation of photocharges at the same time for all pixels is possible.
  • the IT-type CCD image sensor 1 can perform progressive reading, but has a disadvantage that high-speed transfer is difficult because the signal charge is transferred by the horizontal CCD 3.
  • the FIT type CCD image sensor 1A can transfer at a higher speed than the IT type CCD image sensor 1, but since the storage unit 5 is formed, the chip area is about twice as large as that of the IT type CCD image sensor.
  • the CMOS image sensor 1B in FIG. 3 is capable of high-speed signal transfer, but has a disadvantage in that it cannot perform global shutter readout.
  • the CMOS image sensor 1C of FIG. 4 is characterized in that it has improved the disadvantage that global shutter readout is not possible, but has the following disadvantages. Since the CMOS image sensor 1C is configured to select and read out four pixels as described in Non-Patent Document 1, a global shutter in a strict sense cannot be realized. Thus, strictly speaking, the CMOS image sensor 1C cannot realize a global shutter and cannot simultaneously read out, so it is difficult to completely eliminate subject blurring during moving body shooting. Further, in the CMOS image sensor 1C, by coupling pixels, the parasitic capacitance increases and the detection gain decreases. For these reasons, the CMOS image sensor 1C has a trade-off between global shutter readout and readout gain, and it is difficult to connect and read out many pixels.
  • the CMOS image sensor 1C is limited in pixel addition.
  • it is necessary to form a bump structure in the pixel array in order to form a stacked structure and there is a risk that layout restrictions and pixel characteristics such as dark current and white scratches may be deteriorated.
  • the CMOS image sensor 1C has a disadvantage that kTC noise increases.
  • the present invention provides a solid-state imaging device capable of high-speed readout with a small chip area, has few layout restrictions, and can suppress deterioration of pixel characteristics such as white scratches, a method for manufacturing the solid-state imaging device, and To provide electronic equipment.
  • a solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in units of columns or rows.
  • a plurality of charge storage units that store signal charges transferred by the plurality of charge transfer units of the photosensitive unit, and each charge storage of signal charges transferred by the plurality of charge transfer units of the photosensitive unit
  • a relay unit that relays transfer to the unit, an output unit that outputs signal charges accumulated in the plurality of charge storage units as an electrical signal, a first substrate on which the photosensitive unit is formed, the charge storage unit, and A second substrate on which the output unit is formed, at least the first substrate and the second substrate are stacked, and the relay unit is a charge transfer unit formed on the first substrate And the electricity formed on the second substrate.
  • a storage unit electrically coupled with the joint through the substrate in the photosensitive region outside of the light-sensitive portion.
  • a manufacturing method of a solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in columns or rows. Forming at least a plurality of charge storage units for storing signal charges transferred by the plurality of charge transfer units of the photosensitive unit, and a plurality of charge storage units. A step of forming an output portion for outputting the accumulated signal charge as an electric signal on the second substrate; and a charge formed on the first substrate in a state where the first substrate and the second substrate are stacked. Electrically connecting the transfer section and the charge storage section formed on the second substrate by a connection section that passes through the substrate outside the photosensitive area of the photosensitive section.
  • An electronic apparatus includes a solid-state imaging device, an optical system that forms an image on a photosensitive portion of the solid-state imaging device, and a signal processing unit that processes an output signal of the solid-state imaging device.
  • the solid-state imaging device includes a plurality of photoelectric conversion elements arranged in a matrix and a plurality of charge transfer units that transfer signal charges of the plurality of photoelectric conversion elements in columns or rows, and the photosensitive unit A plurality of charge storage units for storing signal charges transferred by the plurality of charge transfer units, and a transfer of the signal charges transferred by the plurality of charge transfer units of the photosensitive unit to the respective charge storage units.
  • a relay unit an output unit that outputs signal charges accumulated in the plurality of charge storage units as an electrical signal, a first substrate on which the photosensitive unit is formed, and the charge storage unit and the output unit. And a second substrate. At least the first substrate and the second substrate are stacked, and the relay unit includes a charge transfer unit formed on the first substrate and the charge storage unit formed on the second substrate. And are electrically coupled by a connecting portion through the substrate outside the photosensitive region of the photosensitive portion.
  • the present invention high-speed reading can be performed with a small chip area, and there are few restrictions on layout, and deterioration of pixel characteristics such as white defects can be suppressed.
  • the pixel portion can be formed by a CCD process with good dark current characteristics, and the pixel can be miniaturized as a global shutter.
  • the drive interface can be simplified, and the horizontal CCD can be omitted, so that power consumption can be reduced.
  • multi-function such as digital output and on-chip signal processing can be realized.
  • FIG. 1 is a diagram showing a basic configuration of an IT type CCD image sensor.
  • FIG. 2 is a diagram showing a basic configuration of the FIT type CCD image sensor.
  • FIG. 3 is a diagram showing a basic configuration of the CMOS image sensor.
  • FIG. 4 is a diagram illustrating a configuration example of a CMOS image sensor employing a stacked structure.
  • FIG. 5 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment of the present invention in a flat plane.
  • FIG. 6 is a diagram schematically illustrating a first example of a substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 7 is a diagram schematically illustrating a second example of the substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 8 is a diagram for explaining an actual arrangement relationship between the photosensitive portion of the first substrate and the charge storage portion of the second substrate stacked in the solid-state imaging device according to the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of the output unit according to the present embodiment.
  • FIG. 10 is a simplified cross-sectional view for explaining a specific configuration example of the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 11 is a diagram for explaining the configuration and principle of the vertical overflow drain employed in the pixel portion formed on the first substrate according to the present embodiment.
  • FIG. 12 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is small.
  • FIG. 13 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is large.
  • FIG. 14 is a diagram illustrating a configuration example in which the TSV region is set to an intermediate potential.
  • FIG. 16 is a simplified cross-sectional view showing a configuration example in which a reset transistor for setting the TSV region to an intermediate potential is provided in the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 16 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the second embodiment of the present invention.
  • FIG. 17 is a diagram illustrating a first configuration example of a relay unit including a relay selection unit on the first board side according to the second embodiment.
  • FIG. 18 is a diagram illustrating a second configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • FIG. 19 is a diagram illustrating a third configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • FIG. 20 is a diagram illustrating a fourth configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • FIG. 21 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the third embodiment of the present invention.
  • FIG. 22 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • FIG. 23 is a diagram illustrating an example of a laminated structure of a backside illumination type CMOS image sensor as a comparative example.
  • FIG. 24 is a diagram for explaining an example of chip reduction by the stacked structure of the CMOS image sensor.
  • FIG. 25 is a diagram showing a simplified cross section of a CMOS image sensor chip having no stacked structure, a CMOS image sensor chip having a stacked structure, and a CCD image sensor chip according to the present embodiment.
  • FIG. 26 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fifth embodiment of the present invention.
  • FIG. 27 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the sixth embodiment of the present invention.
  • FIG. 28 is a diagram illustrating an example of drive signal timings of the solid-state imaging device as the stacked CCD image sensor according to the sixth embodiment.
  • FIG. 29 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the seventh embodiment of the present invention.
  • FIG. 30 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the eighth embodiment of the present invention.
  • FIG. 31 is a diagram illustrating a configuration example for realizing sharing of a drive pulse and an output signal pulse terminal in the solid-state imaging device according to the eighth embodiment.
  • FIG. 32 is a diagram for explaining the operation in the register control mode of the shared circuit according to the eighth embodiment.
  • FIG. 33 is a diagram for explaining the operation in the image data streaming mode of the sharing circuit according to the eighth embodiment.
  • FIG. 34 is a timing chart for explaining operations in the register control mode and the image data streaming mode of the shared circuit according to the eighth embodiment.
  • FIG. 35 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • FIG. 5 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment of the present invention in a flat plane.
  • FIG. 6 is a diagram schematically illustrating a first example of a substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 7 is a diagram schematically illustrating a second example of the substrate stack structure of the solid-state imaging device according to the present embodiment.
  • FIG. 8 is a diagram for explaining an actual arrangement relationship between the photosensitive portion of the first substrate and the charge storage portion of the second substrate stacked in the solid-state imaging device according to the first embodiment.
  • an image sensor similar to an FIT (Frame Interline Transfer) type CCD image sensor or an FT (Frame Transfer) type CCD image sensor can be applied to the solid-state imaging device 100.
  • FIT Fluorescence Interline Transfer
  • FT Fast Transfer
  • the FIT type will be described as an example.
  • the solid-state imaging device 100 has a structure in which a first substrate 110, a second substrate 120, and a third substrate 130 are stacked.
  • the second substrate 120 is stacked on the third substrate 130 and the first substrate 110 is stacked on the second substrate 120.
  • the substrates to be stacked are attached, for example, as shown in FIG. 6, or joined by pressure bonding or micro bumps as shown in FIG.
  • the electrical connection between the substrates is realized by a through-via (Through Silicon Via: TSV) 140 as a connection part, a micro bump, a bonding part 150 such as a pressure bonding.
  • TSV Through Silicon Via
  • electrical connection between the substrates is performed through the through vias 140 that penetrate the stacked first substrate 110, second substrate 120, and third substrate 130.
  • a bump BMP is bonded to the exposed portion on the third substrate 130 side.
  • a through via 140-1 is formed in the first substrate 110, and a through via 140-2 is formed in the second substrate 120.
  • the through via 140-1 of the first substrate 110 and the through via 140-2 of the second substrate 120 are joined by a joint 150 formed by pressure bonding or micro bumps.
  • a bonding pad 160 is bonded to the exposed portion of the first substrate 110 on the upper surface side of the through via 140-1.
  • the first substrate 110 and the second substrate 120 are provided with the image sensor section 200 having a function of storing and transferring signal charges obtained by imaging and a function of outputting the signal charges.
  • a photosensitive unit 210 having an imaging function is formed on the first substrate 110, and a charge storage unit 220 and an output unit 230 having a charge storage function are formed on the second substrate 120.
  • a relay unit 240 that relays the transfer of the signal charges transferred by the plurality of charge transfer units of the photosensitive unit 210 to the charge storage unit 220 between the first substrate 110 and the second substrate 120 is provided on both substrates. It is formed over.
  • the solid-state imaging device 100 controls driving of the photosensitive unit 210, the charge storage unit 220, the output unit 230, and the like, and performs signal processing and a power source unit (which performs predetermined processing on the electrical signal output from the output unit 230).
  • a signal processing unit 300. 5 includes a timing generator 310, an image processing circuit (image processing IC) 320, and a power supply circuit (power supply IC) 330 formed by an FPGA or the like.
  • the signal processing unit 300 including the timing generator 310, the image processing circuit (image processing IC) 320, and the power supply circuit (power supply IC) 330 may be a separate substrate or the second substrate 120 or the third substrate 130. It is also possible to form and laminate and mount them. With this configuration, the small camera system can be incorporated into a single package.
  • the photosensitive portion 210 formed on the first substrate 110 includes a pixel portion 211 including a photodiode (PD) which is a photoelectric conversion element arranged in a matrix (m rows and n columns), and a plurality of pixel portions 211.
  • a vertical transfer unit (vertical CCD: VCCD) 212 ( ⁇ 1 to ⁇ 4), which is a plurality of charge transfer units that transfer the signal charge of the conversion element in units of columns (or rows), is included.
  • the vertical transfer unit 212 is shielded by a light shielding film (not shown), and is driven to transfer by a transfer pulse of two phases or four phases by the signal processing unit 300 to transfer the signal charges from the pixel unit 211 in the column direction. .
  • An example is shown. 5 and 8, four columns of vertical transfer units 212-1 to 212-4 are arranged. Then, the vertical transfer units 212-1 to 212-4 transfer the signal charges in the Y direction of the orthogonal coordinate system shown in FIGS.
  • the charge storage unit 220 corresponds to the n (four in this example) vertical transfer units 212-1 to 212-4 formed on the first substrate 110 (four in this example).
  • -1 to 220-4 are arranged.
  • the charge storage units 220-1 to 220-4 transfer the signal charge relayed by the relay unit 240 in the Y direction.
  • the relay unit 240 relays the transfer of the signal charges transferred by the vertical transfer units 212-1 to 212-4 of the plurality of columns of the photosensitive unit 210 to the charge storage unit 220.
  • FIG. An example is schematically shown in which charges are transferred to the photosensitive portion 210 of the first substrate 110, the charge storage portion 220 and the output portion 230 of the second substrate 120 in one direction Y1 along the flow toward the Y direction in the figure. Has been shown.
  • the signal charges are transferred in the Y direction Y1 downward in the drawing by the vertical transfer units 212-1 to 212-4 of the photosensitive unit 210 of the first substrate 110.
  • the relay unit 240 it is transferred by the charge storage units 220-1 to 220-4 of the second substrate 120 in the Y direction Y2 upward in the figure opposite to the first substrate 110.
  • input end portions 221-1 to 221-4 are formed at one end portions of the charge storage portions 220-1 to 220-4 and connected to the output portions 230-1 to 230-4 at the other end portion.
  • Output end portions 222-1 to 222-4 are formed.
  • Input end portions 221-1 to 221-4 of the charge storage units 220-1 to 220-4 are respectively output end portions 213-positioned outside the photosensitive areas of the vertical transfer units 212-1 to 212-4 by the relay unit 240. 1 to 213-4 and the connection portions (241-1 to 241-4) are electrically coupled.
  • the output unit 230 outputs the signal charges accumulated in the plurality of charge accumulation units 220-1 to 220-4 to the signal processing unit 300 as electric signals.
  • the input units of the output units 230-1 to 230-4 are connected to the output end units 222-1 to 222-4 of the charge storage units 220-1 to 220-4.
  • FIG. 9 is a diagram illustrating a configuration example of the output unit according to the present embodiment.
  • FIG. 9 shows a configuration example of the output unit 230-1 in one column, but the output units 230-2 to 230-4 in other columns also have the same configuration as that in FIG.
  • the output unit 230-1 is connected to the output gate OG 222-1 at the output end 222-1 of the charge storage unit 220-1.
  • 9 includes a floating diffusion (FD: floating diffusion layer) 231, a reset gate (RG) 232, a reset drain 233, and an output amplifier 234.
  • a reset drain voltage VRD is applied to the reset drain 233, and a reset pulse PRG is applied to the reset gate 232 at a signal charge detection cycle. Then, the signal charge accumulated in the floating diffusion 231 is converted into a signal voltage and sent to the signal processing unit 300 as the CCD output signal SOUT via the output amplifier 234.
  • the relay unit 240 has charge storage units 220-1 to 220- formed on the second substrate 120 of signal charges transferred by the plurality of vertical transfer units 212 of the photosensitive unit 210 formed on the first substrate 110. Relay the transfer to 4.
  • the relay unit 240 includes output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and a charge storage unit 220- formed on the second substrate 120.
  • the input end portions 221-1 to 221-4 of 1 to 220-4 are electrically coupled to each other by a connecting portion through the substrate in the area EPARA outside the photosensitive area PARA of the photosensitive section 210.
  • FIG. 10 is a simplified cross-sectional view for explaining a specific configuration example of the stacked first and second substrates and the relay unit according to the present embodiment.
  • FIG. 10 shows a portion corresponding to one column of vertical transfer units 212 and the corresponding charge storage unit 220.
  • the first substrate 110 is formed by a first conductivity type substrate, for example, an n-type substrate 111
  • the second substrate 120 is formed by a second conductivity type substrate, for example, a p-type substrate 121.
  • a p-well (p-WELL) 112 is formed on an n-type substrate (n-SUB) 111
  • an n ⁇ layer 113 is formed on the surface portion of the p-well 112.
  • an n + layer 114 for connection to the through via 241 serving as a relay portion is formed.
  • a transfer electrode (transfer gate) 116 of the vertical transfer portion 212 is formed at a predetermined interval above the n ⁇ layer 113 and the n + layer 114 via a gate insulating film 115.
  • a through via (through electrode) 241 is formed (embedded) in a through hole that penetrates the p well 112 and the n-type substrate 111 from the n + layer 114 and reaches the n + layer on the second substrate 120 side described later. ing).
  • An insulating film 117 is formed on the wall of the p-well 112 and the n-type substrate 111 where the through via 241 is formed.
  • An insulating film 118 is formed on the p well 112, the n ⁇ layer 113, the n + layer 114, the gate insulating film 115, the transfer electrode 116, and the through via 241 so as to cover them.
  • an n-well (n-WELL) 122 is formed on a p-type substrate (p-SUB) 121, and a p-well (p-WELL) 123 is formed in the n-well 122.
  • An n ⁇ layer 124 is formed in the part.
  • An n + layer 125-1 for connection to the through via 241 as a relay portion is formed.
  • An n + layer 125-2 serving as a floating diffusion FD or the like is formed at the other end of the n ⁇ layer 124 in the Y direction.
  • a transfer electrode 127 of the charge storage unit 220 is formed at a predetermined interval above the n ⁇ layer 124 and the n + layer 125 via a gate insulating film 126. Further, a p + layer 128 and the like for forming a peripheral circuit are formed on the surface portion of the n-well 122. An insulating film 129 is formed on the n well 122, the p well 123, the n ⁇ layer 124, the n + layer 125, the gate insulating film 126, and the like so as to cover them.
  • the bottom surface of the n-type substrate 111 of the first substrate 110 and the surface (upper surface) of the insulating film 129 of the second substrate 120 are bonded to each other.
  • the second substrate 120 is formed so as to overlap the back surface of the first substrate 110.
  • the vertical transfer unit 212 formed on the first substrate 110 and the charge storage unit 220 formed on the second substrate 120 are shielded from light by a light shielding film made of a light shielding material such as a metal layer.
  • a through via 242 that penetrates the first substrate 110 and the second substrate 120 is formed.
  • An insulating film is formed on the p well 112 and the wall of the n-type substrate 111 of the first substrate 110 where the through via 242 is formed, and on the p-type substrate 121 of the second substrate 120.
  • the vertical overflow drain (Vertical) is formed in the first substrate 110 on which the pixel unit 211 is formed.
  • Overflow Drain (VOD) structure is adopted.
  • FIG. 11 is a diagram for explaining the configuration and principle of the vertical overflow drain employed in the pixel portion formed on the first substrate according to the present embodiment.
  • reference numeral 2111 indicates a light shielding film
  • OVFC indicates an overflow channel.
  • the vertical overflow drain VOD is realized as follows.
  • a PD (photoelectric conversion element) and a vertical transfer unit (VCCD) 212 of the pixel unit 211 are formed in the p-well 112, and a reverse voltage is applied by applying a positive voltage to the n-type substrate 111 using the p-well 112 as a reference potential. Hold.
  • This reverse bias forms a potential barrier against the diffusion of electrons from the n-type substrate 111 and completely prevents photogenerated electrons and thermally generated electrons from entering the PD and the vertical transfer unit (VCCD) 212. To block.
  • signal crosstalk is improved to a level that does not cause a problem, and smear is drastically reduced.
  • the dark current noise component caused by the thermal diffusion current from the n-type substrate 111 is completely suppressed.
  • the pn junction depletion layer between the p-well 112 and the n-type substrate 111 is expanded by the reverse bias voltage. If the impurity layer of the p-well 112 directly under the PD is thin and has a low concentration, a so-called punch-through state in which the junction depletion layer reaches the n-layer 119 of the PD can be easily realized. That is, the p well 112 is completely depleted and the potential rises. At this time, if the n layer is full of electrons, the electrons are strongly drawn out to the n-type substrate 111.
  • the relay unit 240 includes the output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and the second substrate.
  • the charge storage portions 220-1 to 220-4 formed at 120 are connected to the input end portions 221-1 to 221-4 by through vias (TSV) 241-1 to 241-4 as connection portions.
  • TSV through vias
  • FIG. 12 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is small.
  • FIG. 13 is a diagram for explaining the signal charge transfer operation by the relay unit in the present embodiment, and is a diagram showing an example of charge transfer when the parasitic capacitance in the through via (TSV) region is large.
  • FIG. 14 is a diagram illustrating a configuration example in which the TSV region is set to an intermediate potential.
  • the TSV region (n + region) between the transfer electrodes (transfer gates)
  • the amount of signal charge necessary for modulation increases, and therefore, it is not modulated by the potential of the transfer gate adjacent to the fluctuation. Therefore, as shown in FIGS. 13 and 14, by setting the intermediate potential MV between the transfer gates through, for example, a reset transistor 243 for setting the intermediate potential connected to the n + region, the TSV region is set.
  • the reset transistor 243 having the reset gate RG243 and the reset drain RD243 sets the through via (TSV) region to the intermediate potential MV when transferring signal charges.
  • FIG. 15 is a simplified cross-sectional view showing a configuration example in which a reset transistor for setting the TSV region to an intermediate potential is provided in the first and second substrates stacked according to the present embodiment and the relay unit.
  • the reset transistor that sets the through via (TSV) region to the intermediate potential can be formed on one end side of the n ⁇ layer 113 as shown in FIG.
  • the intermediate potential means a potential between a potential that becomes a high level H and a potential that becomes a low level L.
  • an output gate (OG)) and an input gate (Input Gate (IG)) are provided at both ends of the TSV node, and a potential step is formed between OG and IG for transfer. At the same time, the reset level of TSV is made equal to the potential of IG.
  • the first substrate 110 includes the pixel unit 211 including the photodiode (PD) that is the photoelectric conversion element arranged in a matrix, and the plurality of pixel units.
  • a photosensitive unit 210 including a vertical transfer unit 212 that is a plurality of charge transfer units that transfer signal charges of the photoelectric conversion elements 211 in a column unit is formed.
  • a charge storage unit that is transferred to the second substrate 120 by a plurality of vertical transfer units 212-1 to 212-n (n 4 in this example) of the photosensitive unit 210 and relayed by the relay unit 240 to accumulate signal charges.
  • 220 and an output unit 230 provided for each vertical transfer column are formed.
  • the relay unit 240 the output end portions 213-1 to 213-4 of the vertical transfer units 212-1 to 212-4 formed on the first substrate 110 and the charge storage unit formed on the second substrate 120
  • the input ends 221-1 to 221-4 of 220-1 to 220-4 are electrically coupled to each other through a connection portion such as a through via 241 that passes through the substrate in the region EPARA outside the photosensitive region PARA of the photosensitive unit 210. ing.
  • the following effects can be obtained.
  • progressive reading from the pixel unit 211 to the vertical transfer unit (vertical CCD) 212 is possible, and the signal charge transferred to the vertical transfer unit (vertical CCD) 212 is transmitted from the relay unit 240.
  • the data is transferred to the charge accumulation unit (storage unit) 220 in the second layer through the connection unit. Since the charge storage unit (storage unit) 220 is formed on the second substrate 120, which is the second layer, high-speed reading is possible with a small chip area.
  • the connection portion of the multilayer substrate is formed outside the pixel array, it is possible to form an image sensor with less layout restrictions and no deterioration of pixel characteristics such as white scratches.
  • the relay unit 240 that is a connection unit is formed outside the pixel array, it is possible to form a pixel that does not cause a decrease in sensitivity or an increase in dark current.
  • FIG. 16 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the second embodiment of the present invention.
  • the solid-state imaging device 100A according to the second embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • the solid-state imaging device 100A of the second embodiment includes a relay selection unit 250 that selectively connects a plurality of vertical transfer units 212-1 to 212-4 and a plurality of charge storage units 220-1 to 220-4. It is configured to include.
  • a plurality of selection electrodes 251-1, 251-2, 251-3, and 251-4 are arranged on the relay unit 240A of the first substrate 110A, and the relay unit of the second substrate 120A.
  • a plurality of selection electrodes 252-1, 252-2, 252-3, and 252-4 are arranged on 240A.
  • one common through via (TSV) 241A is formed for the plurality of selection electrodes 251-1 to 251-4 and 252-1 to 252-4. ing.
  • the signal charges transferred through the vertical transfer units 212-1 to 212-4 selected by any of the selection electrodes 251-1 to 251-4 are transmitted to the through via 241A on the first substrate 110A side. Supplied. On the second substrate 120A side, the signal charge transferred through the through via 241A is selected by any one of the selection electrodes 252-1 to 252-4 and is stored in the charge storage units (storage units) 220-1 to 220-4. Transferred.
  • the signal charge of the vertical transfer unit 212-4 selected by the selection electrode 251-4 on the first substrate 110A side is transferred to the second substrate 120A side through the through via 241A and selected by the selection electrode 252-4. And transferred to the charge storage unit 220-4.
  • the selection electrodes 251-1 to 251-4 and the selection electrodes 252-1 to 252-4 can be selected one by one.
  • Various modes are possible such as selecting more selection electrodes at the same time, or not selecting a predetermined selection electrode in a predetermined operation.
  • By performing such driving it is possible to easily perform horizontal signal addition and signal thinning while maintaining progressive reading and without causing a decrease in detection sensitivity. That is, in the second embodiment, signal charges of a plurality of parallel vertical (charge) transfer units 212-1 to 212-4 can be added or thinned out.
  • a plurality of columns are grouped as one group (in the example of FIG. 16, four adjacent columns are grouped as one group) and bundled in group units to form one through via (TSV) 241A. Therefore, the number of through vias can be reduced, which is advantageous in terms of layout. That is, in the second embodiment, it is possible to provide a sensor that performs progressive readout from the pixel unit 211 at a high speed, and a through via (TSV) that is a connection unit includes a vertical transfer unit (vertical CCD), a charge storage unit, and the like. Since it is formed at a larger repetition pitch than the portion (storage portion), it is easy to form a through via (TSV) or the like that is a connection portion.
  • TSV through via
  • FIG. 17 is a diagram illustrating a first configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • the through via (TSV) 241A has a substantially central portion in the X direction (horizontal direction) of the vertical transfer units (VCCDs) 212-1 to 212-4 in four rows, that is, It is formed at a position between the arrangement position of the vertical transfer unit 212-2 in the second column and the arrangement position of the vertical transfer unit 212-3 in the third column.
  • the vertical transfer units 212-1 to 212-4 in FIG. 17 are exemplified as four-phase driving by driving pulses V1 to V4.
  • the relay selection unit 250B of FIG. 17 includes selection electrodes 251-1 (S1) to 251-4 (S4), horizontal transfer units (HCCD) 253-1 to 253-4, and an open gate (OG) 254. Has been.
  • the selection electrodes 251-1 (S 1) to 251-4 (S 4) are arranged at the output end portions 213-1 to 213-4 of the respective vertical transfer units (VCDD) 212-1 to 212-4.
  • the selection electrodes 251-1 (S 1) to 251-4 (S 4) function as gates of transistors constituting an output gate and the like, and are controlled to a potential that becomes conductive when selected.
  • the horizontal transfer units (HCCD) 253-1 to 253-4 are arranged to be located at the output units of the corresponding selection electrodes 251-1 (S1) to 251-4 (S4), respectively, and the OG 254 is arranged in the center. This is configured as an HCCD with different transfer directions.
  • the horizontal transfer unit 253-1 is arranged on the output side of the selection electrode 251-1 in the first column.
  • the horizontal transfer unit 253-1 is driven by the drive pulse H1, transfers the signal charge from the vertical transfer unit 212-1 in the horizontal direction X1, which is the right direction in FIG. 17, and further, the adjacent horizontal transfer unit 253- Forward to 2.
  • the horizontal transfer unit 253-2 is disposed on the output side of the selection electrode 251-2 in the second column.
  • the horizontal transfer unit 253-2 is driven by the drive pulse H2, and the signal charge by the vertical transfer unit 212-2 or the signal charge of the vertical transfer unit 212-1 by the horizontal transfer unit 253-1 is in the right direction in FIG.
  • the data is transferred in the horizontal direction X1 and supplied to the OG 254 connected to the own stage.
  • the horizontal transfer unit 253-4 is arranged on the output side of the selection electrode 251-4 in the fourth column.
  • the horizontal transfer unit 253-4 is driven by the drive pulse H4, transfers the signal charge from the vertical transfer unit 212-4 in the horizontal direction X2, which is the left direction in FIG. 17, and further, the adjacent horizontal transfer unit 253- Forward to 3.
  • the horizontal transfer unit 253-3 is disposed on the output side of the selection electrode 251-3 in the third column.
  • the horizontal transfer unit 253-3 is driven by the drive pulse H3, and the signal charge by the vertical transfer unit 212-3 or the signal charge of the vertical transfer unit 212-4 by the horizontal transfer unit 253-4 is in the left direction in FIG.
  • the data is transferred in the horizontal direction X2 and supplied to the OG 254 connected to the own stage.
  • the OG 254 is disposed between the signal charge supply unit of the horizontal transfer unit 253-2 and the signal charge supply unit of the horizontal transfer unit 253-3 and the through via (TSV) 241A which is a connection unit, and is controlled to be in a conductive state.
  • TSV through via
  • the selection electrodes 251-1 to 251-4 and the selection electrodes 252-1 to 252-4 can be selected one by one.
  • Various modes are possible such as selecting more selection electrodes at the same time, or not selecting a predetermined selection electrode in a predetermined operation.
  • it is possible to add or thin out the signal charges of the plurality of parallel (charge) transfer units 212-1 to 212-4 in parallel while maintaining progressive reading and without causing a decrease in detection sensitivity.
  • a plurality of columns (four columns in this example) are grouped into one group to form one through via (TSV) 241A. This is advantageous in terms of layout.
  • a through via (TSV) that is a connection unit includes a vertical transfer unit (vertical CCD) and a charge storage unit. Since it is formed at a larger repetition pitch than the portion (storage portion), it is easy to form a through via (TSV) or the like that is a connection portion.
  • FIG. 18 is a diagram illustrating a second configuration example of the relay unit including the relay selection unit on the first board side according to the second embodiment.
  • the relay selection unit 250C in the relay unit 240C in FIG. 18 has the same basic configuration as the relay selection unit 250B in FIG.
  • the relay unit 240C of FIG. 18 has a reset transistor 243 having a reset gate RG243 and a reset drain RD243 for setting the through via (TSV) 241A to an intermediate potential when the signal charge is transferred by the through via (TSV) 241A. Is formed.
  • the same effect as that of the first configuration example described above can be obtained, and the parasitic capacitance of the TSV region (n + region) between the transfer electrodes (transfer gates) is large. Thus, charge transfer is possible via the TSV region.
  • FIG. 19 is a diagram illustrating a third configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • the relay unit 240D of FIG. 19 is different from the relay unit 240B of FIG. 17 in that the through via (TSV) 241D is not located at the center of the arrangement of the vertical transfer units 212-1 to 212-4 in four columns, This is that it is formed in the vicinity of the arrangement position of the vertical transfer unit 212-4 in the fourth column, which is one end side in the direction (right end side in the example of FIG. 19).
  • TSV through via
  • the horizontal transfer unit 253-1 is driven by the drive pulse H1, and transfers the signal charge from the vertical transfer unit 212-1 in the horizontal direction X1, which is the right direction in FIG. Further, the data is transferred to the adjacent horizontal transfer unit 253-2.
  • the horizontal transfer unit 253-2 is driven by the drive pulse H2, and the signal charge by the vertical transfer unit 212-2 or the signal charge of the vertical transfer unit 212-1 by the horizontal transfer unit 253-1 is in the right direction in FIG.
  • the data is transferred in the horizontal direction X1, and further transferred to the adjacent horizontal transfer unit 253-3.
  • the horizontal transfer unit 253-3 is driven by the drive pulse H3, and the signal charge by the vertical transfer unit 212-3 or the signal charge of the vertical transfer units 212-1, 212-2 by the horizontal transfer unit 253-2 is shown in FIG.
  • the data is transferred in the horizontal direction X1, which is the right direction, and further transferred to the adjacent horizontal transfer unit 253-4.
  • the horizontal transfer unit 253-4 is driven by the drive pulse H4, transfers the signal charge from the vertical transfer unit 212-4 in the horizontal direction X1 which is the right direction in FIG. 19, and the signal of the vertical transfer unit 212-4
  • the charges or the signal charges of the vertical transfer units 212-1, 212-2, 212-3 by the horizontal transfer unit 253-3 are supplied to the OG 254 connected to the own stage.
  • the OG 254 is disposed between the signal charge supply unit of the horizontal transfer unit 253-4 and the through via (TSV) 241D which is a connection unit, and is controlled to be in a conductive state, whereby the selection electrodes 251-1 (S1) to 251 are controlled. -4 (S4), the signal charges transferred through the horizontal transfer units 253-1 to 253-4 are transferred to the through via (TSV) 241D.
  • TSV through via
  • FIG. 20 is a diagram illustrating a fourth configuration example of the relay unit including the relay selection unit on the first substrate side according to the second embodiment.
  • the relay selection unit 250E of the relay unit 240E in FIG. 20 is different from the relay selection unit 250B in FIG. 17 in that a potential slope unit (SL) 255 is provided instead of the horizontal transfer unit.
  • a potential slope unit (SL) 255 is provided instead of the horizontal transfer unit.
  • the signal charges of the vertical transfer units 212-1 to 212-4 selected by the selection electrodes 251-1 (S1) to 251-4 (S4) pass through the potential slope unit 255 and further to the OG 254. To the through via (TSV) 241A.
  • the first to fourth configuration examples of the relay unit including the relay selection unit on the first substrate side have been described above. These configurations can basically be employed as a relay selection unit on the second substrate 120 side.
  • the signal charge transfer direction is opposite to that in the case of relating to FIG. 17 to FIG.
  • the signal charge transferred through the through via (TSV) is transferred to a desired position via the OG 254 via the horizontal transfer units 253-1, 253-2, 253-3, 253-4 or the potential slope unit 255. Selected by the selection electrodes 252-1 to 252-4 and transferred to the charge storage units 220-1 to 220-4.
  • FIG. 21 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the third embodiment of the present invention.
  • the solid-state imaging device 100B according to the third embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • a plurality of charge storage units 220-1 to 220-4, 220-5 to 220-8 and output units 230B-1 and 230B- 2 includes an output selection unit 260 that selectively connects the two.
  • the photosensitive unit 210B formed on the first substrate 110B includes a pixel unit 211 and a vertical transfer unit 212 arranged in a matrix of 6 rows and 8 columns.
  • eight rows of charge storage portions 220-1 to 220-8 are formed on the second substrate 120B.
  • the selection electrode 261-1 is provided at the output end portions 222-1 to 222-4 and 222-5 to 222-8 of the charge storage portions 220-1 to 220-4 and 220-5 to 220-8. ⁇ 161-4, 261-5 to 261-8 are arranged (formed).
  • one output section 230B-1 and 230B-2 are formed for the plurality of selection electrodes 261-1 to 261-4 and 261-5 to 261-8, respectively.
  • the signal charges transferred through the vertical transfer units 212-1 to 212-8 on the first substrate 110B side are transferred to the charge storage unit (storage unit) 220- on the second substrate 120B side via the relay unit 240. 1 to 220-4 and 220-5 to 220-8.
  • the multi-signal charges transferred to the charge storage units 220-1 to 220-4, 220-5 to 220-8 are supplied to the corresponding output units 230B-1 and 230B-2 as follows.
  • the signal charge of the charge storage unit 220-1 is selected by the selection electrode 261-1 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-2 is selected by the selection electrode 261-2 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-3 is selected by the selection electrode 261-3 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-4 is selected by the selection electrode 261-4 and supplied to the output unit 230B-1.
  • the signal charge of the charge storage unit 220-5 is selected by the selection electrode 261-5 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-6 is selected by the selection electrode 261-6 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-7 is selected by the selection electrode 261-7 and supplied to the output unit 230B-2.
  • the signal charge of the charge storage unit 220-8 is selected by the selection electrode 261-8 and supplied to the output unit
  • a plurality of columns are grouped as one group (in the example of FIG. 21, four adjacent columns are grouped as one group), and bundled in units of groups, one output unit 230B-1, 230B- Since 2 is formed, the number of output portions can be reduced, which is advantageous in terms of layout. That is, in the third embodiment, it is possible to provide a sensor that performs progressive readout from the pixel unit 211 at a high speed, and the output unit is formed with a larger repetition pitch than the charge storage unit (storage unit). Formation of the part is facilitated.
  • signal charges of a plurality of charge storage units 220-1 to 220-4 and 220-5 to 220-8 arranged in parallel can be added or thinned out.
  • the first to fourth configuration examples of the relay unit including the relay selection unit on the first board side have been described. These configurations can basically be employed as the output selection unit 260 on the second substrate 120B side in the third embodiment. In this case, the portion of the through via (TSV) becomes the input unit of the output units 230B-1 and 230B-2.
  • TSV through via
  • FIG. 22 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • the solid-state imaging device 100C according to the fourth embodiment is different from the above-described solid-state imaging device 100 according to the first embodiment as follows.
  • an analog-digital converter (ADC) 341 belonging to a peripheral circuit that is a signal processing system.
  • a serializer 342, a memory 343, and a timing generator (TG) 344 are formed.
  • the timing generator (TG) 344 includes a CCD pulse driving unit, a level shift, and the like.
  • the chip size of the CCD image sensor and the CMOS image sensor which are the solid-state imaging device 100C according to the fourth embodiment in which the signal processing system is mounted on the second substrate 120C will be considered. .
  • FIG. 23 is a diagram illustrating an example of a laminated structure of a backside illumination type CMOS image sensor as a comparative example.
  • FIG. 23A shows a first structure example of a CMOS image sensor
  • FIG. 23B shows a second structure example in which CMOS image sensors are stacked.
  • FIG. 24 is a diagram for explaining an example of chip reduction by the stacked structure of the CMOS image sensor.
  • FIG. 24A shows a pixel portion and a peripheral circuit in the case where the stacked structure is not used
  • FIG. 24B shows an example where the size is reduced by the stacked structure.
  • FIG. 24A shows a pixel portion and a peripheral circuit in the case where the stacked structure is not used
  • FIG. 24B shows an example where the size is reduced by the stacked structure.
  • FIG. 25 is a diagram showing a simplified cross section of a CMOS image sensor chip having no stacked structure, a CMOS image sensor chip having a stacked structure, and a CCD image sensor chip according to the present embodiment.
  • FIG. 25A shows a CMOS image sensor chip having no laminated structure
  • FIG. 25B shows a CMOS image sensor chip having a laminated structure
  • FIG. 25C shows a CCD image sensor chip according to this embodiment. Yes.
  • the CMOS image sensor 400A includes a support substrate 410, a chip 440 on which a pixel portion 420 and a signal processing circuit 430 are formed.
  • a chip 450 in which a signal processing circuit 430 is formed is used instead of a support substrate, and a pixel portion 420 is overlaid thereon.
  • the signal processing circuit 430 which is a peripheral circuit, selects a row decoder (ROW decode) 431, a column decoder (column decode) 432, or a row (column) selection.
  • the circuit includes a bonding pad 433 and the like.
  • the signal processing circuit 430 which is a peripheral circuit, in the second layer, the peripheral circuit area can be deleted as shown in FIG. 24B.
  • the pixel drive signal signal from the row decoder 431 is transferred to each row. Since a through via (TSV) is routed to (ROW), a TSV region is newly required for each ROW and column.
  • TSV through via
  • the CMOS image sensor chip adopts a laminated structure, depending on the configuration, but as shown in, for example, FIGS. 25A and ⁇ B>, compared to a case where the laminated structure is not adopted.
  • the size can be reduced to about half.
  • FIGS. 25B and 25C even if the CMOS image sensor chip uses the stacked structure as described above, the TSV region is newly required for each ROW and column. Therefore, although it depends on the configuration, for example, it is about 1.5 times larger than the CCD image sensor chip according to the present embodiment.
  • the CCD image sensor according to the present embodiment can be stacked and connected via through vias (TSV) as connection portions, wire bonding is not necessary, so that the compact size at the die size level is achieved.
  • TSV through vias
  • a package is possible, and for example, a compact camera module can be mounted by connecting a BGA or the like. As described above, the miniaturized camera module can be realized by mounting the stacked CCD package.
  • Non-Patent Document 1 a plurality of CMOS image sensors having a global shutter have been proposed, including Non-Patent Document 1, but in any case, a special circuit needs to be added in the pixel array. It has a demerit that causes an increase in noise. Further, in the improvement example in the conventional CMOS, when a structure for signal addition is selected, there are disadvantages that SN deterioration due to an increase in parasitic capacitance and signal simultaneity are impaired. On the other hand, the CCD image sensor according to the present embodiment can be driven at high speed by global reading without forming a special structure in the pixel array, that is, without causing SN degradation. In addition, a die-size package is possible by connecting through vias (TSV) between chips, and by mounting peripheral circuits on the second substrate, the number of drive pins is reduced, resulting in high performance, small size, and low cost. A camera system can be provided.
  • TSV through vias
  • FIG. 26 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the fifth embodiment of the present invention.
  • the solid-state imaging device 100D according to the fifth embodiment is different from the above-described solid-state imaging device 100C according to the fourth embodiment as follows.
  • the solid-state imaging device 100D according to the fifth embodiment includes a signal processing unit 300 including a timing generator 310, an image processing circuit (image processing IC) 320, and a power supply circuit (power supply IC) 330.
  • the substrate 110D and the second substrate 120D are mounted in the same package.
  • This configuration makes it possible to incorporate a small camera system into a single package.
  • FIG. 27 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the sixth embodiment of the present invention.
  • the solid-state imaging device 100E according to the sixth embodiment is different from the above-described solid-state imaging device 100C according to the fourth embodiment as follows.
  • the solid-state imaging device 100E according to the sixth embodiment in the second substrate 120E, in addition to the charge storage unit 220 and the output unit 230, an ADC 341 and a serializer 342 belonging to a peripheral circuit that is a signal processing system are formed. It is mixed.
  • Other configurations are the same as those of the fourth embodiment.
  • transmission lines of a power supply system, a drive and drive pulse system, and an output terminal system transmitted and received between the signal processing unit 300 and the multilayer chip are shown.
  • the drive pulse and power source necessary for driving are, for example, a reference power source VSS (GND), a CCD power source VCCD, an ADC power source VADC, a serial output power source VLVDS, vertical transfer pulses ⁇ V1 and ⁇ V2, a horizontal transfer pulse ⁇ H, and vertical transfer from a pixel.
  • VSS reference power source
  • CCD power source VCCD CCD power source
  • VADC ADC power source
  • VLVDS serial output power source
  • vertical transfer pulses ⁇ V1 and ⁇ V2 vertical transfer pulses ⁇ V1 and ⁇ V2
  • horizontal transfer pulse ⁇ H and vertical transfer from a pixel.
  • These are a readout pulse ⁇ R, serial output reference clock ⁇ LVDS, CCD output sample and hold pulse ⁇ SH, and a serial signal output signal.
  • Each signal transmission line
  • the solid-state imaging device 100E does not perform horizontal transfer. However, when a horizontal transfer unit is used as the relay selection unit 250 or the output selection unit, horizontal transfer is performed locally. A function of generating the transfer pulse ⁇ H as a drive pulse is provided.
  • FIG. 28 is a diagram illustrating an example of drive signal timings of the solid-state imaging device as the stacked CCD image sensor according to the sixth embodiment.
  • 28A shows the charge read pulse ⁇ R
  • FIG. 28B shows the vertical transfer pulse ⁇ V2
  • FIG. 28C shows the vertical transfer pulse ⁇ V1
  • FIG. 28D shows the horizontal transfer pulse ⁇ H
  • FIG. (E) shows the buffer output VOUT.
  • CCD drive pulses ⁇ V1 and ⁇ V2 are input as external signals, and the synchronized image data is converted into serial digital output by the built-in ADC 341 and serializer 342 and output on a separate substrate, for example It is taken into the FPGA 310 and processed as a video signal.
  • the vertical transfer unit (vertical CCD) is adjacent to the pixel unit 211 on the first substrate 110E, and progressive reading is possible. Since the pixel portion is a CCD, a through via (TSV) connected to the second substrate 120E (second layer) is stacked with a second layer mainly serving as a peripheral circuit of a CMOS image sensor connected to each ROW. In comparison with the above, for example, only the upper and lower sides can be arranged on the chip, and the package size can be reduced.
  • FIG. 29 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the seventh embodiment of the present invention.
  • the solid-state imaging device 100F according to the seventh embodiment is different from the above-described solid-state imaging device 100E according to the sixth embodiment as follows.
  • the solid-state imaging device 100F according to the seventh embodiment includes a timing generator (TG) 344 as a drive pulse generator in addition to the ADC 341 and the serializer 342 belonging to the peripheral circuit that is the signal processing system on the second substrate 120F.
  • a DCDC converter (DCDC) 345 as a voltage generation circuit is mounted.
  • a timing generator (TG) 344 and a DCDC converter (DCDC) 345 are mounted, and for example, external drive pulses are ⁇ Vsync (V trigger pulse) and ⁇ Hsync (H trigger pulse). ), ⁇ RST (reset pulse), the power supply is set to VDD, VSS, and pins necessary for connection can be reduced.
  • TG timing generator
  • DCDC DCDC converter
  • the seventh embodiment in addition to the same effects as those of the sixth embodiment described above, the following effects can be obtained. That is, according to the seventh embodiment, since the number of drive pins can be reduced, the peripheral circuit is arranged on the second substrate 120F, and the mounting size, the number of connectable cables, There is an advantage that it can be applied to electronic devices such as surveillance cameras and medical endoscope cameras that are used in applications that have restrictions such as cable length and installation height.
  • FIG. 30 is a diagram for explaining a configuration example of a solid-state imaging apparatus according to the eighth embodiment of the present invention.
  • the solid-state imaging device 100G according to the eighth embodiment is different from the above-described solid-state imaging device 100F according to the seventh embodiment as follows.
  • the solid-state imaging device 100G according to the eighth embodiment includes, in the second substrate 120G, an ADC 341, a serializer 342, a timing generator (TG) 344, and a DCDC converter (DCDC) 345 that belong to peripheral circuits that are signal processing systems.
  • a memory 346 is mounted.
  • the drive pulse and the output signal pulse terminals PIN1 and PIN2 are shared by causing the power supply to function as a switch.
  • FIG. 31 is a diagram illustrating a configuration example for realizing common use of the drive pulse and output signal pulse terminals in the solid-state imaging device 100G according to the eighth embodiment.
  • FIG. 31 a shared circuit 350 for driving pulse and output signal pulse terminals in the second substrate 120G is extracted and shown. Further, the sensor core 270 (Sensor Core) is shown including the output unit 230 of the image sensor unit 200G, a drive system (not shown), and the like.
  • Sensor Core Sensor Core
  • a master clock terminal PMC and input / output terminals PIN1 and PIN2 are formed on the second substrate 120G of FIG.
  • the common circuit 350 in FIG. 31 includes a differential output circuit 351, a register controller 352, and switches SW1 to SW4.
  • the input / output terminals PIN1 and PIN2 are shared by the register control line LRGC and the data output line LDO.
  • the common circuit 350 performs the switching with the switches SW1 to SW4.
  • the input part of the differential output circuit 351 is connected to the output part of the serializer 342, the positive side output part of the differential output circuit 351 is connected to the input / output terminal PIN1 via the switch SW1, and the negative side
  • the output unit is connected to the input / output terminal PIN2 via the switch SW2.
  • the first input / output terminal T1 of the register controller 352 is connected to the input / output terminal PIN1 via the switch SW3, and the second input / output terminal T2 is connected to the input / output terminal PIN2 via the switch SW4.
  • FIG. 32 is a diagram for explaining the operation in the register control mode of the shared circuit according to the eighth embodiment.
  • FIG. 33 is a diagram for explaining the operation in the image data streaming mode of the sharing circuit according to the eighth embodiment.
  • FIG. 34 is a timing chart for explaining operations in the register control mode and the image data streaming mode of the shared circuit according to the eighth embodiment.
  • 34A shows the power supply voltage VDD / VAA
  • FIG. 34B shows the reference clock (master clock) MCLK
  • FIG. 34C shows the signal at the input / output terminal PIN1
  • FIG. 34D shows the input / output.
  • the signals of the terminal PIN2 are shown respectively.
  • the switches SW3 and SW4 are turned on to enter the register control mode.
  • the register is rewritten using the input / output terminals PIN1 and PIN2, and the sensor is set.
  • the register setting for switching the sensor to the image output mode is performed, and as shown in FIG. 33, the switches SW3 and SW4 are turned OFF, the switches SW1 and SW2 are turned ON, and the register control mode is ended.
  • the switches SW1 and SW2 are ON and the switches SW3 and SW4 are OFF, and the multi-bit image data is converted into parallel serial data by a serializer (SERIALIZER). These are driven by the differential output circuit 351 and output from the input / output terminals PIN1 and PIN2.
  • SERIALIZER serializer
  • the system is reset after power-on by power-on reset, enters the register control mode, and performs phase adjustment of internal pulses from the outside until the mode ends.
  • the image data streaming mode is set, and parallel-serial conversion in which multi-bit image data is converted from parallel data to serial data by a serializer (SERIALIZER) 342 is driven by a differential output circuit 351 and input / output terminals ( Control pin) Output from PIN1, PIN2.
  • SERIALIZER serializer
  • parallel output signal pins are integrated, and the number of output pins is one system.
  • the pin drive pulse input pin and the output signal pin can be shared, and the external drive pulse can be used as ⁇ MCLK (reference clock), and the output and control pins (PIN1 and PIN2) can further reduce the number of pins required for driving. Become.
  • the eighth embodiment in addition to the same effects as those of the seventh embodiment described above, the following effects can be obtained. That is, according to the eighth embodiment, since the number of drive pins can be further reduced, the peripheral circuit is arranged on the second substrate 120G, and the mounting size and the number of connectable cables are set according to the camera installation requirements. There is an advantage that it can be applied to electronic devices such as surveillance cameras and medical endoscope cameras, which are used for applications with restrictions such as cable length and installation height.
  • the solid-state imaging devices 100, 100A to 100G described above can be applied as imaging devices to electronic devices such as digital cameras, video cameras, mobile terminals, surveillance cameras, and medical endoscope cameras.
  • FIG. 35 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 500 includes a CCD / CMOS stacked solid-state imaging device 510 according to the present invention to which the solid-state imaging devices 100, 100A to 100G according to the present embodiment can be applied.
  • the electronic device 500 further includes an optical system (lens or the like) 520 that guides incident light (forms a subject image) to the pixel area of the CCD / CMOS stacked solid-state imaging device 510.
  • the electronic device 500 includes a signal processing circuit (PRC) 530 that processes an output signal of the CCD / CMOS stacked solid-state imaging device 510.
  • PRC signal processing circuit
  • the signal processing circuit 530 performs predetermined signal processing on the output signal of the CCD / CMOS stacked solid-state imaging device 510.
  • the image signal processed by the signal processing circuit 530 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • the above-described solid-state imaging devices 100 and 100A to 100G as the CCD / CMOS stacked solid-state imaging device 510, it is possible to provide a camera system with high performance, small size, and low cost.
  • Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.
  • Solid-state imaging device 110, 110A-110F ... 1st board
  • Signal processing unit (signal processing and power supply unit), 310 .. FPGA, TG, 320. Image processing IC), 330... Source circuit (power supply IC), 341 ... ADC, 342 ... serializer, 343 ... memory, 344 ... timing generator (TG), 345 ... DCDC converter (DCDC), 346 ... memory 350 ... Common circuit, 351 ... Differential output circuit, 353 ... Register controller, SW1 to SW4 ... Switch, 500 ... Electronic equipment, 510 ... CCD / CMOS stacked solid Imaging devices, 520... Optical system, 530... Signal processing circuit (PRC).
  • PRC Signal processing circuit

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Abstract

　固体撮像装置１００は、行列状に配置された画素部２１１および画素部の信号電荷を列単位で転送する電荷転送部２１２を含む感光部２１０と、感光部の複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部２２０と、複数の電荷転送部により転送される信号電荷の各電荷蓄積部への転送を中継する中継部２４０と、複数の電荷蓄積部の信号電荷を電気信号として出力する出力部２３０と、感光部２１０が形成された第１の基板１１０と、電荷蓄積部２２０および出力部２３０が形成された第２の基板１２０と、を有し、第１の基板と第２の基板は積層され、中継部２４０は第１の基板の電荷転送部と第２の基板の電荷蓄積部とを感光部の感光領域外で基板を通した接続部により電気的に結合している。

Description

固体撮像装置、固体撮像装置の製造方法、および電子機器
　本発明は、光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
　光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
　ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
　ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
　ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
　これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。
　以下に、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサの基本構成について説明する。
　図１は、インターライン転送（ＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。
　ＩＴ(Interline Transfer)型ＣＣＤイメージセンサ１は、基本的に感光部２、水平転送部（水平ＣＣＤ）３、および出力部４を含んで構成されている。
　感光部２は、行列状に配置され、入射光をその光量に応じた電荷量の信号電荷に変換する複数の画素部２１、および複数の画素部２１の各信号電荷を列単位で垂直転送する遮光された電荷転送部としての垂直転送部（垂直ＣＣＤ）２２を有する。
　水平ＣＣＤ３は、複数の垂直ＣＣＤ２２からシフトされた１ライン分の信号電荷を水平走査期間において順次水平に転送する。
　出力部４は、転送された信号電荷を信号電圧に変換する、電荷検出用浮遊拡散層であるフローティングディフュージョン（ＦＤ：Floating Diffusion）を含み、ＦＤで得られた信号を図示しない信号処理系に出力する。
　このＩＴ型ＣＣＤイメージセンサ１では、垂直ＣＣＤがアナログメモリとして機能し、ラインシフトと水平ＣＣＤ３の水平転送を繰り返して、出力部４から全画素の信号（フレーム信号）を順次出力する。
　このＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出し（プログレッシブスキャン）が可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難な構造となっている。
　図２は、フレームインターライン転送（ＦＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。
　ＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１の感光部２の垂直ＣＣＤ２２の出力段と水平ＣＣＤ３との間に、遮光された電荷蓄積部（ストレージ部）５が配置された構成を有する。
　ＦＩＴ型ＣＣＤイメージセンサ１Ａでは、画素部２１から信号電荷（束）を受け取った感光部２の垂直ＣＣＤ２２から、高速フレーム転送により全信号電荷が完全遮光されたストレージ部５に一斉に転送される。
　このように、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、感光部２において画素部２１から読み出された信号電荷は垂直ＣＣＤ２２によりストレージ部５に一斉に転送されるため、図１のＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能である。
　ただし、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。
　なお、上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
　図３は、ＣＭＯＳイメージセンサの基本構成を示す図である。
　ＣＭＯＳイメージセンサ１Ｂは、基本的に感光部としての画素アレイ部６、ローデコーダ(Row Decoder、または行走査回路)７、カラムデコーダ(Column Decoder、または水平走査回路)８、出力部（出力アンプ）９、およびカラムスイッチＣＳＷを含んで構成されている。
　また、図３において、ＬＳＬは行走査ラインを、ＬＳＧは信号読み出しラインを、ＬＴＲは転送ラインをそれぞれ示している。
　ＣＭＯＳイメージセンサ１Ｂにおいて、画素アレイ部はフォトダイオードを含む複数の画素が行列状に配置されて構成されている。
　ＣＭＯＳイメージセンサ１Ｂでは、画素アレイ部６の各画素ＰＸＬはローデコーダ７から供給される行制御信号（パルス信号）により行ごとに制御される。
　画素ＰＸＬから出力信号ラインＬＳＧに出力された信号は、カラムデコーダ８の列走査に従ってカラムスイッチＣＳＷを介して転送ラインＬＴＲに伝達され、出力部９により外部に出力される。
　このＣＭＯＳイメージセンサ１Ｂにおいては、信号の高速転送が可能であるが、グローバルシャッタ読み出しができない構造となっている。
　このように、ＣＭＯＳイメージセンサは基本的にグローバルシャッタ読み出しができない構造となっているが、積層構造を採用して、グローバルシャッタ読み出しを可能にしたＣＭＯＳイメージセンサが提案されている（たとえば、非特許文献１参照）。
　図４は、積層構造を採用したＣＭＯＳイメージセンサの構成例を示す図である。
　図４のＣＭＯＳイメージセンサ１Ｃは、第１の基板１１と第２の基板１２を、シールド層１３を挟んだ積層構造が採用されている。
　第１の基板１１にはフォトダイオード（光電変換素子）アレイ部６－１および行走査回路７の一部７－１が形成されている。
　そして、第２の基板１２には、ストレージノードアレイ６－２、行走査回路７の残り部分７－２、カラムバッファＣＢＵＦ、水平走査回路（カラムデコーダ）８、出力部９等が形成されている。
　このＣＭＯＳイメージセンサ１Ｃは、一般的なＣＭＯＳイメージセンサの欠点であった、グローバルシャッタ読み出しができない欠点を改善していることに特徴がある。
　以上、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサの基本構成について説明した。
　上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
　しかしながら、ＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出しが可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難であるという不利益がある。
　ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能であるが、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。
　これに対して、図３のＣＭＯＳイメージセンサ１Ｂは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
　図４のＣＭＯＳイメージセンサ１Ｃは、グローバルシャッタ読み出しができない欠点を改善していることに特徴があるが、以下に示すような不利益がある。
　ＣＭＯＳイメージセンサ１Ｃは、非特許文献１に記載されているように、４画素を選択して読み出す構成のため、厳密な意味でのグローバルシャッタが実現できてはいない。
　このように、ＣＭＯＳイメージセンサ１Ｃは、厳密にはグローバルシャッタを実現できず、同時読み出しは実現できないため、動体撮影時の被写体ブレを完全になくすことは困難である。
　また、ＣＭＯＳイメージセンサ１Ｃは、画素を結合することで寄生容量が増大し、検出ゲインの低下を招く。
　これらのことに起因して、ＣＭＯＳイメージセンサ１Ｃは、グローバルシャッタ読み出しと読み出しゲインがトレードオフとなってしまい、多くの画素を連結して読み出すことが困難である。換言すると、ＣＭＯＳイメージセンサ１Ｃは、画素加算に制約がある。
　ＣＭＯＳイメージセンサ１Ｃは、積層構造を形成するためにピクセル・アレイ中にバンプ構造を形成する必要があり、レイアウト上の制約や、暗電流、白キズ等の画素特性の劣化を招くおそれがある。
　また、ＣＭＯＳイメージセンサ１Ｃは、ｋＴＣノイズが増加するという欠点がある。
　本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
　本発明の第１の観点の固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、前記感光部が形成された第１の基板と、前記電荷蓄積部および前記出力部が形成された第２の基板と、を有し、少なくとも前記第１の基板と前記第２の基板は積層され、前記中継部は、前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している。
　本発明の第２の観点の固体撮像装置の製造方法は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を第１の基板に形成する工程と、少なくとも、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部、および前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部を第２の基板に形成する工程と、前記第１の基板と前記第２の基板を積層した状態で、前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程とを有する。
　本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置の感光部に結像する光学系と、前記固体撮像装置の出力信号を処理する信号処理部と、を有し、前記固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、前記感光部が形成された第１の基板と、前記電荷蓄積部および前記出力部が形成された第２の基板と、を有し、少なくとも前記第１の基板と前記第２の基板は積層され、前記中継部は、前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している。
　本発明によれば、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能となる。
　また、本発明によれば、暗電流特性の良いＣＣＤプロセスで画素部の形成が可能となり、また、グローバルシャッタとしての画素微細化が可能となる。
　また、本発明によれば、駆動インタフェースを簡単化でき、また、水平ＣＣＤを省略することもできることから、低消費電力化が可能となる。
　また、本発明によれば、デジタル出力化やオンチップ信号処理化といった多機能化が可能となる。
図１は、ＩＴ型ＣＣＤイメージセンサの基本構成を示す図である。 図２は、ＦＩＴ型ＣＣＤイメージセンサの基本構成を示す図である。 図３は、ＣＭＯＳイメージセンサの基本構成を示す図である。 図４は、積層構造を採用したＣＭＯＳイメージセンサの構成例を示す図である。 図５は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。 図６は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。 図７は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。 図８は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の電荷蓄積部の実際の配置関係を説明するための図である。 図９は、本実施形態に係る出力部の構成例を示す図である。 図１０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な構成例を説明するための簡略断面図である。 図１１は、本実施形態に係る第１の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。 図１２は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア（ＴＳＶ）領域の寄生容量が小さい場合の電荷転送例を示す図である。 図１３は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア（ＴＳＶ）領域の寄生容量が大きい場合の電荷転送例を示す図である。 図１４は、ＴＳＶ領域を中間電位に設定する一構成例を示す図である。 図１６は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部においてＴＳＶ領域を中間電位に設定するリセットトランジスタを設けた構成例を示す簡略断面図である。 図１６は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための図である。 図１７は、第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第１の構成例を示す図である。 図１８は、第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第２の構成例を示す図である。 図１９は、第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第３の構成例を示す図である。 図２０は、第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第４の構成例を示す図である。 図２１は、本発明の第３の実施形態に係る固体撮像装置の構成例を説明するための図である。 図２２は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための図である。 図２３は、比較例としての裏面照射型ＣＭＯＳイメージセンサの積層構造例を示す図である。 図２４は、ＣＭＯＳイメージセンサの積層構造によるチップ縮小化例を説明するための図である。 図２５は、積層構造でないＣＭＯＳイメージセンサチップ、積層構造のＣＭＯＳイメージセンサチップ、および本実施形態に係るＣＣＤイメージセンサチップの簡略断面を示す図である。 図２６は、本発明の第５の実施形態に係る固体撮像装置の構成例を説明するための図である。 図２７は、本発明の第６の実施形態に係る固体撮像装置の構成例を説明するための図である。 図２８は、第６の実施形態に係る積層型ＣＣＤイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。 図２９は、本発明の第７の実施形態に係る固体撮像装置の構成例を説明するための図である。 図３０は、本発明の第８の実施形態に係る固体撮像装置の構成例を説明するための図である。 図３１は、本第８の実施形態に係る固体撮像装置において、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。 図３２は、本第８の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。 図３３は、本第８の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。 図３４は、本第８の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。 図３５は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　以下、本発明の実施形態を図面に関連付けて説明する。
［第１の実施形態］
　図５は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
　図６は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。
　図７は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。
　図８は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の電荷蓄積部の実際の配置関係を説明するための図である。
　本固体撮像装置１００は、たとえばＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサやＦＴ(Frame Transfer)型ＣＣＤイメージセンサに類似のイメージセンサが適用可能である。
　以下の説明では、一例としてＦＩＴ型を例に説明する。
　固体撮像装置１００は、第１の基板１１０、第２の基板１２０、および第３の基板１３０を積層した構造を有する。
　固体撮像装置１００は、たとえば、図６および図７に示すように、第３の基板１３０上に第２の基板１２０が積層され、第２の基板１２０上に第１の基板１１０が積層される。
　なお、積層される基板は、たとえば図６に示すように貼りあわされ、あるいは、図７に示すように圧着やマイクロバンプにより接合される。
　そして、各基板間の電気的な接続は接続部としての貫通ビア(Through Silicon Via：ＴＳＶ)１４０やマイクロバンプ、圧着等の接合部１５０により実現される。
　図６の例では、積層された第１の基板１１０、第２の基板１２０、および第３の基板１３０を貫通する貫通ビア１４０を通して各基板間の電気的な接続が行われ、貫通ビア１４０の第３の基板１３０側の露出部にバンプＢＭＰが接合されている。
　図７の例では、第１の基板１１０に貫通ビア１４０－１が形成され、第２の基板１２０に貫通ビア１４０－２が形成されている。第１の基板１１０の貫通ビア１４０－１と第２の基板１２０の貫通ビア１４０－２が圧着やマイクロバンプにより形成される接合部１５０により接合される。そして、第１の基板１１０の貫通ビア１４０－１の上面側の露出部にボンディングパッド１６０が接合されている。
　なお、本実施形態では、第１の基板１１０および第２の基板１２０には、撮像して得られる信号電荷を蓄積転送および出力機能を備えた撮像素子部２００が形成される。
　本実施形態において、撮像素子部２００として、第１の基板１１０には撮像機能を有する感光部２１０が形成され、第２の基板１２０に電荷蓄積機能を有する電荷蓄積部２２０および出力部２３０形成されている。
　そして、第１の基板１１０と第２の基板１２０間で、感光部２１０の複数の電荷転送部により転送される信号電荷の電荷蓄積部２２０への転送を中継する中継部２４０が、両基板に亘って形成されている。
　固体撮像装置１００は、感光部２１０、電荷蓄積部２２０、出力部２３０等の駆動を制御し、また、出力部２３０から出力される電気信号に対して所定の処理を行う信号処理および電源部（以下、信号処理部という）３００を有している。
　図５の信号処理部３００は、ＦＰＧＡ等により形成されるタイミングジェネレータ３１０、画像処理回路（画像処理ＩＣ）３２０、および電源回路（電源ＩＣ）３３０を含んで構成されている。
　なお、タイミングジェネレータ３１０、画像処理回路（画像処理ＩＣ）３２０、および電源回路（電源ＩＣ）３３０を含んで構成される信号処理部３００は、別基板もしくは第２の基板１２０や第３の基板１３０に形成して積層して実装することも可能である。このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
　第１の基板１１０に形成される感光部２１０は、行列（ｍ行ｎ列）状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む画素部２１１、および複数の画素部２１１の光電変換素子の信号電荷を列（または行）単位で転送する複数の電荷転送部である垂直転送部（垂直ＣＣＤ：ＶＣＣＤ）２１２（－１～－４）を含む。
　感光部２１０において、垂直転送部２１２は図示しない遮光膜により遮光されており、信号処理部３００による２相あるいは４相等の転送パルスによって転送駆動され、画素部２１１による信号電荷を列方向に転送する。
　なお、図５および図８においては、図面の簡単化のため、画素部２１１および垂直転送部２１２が６行４列の行列状（ｍ＝６、ｎ＝４のマトリクス状）に配置されている例が示されている。
　図５および図８においては、４列の垂直転送部２１２－１～２１２－４が配列されている。
　そして、垂直転送部２１２－１～２１２－４は、図５および図８中に示す直交座標系のＹ方向に信号電荷を転送する。
　第２の基板１２０に形成される電荷蓄積部２２０は、感光部２１０の複数の垂直転送部２１２－１～２１２－ｎ（本例ではｎ＝４）により転送され、中継部２４０により中継され信号電荷を蓄積する。
　電荷蓄積部２２０は、第１の基板１１０に形成されたｎ（本例では４）列の垂直転送部２１２－１～２１２－４に対応して（本例では４）列の電荷蓄積部２２０－１～２２０－４が配置されている。
　電荷蓄積部２２０－１～２２０－４は、中継部２４０により中継された信号電荷を、Ｙ方向に転送する。
　このように、中継部２４０により、感光部２１０の複数列の垂直転送部２１２－１～２１２－４により転送される信号電荷の電荷蓄積部２２０への転送が中継されるが、図５は信号電荷が、図中のＹ方向に向かう流れに沿って一方向Ｙ１に、第１の基板１１０の感光部２１０と第２の基板１２０の電荷蓄積部２２０および出力部２３０に転送される例が模式的に示されている。
　ただし、実際には、図８に示すように、信号電荷が第１の基板１１０の感光部２１０の垂直転送部２１２－１～２１２－４で、図中下方に向かうＹ方向Ｙ１に転送された後、中継部２４０で中継された後は、第２の基板１２０の電荷蓄積部２２０－１～２２０－４により、第１の基板１１０とは逆の図中上方に向かうＹ方向Ｙ２に転送される。
　第２の基板１２０において、電荷蓄積部２２０－１～２２０－４の一端部に入力端部２２１－１～２２１－４が形成され、他端部に出力部２３０－１～２３０－４と接続される出力端部２２２－１～２２２－４が形成されている。
　電荷蓄積部２２０－１～２２０－４の入力端部２２１－１～２２１－４が、中継部２４０により垂直転送部２１２－１～２１２－４の感光領域外に位置する各出力端部２１３－１～２１３－４と接続部（２４１－１～２４１－４）で電気的に結合されている。
　第２の基板１２０において、出力部２３０は、複数の電荷蓄積部２２０－１～２２０－４に蓄積した信号電荷を電気信号として信号処理部３００に出力する。
　出力部２３０－１～２３０－４は、その入力部が電荷蓄積部２２０－１～２２０－４の出力端部２２２－１～２２２－４に接続されている。
　図９は、本実施形態に係る出力部の構成例を示す図である。
　図９は、１列の出力部２３０－１の構成例を示しているが、他の列の出力部２３０－２～２３０－４も図９と同様の構成を有する。
　出力部２３０－１は、電荷蓄積部２２０－１の出力端部２２２－１における出力ゲートＯＧ２２２－１に接続されている。
　図９の出力部２３０－１は、フローティングディフュージョン（ＦＤ：浮遊拡散層）２３１、リセットゲート（ＲＧ）２３２、リセットドレイン２３３、および出力アンプ２３４を含んで構成されている。
　出力部２３０－１においては、リセットドレイン２３３にリセットドレイン電圧ＶＲＤが印加され、リセットゲート２３２には信号電荷の検出周期でリセットパルスＰＲＧが印加される。
　そして、フローティングディフュージョン２３１に蓄積された信号電荷は信号電圧に変換され、出力アンプ２３４を介してＣＣＤ出力信号ＳＯＵＴとして信号処理部３００に送出される。
　中継部２４０は、第１の基板１１０に形成された感光部２１０の複数の垂直転送部２１２により転送される信号電荷の第２の基板１２０に形成された各電荷蓄積部２２０－１～２２０－４への転送を中継する。
　中継部２４０は、第１の基板１１０に形成された垂直転送部２１２－１～２１２－４の出力端部２１３－１～２１３－４と第２の基板１２０に形成された電荷蓄積部２２０－１～２２０－４の入力端部２２１－１～２２１－４とを、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部により電気的に結合している。
　中継部２４０は、第１の基板１１０に形成された垂直転送部２１２－１～２１２－４の出力端部２１３－１～２１３－４と第２の基板１２０に形成された電荷蓄積部２２０－１～２２０－４の入力端部２２１－１～２２１－４とを貫通ビア２４１－１～２４１－４により接続している。
［積層された第１の基板および第２の基板、並びに中継部の具体的な構成例］
　ここで、上記に概要を示した第１の基板１１０、第２の基板１２０、および中継部の具体的な構成例について説明する。
　図１０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な構成例を説明するための簡略断面図である。
　図１０は、１列の垂直転送部２１２とそれに対応する電荷蓄積部２２０に相当する部分を示している。
　本実施形態において、第１の基板１１０は第１導電型基板、たとえばｎ型基板１１１により形成され、第２の基板１２０は第２導電型基板、たとえばｐ型基板１２１により形成されている。
　第１の基板１１０において、ｎ型基板（ｎ－ＳＵＢ）１１１にｐウェル（ｐ－ＷＥＬＬ）１１２形成され、ｐウェル１１２の表面部にｎ－層１１３が形成されている。ｎ－層１１３のＹ方向の一端部には中継部としの貫通ビア２４１と接続するためのｎ＋層１１４が形成されている。
　ｎ－層１１３の上部およびｎ＋層１１４の上部にはゲート絶縁膜１１５を介して垂直転送部２１２の転送電極（転送ゲート）１１６が、所定間隔をおいて形成されている。
　ｎ＋層１１４からｐウェル１１２、ｎ型基板１１１を貫通し、後で述べる第２の基板１２０側のｎ＋層に達する貫通孔に貫通ビア（貫通電極）２４１が形成されている（埋め込まれている）。
　なお、貫通ビア２４１が形成されるｐウェル１１２およびｎ型基板１１１の壁部には絶縁膜１１７が形成されている。
　そして、ｐウェル１１２、ｎ－層１１３、ｎ＋層１１４、ゲート絶縁膜１１５、転送電極１１６、および貫通ビア２４１上にはそれらを覆うように絶縁膜１１８が形成されている。
　第２の基板１２０において、ｐ型基板（ｐ－ＳＵＢ）１２１にｎウェル（ｎ－ＷＥＬＬ）１２２形成され、ｎウェル１２２内にｐウェル（ｐ－ＷＥＬＬ）１２３が形成され、ｐウェル１２３の表面部にｎ－層１２４が形成されている。
　ｎ－層１２４のＹ方向の一端部には中継部としの貫通ビア２４１と接続するためのｎ＋層１２５－１が形成されている。ｎ－層１２４のＹ方向の他端部にフローティングディフュージョンＦＤ等となるｎ＋層１２５－２が形成されている。
　ｎ－層１２４の上部およびｎ＋層１２５の上部にはゲート絶縁膜１２６を介して電荷蓄積部２２０の転送電極１２７が、所定間隔をおいて形成されている。
　また、ｎウェル１２２の表面部に周辺回路を形成するためのｐ＋層１２８等が形成されている。
　そして、ｎウェル１２２、ｐウェル１２３、ｎ－層１２４、ｎ＋層１２５、ゲート絶縁膜１２６等の上にはそれらを覆うように絶縁膜１２９が形成されている。
　以上の構成を有する第１の基板１１０と第２の基板１２０は、第１の基板１１０のｎ型基板１１１の底面と第２の基板１２０の絶縁膜１２９の表面（上面）が貼り合わせるようにして積層されている。換言すれば、第２の基板１２０は第１の基板１１０の裏面に重なるように形成されている。
　なお、第１の基板１１０に形成される垂直転送部２１２および第２の基板１２０に形成される電荷蓄積部２２０は、メタル層等の遮光材料からなる遮光膜で遮光されている。
　また、図１０の例では、第１の基板１１０と第２の基板１２０を貫通する貫通ビア２４２が形成されている。
　貫通ビア２４２が形成される第１の基板１１０のｐウェル１１２およびｎ型基板１１１の壁部、並びに第２の基板１２０のｐ型基板１２１には絶縁膜が形成されている。
　本実施形態においては、上述したように、第１の基板１１０はｎ型基板１１１により形成されていることから、画素部２１１が形成される第１の基板１１０においては、縦型オーバーフロードレイン(Vertical Overflow Drain：ＶＯＤ)構造が採用されている。
　図１１は、本実施形態に係る第１の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。
　図１１において、符号２１１１は遮光膜を示し、ＯＶＦＣはオーバーフローチャネルを示している。
　縦型オーバーフロードレインＶＯＤは、次のように実現される。
　画素部２１１のＰＤ（光電変換素子）と垂直転送部（ＶＣＣＤ）２１２をｐウェル１１２中に形成し、ｐウェル１１２を基準電位としてｎ型基板１１１に正電圧を印加することにより逆バイアス状態を保持する。
　この逆バイアスは、ｎ型基板１１１からの電子の拡散に対する電位障壁を形成し、光生成された電子および熱的に発生した電子がＰＤや垂直転送部（ＶＣＣＤ）２１２に侵入するのを完全にブロックする。
　これにより、信号のクロストークは問題にならないレベルに改善し、スミアが飛躍的に減少する。さらに、ｎ型基板１１１からの熱的拡散電流に起因する暗電流雑音成分は完全に抑えられる。
　次に、縦型オーバーフロードレインＶＯＤの過剰電子の排出原理について説明する。
　ｐウェル１１２とｎ型基板１１１間のｐｎ接合空乏層は逆バイアス電圧によって拡大する。
　ＰＤ直下のｐウェル１１２の不純物層が薄くかつ低濃度であれば、接合空乏層がＰＤのｎ層１１９に達する、いわゆるパンチスルー状態が容易に実現する。
　すなわち、ｐウェル１１２が完全空乏化して、その電位が上昇する。このときｎ層が電子の充満状態であれば、電子はｎ型基板１１１に強く引き出される。
　強い光が入射してＰＤ内に過剰電子が発生しても上昇したｐウェル１１２のポテンシャルを越えて、ｎ層１１９からｎ型基板１１１にすべて掃き出されるので、ブルーミングの発生を完全に防止することができる。
［中継部による電荷転送動作］
　次に、上記構成を有する固体撮像装置１０において、中継部２４０による信号電荷の転送動作について考察する。
　本実施形態において、上述したように、中継部２４０は、第１の基板１１０に形成された垂直転送部２１２－１～２１２－４の出力端部２１３－１～２１３－４と第２の基板１２０に形成された電荷蓄積部２２０－１～２２０－４の入力端部２２１－１～２２１－４とを接続部である貫通ビア（ＴＳＶ）２４１－１～２４１－４により接続している。
　図１２は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア（ＴＳＶ）領域の寄生容量が小さい場合の電荷転送例を示す図である。
　図１３は、本実施形態において中継部により信号電荷の転送動作について説明するための図であって、貫通ビア（ＴＳＶ）領域の寄生容量が大きい場合の電荷転送例を示す図である。
　図１４は、ＴＳＶ領域を中間電位に設定する一構成例を示す図である。
　転送電極（転送ゲート）間にＴＳＶ領域があった場合、図１０の構成のように、ｎ＋領域と仮定する。
　ｎ＋領域の寄生容量が小さい場合、次のように信号電荷が転送される。
　変調電位をΔＶ、信号電荷をΔＱ、ｎ＋領域の寄生容量をＣとすると、ΔＶ＝ΔＱＣの関係より、隣接する転送ゲートのポテンシャルとほぼ同相に変調されるため、図１２に示すように、ＴＳＶ領域を介して電荷転送が可能となる。
　転送電極（転送ゲート）間のＴＳＶ領域（ｎ＋領域）の寄生容量が大きい場合、変調に必要な信号電荷量が大きくなるため、変動隣接する転送ゲートのポテンシャルに変調されない。
　このため、図１３および図１４に示すように、転送ゲート間に中間電位ＭＶを、ｎ＋領域に接続された、たとえば中間電位設定用のリセットトランジスタ２４３を介して設定することにより、ＴＳＶ領域を介して電荷転送が可能となる。
　具体的には、図１４に示すように、リセットゲートＲＧ２４３とリセットドレインＲＤ２４３を有するリセットトランジスタ２４３により、信号電荷を転送するときに貫通ビア（ＴＳＶ）領域を中間電位ＭＶに設定する。
　図１５は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部においてＴＳＶ領域を中間電位に設定するリセットトランジスタを設けた構成例を示す簡略断面図である。
　貫通ビア（ＴＳＶ）領域を中間電位に設定するリセットトランジスタは、図１０の構成に加えて、図１５に示すように、ｎ－層１１３の一端部側に形成することも可能である。
　ここで、中間電位とは、ハイレベルＨとなる電位とローレベルＬとなる電位との間の電位をいう。
　転送例としては、図１３に示すように、ＴＳＶノードの両端に出力ゲート（Output Gate(ＯＧ)）および入力ゲート（Input Gate(ＩＧ)）を設け、転送のためにＯＧとＩＧにポテンシャル段差をつけ、ＴＳＶのリセットレベルを、ＩＧのポテンシャルと同等にする。
　以上のように、本第１の実施形態によれば、第１の基板１１０には、行列状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む画素部２１１、および複数の画素部２１１の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部である垂直転送部２１２を含む感光部２１０が形成される。
　第２の基板１２０には、感光部２１０の複数の垂直転送部２１２－１～２１２－ｎ（本例ではｎ＝４）により転送され、中継部２４０により中継され信号電荷を蓄積する電荷蓄積部２２０および垂直転送列ごとに設けられた出力部２３０が形成される。
　そして、中継部２４０により、第１の基板１１０に形成された垂直転送部２１２－１～２１２－４の出力端部２１３－１～２１３－４と第２の基板１２０に形成された電荷蓄積部２２０－１～２２０－４の入力端部２２１－１～２２１－４とを、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部、たとえば貫通ビア２４１により電気的に結合している。
　したがって、本第１の実施形態によれば、以下の効果を得ることができる。
　本第１の実施形態によれば、画素部２１１から垂直転送部（垂直ＣＣＤ）２１２へのプログレッシブ読み出しが可能であり、垂直転送部（垂直ＣＣＤ）２１２へ転送された信号電荷は中継部２４０の接続部を介して２層目の電荷蓄積部（ストレージ部）２２０に転送される。
　電荷蓄積部（ストレージ部）２２０が２層目である第２の基板１２０に形成されているため、小さなチップ面積で、高速読み出しが可能となる。
　また、積層基板の接続部は画素アレイ外に形成されるため、レイアウト上の制約が少なく、白キズ等の画素特性の劣化がないイメージセンサの形成が可能となる。
　換言すると、本第１の実施形態によれば、画素アレイ内に特別な構造を形成すること無く、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能なイメージセンサを実現することが可能となる。
　また、画素アレイの外側に接続部である中継部２４０が形成されていることから、感度低下や暗電流増加の発生が起こらない画素の形成が可能となる。
［第２の実施形態］
　図１６は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第２の実施形態に係る固体撮像装置１００Ａが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
　本第２の実施形態の固体撮像装置１００Ａは、複数の垂直転送部２１２－１～２１２－４と複数の電荷蓄積部２２０－１～２２０－４とを選択的に接続する中継選択部２５０を含んで構成されている。
　本第２の実施形態においては、第１の基板１１０Ａの中継部２４０Ａに複数の選択電極２５１－１，２５１－２，２５１－３，２５１－４が配置され、第２の基板１２０Ａの中継部２４０Ａに複数の選択電極２５２－１，２５２－２，２５２－３，２５２－４が配置されている。
　そして、第１の基板１１０Ａおよび第２の基板１２０Ａにおいて、複数の選択電極２５１－１～２５１－４、２５２－１～２５２－４に対して一つの共通の貫通ビア（ＴＳＶ）２４１Ａが形成されている。
　図１６において、第１の基板１１０Ａ側の貫通ビア２４１Ａには、選択電極２５１－１～２５１－４のいずれかにより選択された垂直転送部２１２－１～２１２－４を転送された信号電荷が供給される。
　第２の基板１２０Ａ側においては、貫通ビア２４１Ａを転送された信号電荷が選択電極２５２－１～２５２－４のいずれかにより選択されて電荷蓄積部（ストレージ部）２２０－１～２２０－４に転送される。
　図１６の構成で基本的な動作としては、次のように動作が行われる。
　第１の基板１１０Ａ側において選択電極２５１－１により選択された垂直転送部２１２－１の信号電荷は貫通ビア２４１Ａを介して第２の基板１２０Ａ側に転送され、選択電極２５２－１により選択されて電荷蓄積部２２０－１に転送される。
　第１の基板１１０Ａ側において選択電極２５１－２により選択された垂直転送部２１２－２の信号電荷は貫通ビア２４１Ａを介して第２の基板１２０Ａ側に転送され、選択電極２５２－２により選択されて電荷蓄積部２２０－２に転送される。
　第１の基板１１０Ａ側において選択電極２５１－３により選択された垂直転送部２１２－３の信号電荷は貫通ビア２４１Ａを介して第２の基板１２０Ａ側に転送され、選択電極２５２－３により選択されて電荷蓄積部２２０－３に転送される。
　第１の基板１１０Ａ側において選択電極２５１－４により選択された垂直転送部２１２－４の信号電荷は貫通ビア２４１Ａを介して第２の基板１２０Ａ側に転送され、選択電極２５２－４により選択されて電荷蓄積部２２０－４に転送される。
　以上は基本的な動作であり、選択電極２５１－１～２５１－４、および選択電極２５２－１～２５２－４は、一つずつ選択されるように構成することも可能であるが、２またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
　このような駆動を行うことにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに水平方向の信号加算や信号間引きを容易に行うことが可能となる。
　すなわち、本第２の実施形態においては、並列する複数の垂直（電荷）転送部２１２－１～２１２－４の信号電荷を加算あるいは間引き可能である。
　また、本第２の実施形態においては、複数の列を一つのグループとして（図１６の例では隣接する４列を一つのグループとしている）、グループ単位で束ねて一つの貫通ビア（ＴＳＶ）２４１Ａを形成することから、貫通ビアの数を削減することができ、レイアウト上でも有利である。
　すなわち、本第２の実施形態においては、画素部２１１からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、接続部である貫通ビア（ＴＳＶ）等は垂直転送部（垂直ＣＣＤ）、電荷蓄積部（ストレージ部）より大きな繰り返しピッチで形成されるため、接続部である貫通ビア（ＴＳＶ）等の形成が容易となる。
［中継選択部２５０の構成例］
　次に、中継選択部２５０の具体的な構成例について説明する。
　図１７は、本第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第１の構成例を示す図である。
　図１７の中継部２４０Ｂにおける中継選択部２５０Ｂは、貫通ビア（ＴＳＶ）２４１Ａが４列の垂直転送部（ＶＣＣＤ）２１２－１～２１２－４のＸ方向（水平方向）の略中央部、すなわち、２列目の垂直転送部２１２－２の配置位置と３列目の垂直転送部２１２－３の配置位置との間の位置に形成されている。
　また、図１７の垂直転送部２１２－１～２１２－４は駆動パルスＶ１～Ｖ４による４相駆動として例示されている。
　図１７の中継選択部２５０Ｂは、選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）、水平転送部（ＨＣＣＤ）２５３－１～２５３－４、およびオープンゲート（ＯＧ）２５４を含んで構成されている。
　選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）は、各垂直転送部（ＶＣＤＤ）２１２－１～２１２－４の出力端部２１３－１～２１３－４に配置されている。
　選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）は、出力ゲート等を構成するトランジスタのゲートとして機能し、選択時に導通状態となるような電位に制御される。
　水平転送部（ＨＣＣＤ）２５３－１～２５３－４は、それぞれ対応する選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）の出力部に位置するように配置され、中央に配置されるＯＧ２５４に向けて転送方向が異なるＨＣＣＤとして構成されている。
　水平転送部２５３－１は、１列目の選択電極２５１－１の出力側に配置されている。水平転送部２５３－１は、駆動パルスＨ１により駆動され、垂直転送部２１２－１による信号電荷を図１７中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５３－２に転送する。
　水平転送部２５３－２は、２列目の選択電極２５１－２の出力側に配置されている。水平転送部２５３－２は、駆動パルスＨ２により駆動され、垂直転送部２１２－２による信号電荷または水平転送部２５３－１による垂直転送部２１２－１の信号電荷を図１７中の右方向である水平方向Ｘ１に向けて転送し、自段に接続されているＯＧ２５４に供給する。
　水平転送部２５３－４は、４列目の選択電極２５１－４の出力側に配置されている。水平転送部２５３－４は、駆動パルスＨ４により駆動され、垂直転送部２１２－４による信号電荷を図１７中の左方向である水平方向Ｘ２に向けて転送し、さらに隣接の水平転送部２５３－３に転送する。
　水平転送部２５３－３は、３列目の選択電極２５１－３の出力側に配置されている。水平転送部２５３－３は、駆動パルスＨ３により駆動され、垂直転送部２１２－３による信号電荷または水平転送部２５３－４による垂直転送部２１２－４の信号電荷を図１７中の左方向である水平方向Ｘ２に向けて転送し、自段に接続されているＯＧ２５４に供給する。
　ＯＧ２５４は、水平転送部２５３－２の信号電荷供給部および水平転送部２５３－３の信号電荷供給部と接続部である貫通ビア（ＴＳＶ）２４１Ａとの間に配置され、導通状態に制御されることにより、選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）で選択され、水平転送部２５３－１～２５３－４を転送された信号電荷を貫通ビア（ＴＳＶ）２４１Ａに転送する。
　この第１の構成例においても、選択電極２５１－１～２５１－４、および選択電極２５２－１～２５２－４は、一つずつ選択されるように構成することも可能であるが、２またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
　これにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに、並列する複数の垂直（電荷）転送部２１２－１～２１２－４の信号電荷を加算あるいは間引き可能である。
　また、第１の構成例によれば、複数の列（本例では４列）を一つのグループとして、グループ単位で束ねて一つの貫通ビア（ＴＳＶ）２４１Ａを形成することから、貫通ビアの数を削減することができ、レイアウト上でも有利である。
　すなわち、第１の構成例によれば、画素部２１１からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、接続部である貫通ビア（ＴＳＶ）等は垂直転送部（垂直ＣＣＤ）、電荷蓄積部（ストレージ部）より大きな繰り返しピッチで形成されるため、接続部である貫通ビア（ＴＳＶ）等の形成が容易となる。
　図１８は、本第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第２の構成例を示す図である。
　図１８の中継部２４０Ｃにおける中継選択部２５０Ｃは、図１７の中継選択部２５０Ｂと基本的な構成を同じである。
　図１８の中継部２４０Ｃは、貫通ビア（ＴＳＶ）２４１Ａにより信号電荷を転送する際に、貫通ビア（ＴＳＶ）２４１Ａを中間電位に設定するための、リセットゲートＲＧ２４３とリセットドレインＲＤ２４３を有するリセットトランジスタ２４３が形成されている。
　第２の構成例によれば、上述した第１の構成例と同様の効果を得られることはもとより、転送電極（転送ゲート）間のＴＳＶ領域（ｎ＋領域）の寄生容量が大きい場合であって、ＴＳＶ領域を介して電荷転送が可能となる。
　図１９は、本第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第３の構成例を示す図である。
　図１９の中継部２４０Ｄが図１７の中継部２４０Ｂと異なる点は、貫通ビア（ＴＳＶ）２４１Ｄの配置位置が４列の垂直転送部２１２－１～２１２－４の配列の中央部ではなく、Ｘ方向の一端側（図１９の例では右端側）である４列目の垂直転送部２１２－４の配置位置近傍に形成されていることにある。
　図１９の中継選択部２５０Ｄにおいて、水平転送部２５３－１は、駆動パルスＨ１により駆動され、垂直転送部２１２－１による信号電荷を図１９中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５３－２に転送する。
　水平転送部２５３－２は、駆動パルスＨ２により駆動され、垂直転送部２１２－２による信号電荷または水平転送部２５３－１による垂直転送部２１２－１の信号電荷を図１９中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５３－３に転送する。
　水平転送部２５３－３は、駆動パルスＨ３により駆動され、垂直転送部２１２－３による信号電荷または水平転送部２５３－２による垂直転送部２１２－１，２１２－２の信号電荷を図１９中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５３－４に転送する。
　水平転送部２５３－４は、駆動パルスＨ４により駆動され、垂直転送部２１２－４による信号電荷を図１９中の右方向である水平方向Ｘ１に向けて転送し、垂直転送部２１２－４の信号電荷または水平転送部２５３－３による垂直転送部２１２－１，２１２－２，２１２－３の信号電荷を、自段に接続されているＯＧ２５４に供給する。
　ＯＧ２５４は、水平転送部２５３－４の信号電荷供給部と接続部である貫通ビア（ＴＳＶ）２４１Ｄと間に配置され、導通状態に制御されることにより、選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）で選択され、水平転送部２５３－１～２５３－４を転送された信号電荷を貫通ビア（ＴＳＶ）２４１Ｄに転送する。
　第３の構成例によれば、上述した第１の構成例と同様の効果を得ることができる。
　図２０は、第２の実施形態に係る第１の基板側の中継選択部を含む中継部の第４の構成例を示す図である。
　図２０の中継部２４０Ｅの中継選択部２５０Ｅが図１７の中継選択部２５０Ｂと異なる点は、水平転送部の代わりに電位スロープ部（ＳＬ）２５５を設けたことにある。
　この中継選択部２５０Ｅでは、選択電極２５１－１（Ｓ１）～２５１－４（Ｓ４）で選択された垂直転送部２１２－１～２１２－４の信号電荷は、電位スロープ部２５５を経て、さらにＯＧ２５４を介して貫通ビア（ＴＳＶ）２４１Ａに転送される。
　第４の構成例によれば、上述した第１の構成例と同様の効果を得ることができる。
　以上、第１の基板側の中継選択部を含む中継部の第１から第４の構成例について説明した。これらの構成は、基本的に、第２の基板１２０側の中継選択部として採用することが可能である。ただし、信号電荷の転送方向が図１７から図２０に関連付けた場合と逆方向となる。
　換言すれば、貫通ビア（ＴＳＶ）を転送された信号電荷は、ＯＧ２５４を介して水平転送部２５３－１、２５３－２，２５３－３，２５３－４あるいは電位スロープ部２５５を介して所望の位置に転送され、選択電極２５２－１～２５２－４で選択されて電荷蓄積部２２０－１～２２０－４に転送される。
［第３の実施形態］
　図２１は、本発明の第３の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第３の実施形態に係る固体撮像装置１００Ｂが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
　本第３の実施形態の固体撮像装置１００Ｂでは、第２の基板１２０Ｂ側において、複数の電荷蓄積部２２０－１～２２０－４，２２０－５～２２０－８と出力部２３０Ｂ－１，２３０Ｂ－２を選択的に接続する出力選択部２６０を含んで構成されている。
　第３の実施形態の固体撮像装置１００Ｂにおいて、第１の基板１１０Ｂに形成された感光部２１０Ｂは６行８列のマトリクス状に画素部２１１および垂直転送部２１２が配置されている。
　これに対応するように、第２の基板１２０Ｂには、８列の電荷蓄積部２２０－１～２２０－８が形成されている。
　第２の基板１２０Ｂにおいて、電荷蓄積部２２０－１～２２０－４，２２０－５～２２０－８の出力端部２２２－１～２２２－４，２２２－５～２２２－８に選択電極２６１－１～１６１－４，２６１－５～２６１－８が配置されている（形成されている）。
　そして、第２の基板１２０Ｂにおいて、複数の選択電極２６１－１～２６１－４、２６１－５～２６１－８に対してそれぞれ一つの出力部２３０Ｂ－１，２３０Ｂ－２が形成されている。
　図２１において、第１の基板１１０Ｂ側の垂直転送部２１２－１～２１２－８を転送された信号電荷は中継部２４０を介して第２の基板１２０Ｂ側の電荷蓄積部（ストレージ部）２２０－１～２２０－４，２２０－５～２２０－８に転送される。
　そして、電荷蓄積部２２０－１～２２０－４，２２０－５～２２０－８に転送され多信号電荷は、次のようにして対応する出力部２３０Ｂ－１，２３０Ｂ－２に供給される。
　電荷蓄積部２２０－１の信号電荷は選択電極２６１－１により選択されて出力部２３０Ｂ－１に供給される。
　電荷蓄積部２２０－２の信号電荷は選択電極２６１－２により選択されて出力部２３０Ｂ－１に供給される。
　電荷蓄積部２２０－３の信号電荷は選択電極２６１－３により選択されて出力部２３０Ｂ－１に供給される。
　電荷蓄積部２２０－４の信号電荷は選択電極２６１－４により選択されて出力部２３０Ｂ－１に供給される。
　電荷蓄積部２２０－５の信号電荷は選択電極２６１－５により選択されて出力部２３０Ｂ－２に供給される。
　電荷蓄積部２２０－６の信号電荷は選択電極２６１－６により選択されて出力部２３０Ｂ－２に供給される。
　電荷蓄積部２２０－７の信号電荷は選択電極２６１－７により選択されて出力部２３０Ｂ－２に供給される。
　電荷蓄積部２２０－８の信号電荷は選択電極２６１－８により選択されて出力部２３０Ｂ－２に供給される。
　本第３の実施形態においては、複数の列を一つのグループとして（図２１の例では隣接する４列を一つのグループとしている）、グループ単位で束ねて一つの出力部２３０Ｂ－１，２３０Ｂ－２を形成することから、出力部の数を削減することができ、レイアウト上でも有利である。
　すなわち、本第３の実施形態においては、画素部２１１からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、出力部は電荷蓄積部（ストレージ部）より大きな繰り返しピッチで形成されるため、出力部の形成が容易となる。
　また、本第３の実施形態においては、並列する複数の電荷蓄積部２２０－１～２２０－４，２２０－５～２２０－８の信号電荷を加算あるいは間引き可能である。
　また、本第３の実施形態においても、前述した第２の実施形態の中継選択部を採用することにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに水平方向の信号加算や信号間引きを容易に行うことが可能となる。
　なお、第２の実施形態において、第１の基板側の中継選択部を含む中継部の第１から第４の構成例について説明した。これらの構成は、基本的に、本第３の実施形態の第２の基板１２０Ｂ側の出力選択部２６０として採用することが可能である。
　この場合、貫通ビア（ＴＳＶ）の部分が出力部２３０Ｂ－１，２３０Ｂ－２の入力部となる。
［第４の実施形態］
　図２２は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第４の実施形態に係る固体撮像装置１００Ｃが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
　本第４の実施形態に係る固体撮像装置１００Ｃは、第２の基板１２０Ｃにおいて、電荷蓄積部２２０、出力部２３０に加えて、信号処理系である周辺回路に属するアナログデジタル変換器（ＡＤＣ）３４１、シリアライザ３４２、メモリ３４３、タイミングジェネレータ（ＴＧ）３４４が形成されている。
　タイミングジェネレータ（ＴＧ）３４４は、ＣＣＤパルス駆動部やレベルシフト等を含んで構成される。
　ここで、ＣＭＯＳイメージセンサを比較例として、信号処理系を第２の基板１２０Ｃに搭載した本第４の実施形態に係る固体撮像装置１００ＣであるＣＣＤイメージセンサとＣＭＯＳイメージセンサのチップサイズについて考察する。
　図２３は、比較例としての裏面照射型ＣＭＯＳイメージセンサの積層構造例を示す図である。図２３（Ａ）はＣＭＯＳイメージセンサの第１の構造例を示し、図２３（Ｂ）はＣＭＯＳイメージセンサの積層化した第２の構造例を示している。
　図２４は、ＣＭＯＳイメージセンサの積層構造によるチップ縮小化例を説明するための図である。図２４（Ａ）は積層構造でない場合の画素部および周辺回路を示し、図２４（Ｂ）は積層構造により縮小化した例を示している。
　図２５は、積層構造でないＣＭＯＳイメージセンサチップ、積層構造のＣＭＯＳイメージセンサチップ、および本実施形態に係るＣＣＤイメージセンサチップの簡略断面を示す図である。
　図２５（Ａ）が積層構造でないＣＭＯＳイメージセンサチップを示し、図２５（Ｂ）が積層構造のＣＭＯＳイメージセンサチップを、図２５（Ｃ）が本実施形態に係るＣＣＤイメージセンサチップをそれぞれ示している。
　一般に、ＣＭＯＳイメージセンサ４００Ａは、図２３（Ａ）に示すように、支持基板４１０と、画素部４２０と信号処理回路４３０を形成したチップ４４０により構成される。
　積層型構造は、図２３（Ｂ）に示すように、信号処理回路４３０を形成したチップ４５０を支持基板の代わりに用いており、それに画素部４２０を重ね合わせている。
　この積層構造を採用することで、小型化を実現できる。
　このようなＣＭＯＳイメージセンサにおいて、周辺回路である信号処理回路４３０は、図２４（Ａ）に示すように、ローデコーダ（ROW decode）４３１、カラムデコーダ（column decode）４３２、もしくは行（列）選択回路、ボンディングパッド（Bonding　pad）４３３等により構成される。
　この周辺回路である信号処理回路４３０を第２層に配置することにより、図２４（Ｂ）に示すように、周辺回路領域を削除できるが、ローデコーダ４３１からの画素駆動信号用信号を各ロー（ＲＯＷ）に貫通ビア（ＴＳＶ）を経由させるため、ＴＳＶ領域が各ＲＯＷおよびカラムに新たに必要になる。
　その結果、ＣＭＯＳイメージセンサチップは、積層構造を採用することにより、構成にもよるが、たとえば図２５（Ａ）および〈Ｂ〉に示すように、積層構造を採用していない場合に比べてチップサイズを半分程度に削減することができる。
　しかし、図２５（Ｂ）および（Ｃ）に示すように、ＣＭＯＳイメージセンサチップは、上述したように積層構造を用いたとしても、ＴＳＶ領域が各ＲＯＷおよびカラムに新たに必要になる等の理由から、構成にもよるが、たとえば本実施形態に係るＣＣＤイメージセンサチップより１．５倍程度大きくなる。
　換言すれば、本実施形態に係るＣＣＤイメージセンサは、接続部としての貫通ビア（ＴＳＶ）を介して、積層接続が可能になることから、ワイヤーボンディングが不要になるため、ダイサイズレベルでの小型パッケージが可能となり、たとえばＢＧＡなどの接続により、コンパクトなカメラモジュール実装が可能となる。
　このように、本積層ＣＣＤパッケージの実装化により、超小型カメラモジュールを実現することができる。
　また、ＣＭＯＳイメージセンサでグローバルシャッタを有する構造については、非特許文献１を始め複数提案されているが、いずれの例でも画素アレイ内に特別な回路を追加する必要があり、感度の低下や、ノイズの増加を招くデメリットを持つ。また、従来のＣＭＯＳでの改善例では信号加算を行う構造を選択すると寄生容量の増加によるＳＮの劣化や、信号の同時性を損ねる欠点があった。
　これに対して、本実施形態に係るＣＣＤイメージセンサは、画素アレイ内に特別な構造を形成することなく、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能となる。
　また、貫通ビア（ＴＳＶ）のチップ間接続によるダイサイズパッケージが可能になり、また第２の基板への周辺回路搭載化により、駆動ピン数を削減することにより、高性能、小型、低コストのカメラシステムを提供することが可能となる。
［第５の実施形態］
　図２６は、本発明の第５の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第５の実施形態に係る固体撮像装置１００Ｄが上述した第４の実施形態の固体撮像装置１００Ｃと異なる点は以下の通りである。
　本第５の実施形態に係る固体撮像装置１００Ｄは、タイミングジェネレータ３１０、画像処理回路（画像処理ＩＣ）３２０、および電源回路（電源ＩＣ）３３０を含んで構成される信号処理部３００が、第１の基板１１０Ｄ、第２の基板１２０Ｄと同一パッケージに実装される。
　このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
［第６の実施形態］
　図２７は、本発明の第６の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第６の実施形態に係る固体撮像装置１００Ｅが上述した第４の実施形態の固体撮像装置１００Ｃと異なる点は以下の通りである。
　本第６の実施形態に係る固体撮像装置１００Ｅは、第２の基板１２０Ｅにおいて、電荷蓄積部２２０、出力部２３０に加えて、信号処理系である周辺回路に属するＡＤＣ３４１、シリアライザ３４２が形成され、混載されている。
　その他の構成は、第４の実施形態と同様である。
　図２７においては、信号処理部３００と積層チップとの間で送受される電源系、駆動および駆動パルス系、出力端子系の伝送ラインを示している。
　駆動に必要な駆動パルスおよび電源はたとえば、基準電源ＶＳＳ（ＧＮＤ）、ＣＣＤ用電源ＶＣＣＤ、ＡＤＣ用電源ＶＡＤＣ、シリアル出力用電源ＶＬＶＤＳ、垂直転送パルスφＶ１およびφＶ２、水平転送パルスφＨ、画素から垂直転送部への読み出しパルスΦＲ、シリアル出力用基準クロックφＬＶＤＳ、ＣＣＤ出力用サンプル＆ホールドパルスφＳＨ、シリアル信号出力信号である。
　これら各信号の伝送ラインには、それぞれのピンにＦＰＧＡなどで構成された信号処理部３００が搭載された外部基板（外部ボード）に接続される。
　なお、本実施形態の固体撮像装置１００Ｅは、水平転送を行われないが、中継選択部２５０や出力選択部に水平転送部を採用した場合には局所的に水平転送が行われることから、水平転送パルスφＨを駆動パルスとして生成する機能を持たせている。
　図２８は、第６の実施形態に係る積層型ＣＣＤイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。
　図２８（Ａ）は電荷読み出しパルスφＲを、図２８（Ｂ）は垂直転送パルスφＶ２を、図２８（Ｃ）は垂直転送パルスφＶ１を、図２８（Ｄ）は水平転送パルスφＨを、図２８（Ｅ）はバッファ出力ＶＯＵＴを、それぞれ示している。
　図２７の固体撮像装置１００Ｅにおいて、ＣＣＤ駆動パルスφＶ１およびφＶ２が外部信号として入力され、同期した画像データは内蔵されたＡＤＣ３４１、シリアライザ３４２により、シリアルデジタル出力に変換され出力され、別基板上のたとえばＦＰＧＡ３１０にとりこまれて、映像信号として処理される。
　本第６の実施形態によれば、上述した第４の実施形態の効果と同様の効果を得ることができる。
　そして、本第６の実施形態の固体撮像装置１００Ｅは、第１の基板１１０Ｅにおいて、画素部２１１には垂直転送部（垂直ＣＣＤ）が隣接しており、プログレッシブ読み出しが可能である。
　画素部はＣＣＤのため、第２の基板１２０Ｅ（第２層）と接続される貫通ビア（ＴＳＶ）はＲＯＷごとに接続されるＣＭＯＳイメージセンサの主に周辺回路とした第２層と積層した場合にくらべて、大幅に削減することができ、たとえばチップに上下のみ配置することができ、パッケージサイズを縮小化することが可能となる。
［第７の実施形態］
　図２９は、本発明の第７の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第７の実施形態に係る固体撮像装置１００Ｆが上述した第６の実施形態の固体撮像装置１００Ｅと異なる点は以下の通りである。
　本第７の実施形態に係る固体撮像装置１００Ｆは、第２の基板１２０Ｆにおいて、信号処理系である周辺回路に属するＡＤＣ３４１およびシリアライザ３４２に加えて、駆動パルス発生器としてのタイミングジェネレータ（ＴＧ）３４４および電圧生成回路としてのＤＣＤＣコンバータ（ＤＣＤＣ）３４５が搭載されている。
　本第７の実施形態に係る固体撮像装置１００Ｆにおいては、タイミングジェネレータ（ＴＧ）３４４およびＤＣＤＣコンバータ（ＤＣＤＣ）３４５を搭載して、たとえば外部駆動パルスをφＶｓｙｎｃ（Ｖトリガーパルス）、ΦＨｓｙｎｃ（Ｈトリガーパルス）、φＲＳＴ（リセットパルス）、電源をＶＤＤ、ＶＳＳとして接続に必要なピンを削減することが可能となる。
　本第７の実施形態によれば、上述した第６の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
　すなわち、本第７の実施形態によれば、駆動ピン数を削減することができるため、周辺回路を第２の基板１２０Ｆに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
［第８の実施形態］
　図３０は、本発明の第８の実施形態に係る固体撮像装置の構成例を説明するための図である。
　本第８の実施形態に係る固体撮像装置１００Ｇが上述した第７の実施形態の固体撮像装置１００Ｆと異なる点は以下の通りである。
　本第８の実施形態に係る固体撮像装置１００Ｇは、第２の基板１２０Ｇにおいて、信号処理系である周辺回路に属するＡＤＣ３４１、シリアライザ３４２、タイミングジェネレータ（ＴＧ）３４４、ＤＣＤＣコンバータ（ＤＣＤＣ）３４５に加えてメモリ３４６が搭載されている。
　そして、本第８の実施形態に係る固体撮像装置１００Ｇは、電源をスイッチで機能させることにより、駆動パルスと出力信号パルス用端子ＰＩＮ１，ＰＩＮ２を共用化している。
［駆動パルスと出力信号パルス用端子の共用化を実現する構成例］
　ここで、本第８の実施形態に係る固体撮像装置１００Ｇにおいて、駆動パルスと出力信号パルス用端子ＰＩＮ１，ＰＩＮ２の共用化を実現する構成例について説明する。
　図３１は、本第８の実施形態に係る固体撮像装置１００Ｇにおいて、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。
　図３１においては、第２の基板１２０Ｇにおける駆動パルスおよび出力信号パルス用端子の共用化回路３５０を抽出して示している。
　また、撮像素子部２００Ｇの出力部２３０や図示しない駆動系等を含んでセンサコア２７０(Sensor Core)として示している。
　図３１の第２の基板１２０Ｇには、マスタクロック用端子ＰＭＣ、入出力端子ＰＩＮ１，ＰＩＮ２が形成されている。
　図３１の共用化回路３５０は、差動出力回路３５１、レジスタコントローラ(Register Controller)３５２、およびスイッチＳＷ１～ＳＷ４を有している。
　この共用化回路３５０は、入出力端子ＰＩＮ１とＰＩＮ２を、レジスタコントロール線ＬＲＧＣとデータ出力線ＬＤＯで共有している。共用化回路３５０は、その切り替えをスイッチＳＷ１～ＳＷ４により行う。
　共用化回路３５０において、差動出力回路３５１の入力部がシリアライザ３４２の出力部に接続され、差動出力回路３５１の正側出力部がスイッチＳＷ１を介して入出力端子ＰＩＮ１に接続され、負側出力部がスイッチＳＷ２を介して入出力端子ＰＩＮ２に接続されている。
　レジスタコントローラ３５２の第１入出力端子Ｔ１がスイッチＳＷ３を介して入出力端子ＰＩＮ１に接続され、第２入出力端子Ｔ２がスイッチＳＷ４を介して入出力端子ＰＩＮ２に接続されている。
　次に、共用化回路の動作例を図３２～図３４に関連付けて説明する。
　図３２は、本第８の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。
　図３３は、本第８の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。
　図３４は、本第８の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。
　図３４（Ａ）は電源電圧ＶＤＤ／ＶＡＡを、図３４（Ｂ）は基準クロック（マスタクロック）ＭＣＬＫを、図３４（Ｃ）は入出力端子ＰＩＮ１の信号を、図３４（Ｄ）は入出力端子ＰＩＮ２の信号を、それぞれ示している。
　電源投入後は、パワーオンリセット（Power On Reset）の後、図３２に示すように、スイッチＳＷ３，ＳＷ４がＯＮになり、レジスタコントロールモード（Register Control Mode）となる。
　この場合、入出力端子ＰＩＮ１，ＰＩＮ２を使いレジスタを書き換え、センサ（Sensor）の設定を行う。その後、センサを画像出力モードに切り替えるレジスタ設定を行い、図３３に示すように、スイッチＳＷ３，ＳＷ４をＯＦＦに、スイッチＳＷ１，ＳＷ２をＯＮにし、レジスタコントロールモードを終了する。
　イメージデータストリーミングモード(Image Data Streaming Mode)では、図３３に示すように、スイッチＳＷ１，ＳＷ２がＯＮで、スイッチＳＷ３，ＳＷ４がＯＦＦであり、複数ビットの画像データをシリアライザ（SERIALIZER）でパラレルシリアル変換したものを差動出力回路３５１で駆動し、入出力端子ＰＩＮ１，ＰＩＮ２から出力する。
　固体撮像装置１００Ｇにおいて、図３４に示すように、パワーオンリセットで電源投入後システムはリセットされ、レジスタコントロールモードとなり、外部よりモード終了まで内部パルスの位相調整などを実施する。
　モード終了コマンド受け取り後、イメージデータストリーミングモードとなり、複数ビットの画像データをシリアライザ（SERIALIZER）３４２でパラレルデータからシリアルデータに変換するパラレルシリアル変換したものを差動出力回路３５１で駆動し入出力端子（制御ピン）ＰＩＮ１，ＰＩＮ２から出力する。
　このように、本第８の実施形態においては、たとえば並列出力信号ピン統合して、出力ピン数を１系統とする。さらに、ピン駆動パルス入力ピンと出力信号用ピンを共用化して、外部駆動パルスをφＭＣＬＫ（基準クロック）、出力および制御用ピン（ＰＩＮ１およびＰＩＮ２）としてさらに駆動に必要なピンを削減することが可能となる。
　本第８の実施形態によれば、上述した第７の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
　すなわち、本第８の実施形態によれば、駆動ピン数をさらに削減することができるため、周辺回路を第２の基板１２０Ｇに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
　以上説明した固体撮像装置１００，１００Ａ～１００Ｇは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
［第９の実施形態］
　図３５は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　本電子機器５００は、図３５に示すように、本実施形態に係る固体撮像装置１００，１００Ａ～１００Ｇが適用可能な本発明に係るＣＣＤ／ＣＭＯＳ積層型固体撮像装置５１０を有する。
　さらに、電子機器５００は、このＣＣＤ／ＣＭＯＳ積層型固体撮像装置５１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）５２０を有する。
　電子機器５００は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置５１０の出力信号を処理する信号処理回路(ＰＲＣ)５３０を有する。
　信号処理回路５３０は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置５１０の出力信号に対して所定の信号処理を施す。
　信号処理回路５３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
　上述したように、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置５１０として、先述した固体撮像装置１００，１００Ａ～１００Ｇを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
　そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
　１００，１００Ａ～１００Ｇ・・・固体撮像装置、１１０，１１０Ａ～１１０Ｆ・・・第１の基板、１２０，１２０Ａ～１２０Ｆ・・・第２の基板、２００・・・撮像素子部、２１０・・・感光部（撮像部）、２１１・・・画素部、２１２－１～２１２－８・・・電荷転送部（垂直転送部、ＶＣＣＤ）、２１３－１～２１３－４・・・出力端部、２２０，２２０－１～２２０－８・・・電荷蓄積部（ストレージ部）、２３０・・・出力部、２４０・・・中継部、２４１，２４１Ａ・・・貫通ビア（ＴＳＶ、接続部）、２５０・・・中継選択部、２６０・・・出力選択部、２７０・・・センサコア、３００・・・信号処理部（信号処理および電源部）、３１０・・ＦＰＧＡ，ＴＧ、３２０・・・画像処理回路（画像処理ＩＣ）、３３０・・・電源回路（電源ＩＣ）、３４１・・・ＡＤＣ、３４２・・・シリアライザ、３４３・・・メモリ、３４４・・・タイミングジェネレータ（ＴＧ）、３４５・・・ＤＣＤＣコンバータ（ＤＣＤＣ）、３４６・・・メモリ、３５０・・・共用化回路、３５１・・・差動出力回路、３５３・・・レジスタコントローラ、ＳＷ１～ＳＷ４・・・スイッチ、５００・・・電子機器、５１０・・・ＣＣＤ／ＣＭＯＳ積層型固体撮像装置、５２０・・・光学系、５３０・・・信号処理回路（ＰＲＣ）。

Claims (15)

  1. 　行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
    　前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、
    　前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、
    　前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、
    　前記感光部が形成された第１の基板と、
    　前記電荷蓄積部および前記出力部が形成された第２の基板と、を有し、
    　少なくとも前記第１の基板と前記第２の基板は積層され、
    　前記中継部は、
    　　前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している
    　固体撮像装置。
  2. 　前記第２の基板において、
    　　前記電荷蓄積部の一端部が入力端部を形成し、他端部が前記出力部と接続される出力端部を形成し、
    　前記中継部は、
    　　前記電荷転送部の前記感光領域外に位置する各出力端部と前記各電荷蓄積部の入力端部とを前記接続部で電気的に結合している
    　請求項１記載の固体撮像装置。
  3. 　前記中継部は、
    　　複数の前記電荷転送部と複数の前記電荷蓄積部とを選択的に接続する中継選択手段を含む
    　請求項１記載の固体撮像装置。
  4. 　前記中継選択手段は、
    　　並列する前記複数の電荷転送部の信号電荷を加算または間引き可能である
    　請求項３記載の固体撮像装置。
  5. 　前記第２の基板は、
    　　複数の前記電荷蓄積部と出力部を選択的に接続する出力選択手段を含む
    　請求項１記載の固体撮像装置。
  6. 　前記出力選択手段は、
    　　並列する前記複数の電荷蓄積部の信号電荷を加算または間引き可能である
    　請求項５記載の固体撮像装置。
  7. 　前記中継部は、
    　　前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で貫通ビアにより接続している
    　請求項１記載の固体撮像装置。
  8. 　前記貫通ビアを通して前記電荷転送部から前記電荷蓄積部に転送する際に、当該貫通ビアが中間電位に設定される
    　請求項７記載の固体撮像装置。
  9. 　前記第１の基板は第１導電型基板により形成され、
    　前記第２の基板は第２導電型基板により形成されている
    　請求項１記載の固体撮像装置。
  10. 　前記第１の基板は、
    　　ｎ型基板またはｎ－ウェルにより形成されており、縦型オーバーフロードレイン構造を有する
    　請求項１記載の固体撮像装置。
  11. 　前記第２の基板には、
    　　少なくとも、前記出力部の出力信号を処理するアナログデジタル変換器（ＡＤＣ）および複数ビットの画像データをパラレルデータからシリアルデータに変換するシリアライザが形成されている
    　請求項１記載の固体撮像装置。
  12. 　前記第２の基板には、
    　　電圧発生回路および駆動パルス発生器が形成されている
    　請求項１１記載の固体撮像装置。
  13. 　前記第２の基板には、
    　　駆動パルスと出力信号パルス用端子を共用化する手段が形成されている
    　請求項１１記載の固体撮像装置。
  14. 　行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を第１の基板に形成する工程と、
    　少なくとも、前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部、および前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部を第２の基板に形成する工程と、
    　前記第１の基板と前記第２の基板を積層した状態で、前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程と
    　を有する固体撮像装置の製造方法。
  15. 　固体撮像装置と、
    　前記固体撮像装置の感光部に結像する光学系と、
    　前記固体撮像装置の出力信号を処理する信号処理部と、を有し、
    　前記固体撮像装置は、
    　　行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
    　　前記感光部の前記複数の電荷転送部により転送される信号電荷を蓄積する複数の電荷蓄積部と、
    　　前記感光部の前記複数の電荷転送部により転送される信号電荷の前記各電荷蓄積部への転送を中継する中継部と、
    　　前記複数の電荷蓄積部に蓄積した信号電荷を電気信号として出力する出力部と、
    　　前記感光部が形成された第１の基板と、
    　　前記電荷蓄積部および前記出力部が形成された第２の基板と、を有し、
    　　少なくとも前記第１の基板と前記第２の基板は積層され、
    　　前記中継部は、
    　　　前記第１の基板に形成された電荷転送部と前記第２の基板に形成された前記電荷蓄積部とを、前記感光部の感光領域外で基板を通した接続部により電気的に結合している
    　電子機器。
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