JP2020181932A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

Abstract

【課題】裏面照射型において、ピニング電圧を得るために高電圧が不要となり、また転送時にポテンシャルバリアが形成されてしまうことを防止することが可能で、低電圧動作、高電荷収集および高電荷転送を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供する【解決手段】画素２００Ａは、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部（フォトダイオードＰＤ）２１０２と、光電変換部の第１導電型（たとえばｎ型）半導体層の側部に形成された第２導電型（ｐ型）分離層ＳＰＬと、を有しており、光電変換部ＰＤ１は、第１導電型半導体層を形成する不純物領域が、第１基板面（裏面）側から第２基板面（前面）側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。【選択図】図７

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。

ＣＭＯＳイメージセンサの各画素は、たとえば１個のフォトダイオードに対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子（増幅素子）としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタの４素子を能動素子として含んで構成される（たとえば特許文献１参照）。
また、各画素には、フォトダイオードの蓄積期間にフォトダイオードから溢れるオーバーフロー電荷を排出するためのオーバーフローゲート（オーバーフロートランジスタ）が設けられてもよい。

転送トランジスタは、フォトダイオードと出力ノードとしての浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)との間に接続されている。
転送トランジスタは、フォトダイオードの電荷蓄積期間には非導通状態に保持され、フォトダイオードの蓄積電荷をフローディングディフュージョンに転送する転送期間に、ゲートに制御信号が印加されて導通状態に保持され、フォトダイオードで光電変換された電荷をフローティングディフュージョンＦＤに転送する。

リセットトランジスタは、電源ラインとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタは、そのゲートにリセット用制御信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインの電位にリセットする。

フローティングディフュージョンＦＤには、ソースフォロワトランジスタのゲートが接続されている。ソースフォロワトランジスタは、選択トランジスタを介して垂直信号線に接続され、画素部外の負荷回路の定電流源とソースフォロアを構成している。
そして、制御信号（アドレス信号またはセレクト信号)が選択トランジスタのゲートに与えられ、選択トランジスタがオンする。
選択トランジスタがオンすると、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線に出力する。垂直信号線を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部に出力される。

また、各画素において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）が広く用いられている。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
なお、フォトダイオード（ＰＤ）の感度は、たとえば露光時間を変えたりすることで変更できる。

埋め込み型フォトダイオード（ＰＰＤ）は、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面、すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域を形成して構成される。

また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ−デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献２，３参照）。

この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。

しかしながら、この種のＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。

これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献４，５参照）。

特開２００５−２２３６８１号公報 特開２００５−２７８１３５号公報 特開２００５−２９５３４６号公報 ＵＳ ７１６４１１４ Ｂ２ ＦＩＧ、４ ＵＳ ２０１０／０１８１４６４ Ａ１

K. Miyauchi, et al., "Pixel Structure with 10 nsec Fully Charge Transfer Time for the 20M Frame Per Second Burst CMOS Image Sensor", SPIE(2014).

ところで、
一般に、CMOSイメージセンサでは、フォトダイオードのn領域（n層）を完全空乏化している必要がある。一般に、ｐ＋ｎ接合モデルにおいて、以下のモデルが成り立つ。

このモデルにより、以下のことが導出できる。
完全空乏化に必要な空乏化電圧Ｖａｐｐに着目した場合において、空乏化電圧Ｖａｐｐは低い方が、センサ系全体の電源電圧を低くでき、低消費電力に繋がるなどのメリットがある。上記の式から、空乏化電圧Ｖａｐｐを低くする条件は、図１（Ａ）および（Ｂ）のモデルＭ１、または、図１（Ａ）および（Ｃ）のモデルＭ２の２つの形態が考えられる。

Ｍ１：空乏層幅Ｗｄが短くなるようにフォトダイオードＰＤを形成する。
Ｍ２：ｎ層濃度Ｎｄを下げてフォトダイオードＰＤを形成する。

しかし、モデルＭ１の場合、画素ピッチが大きくなるにつれて、開口感度を維持しつつ空乏層幅Ｗｄを小さくするのは困難となる。
また、モデルＭ２においても、やみくもにｎ層濃度Ｎｄを下げることはフォトダイオードＰＤ内の電位勾配を形成できず電荷収集率を低下させる等のデメリットがある。
したがって、画素ピッチが比較的大きい（４μｍ以上など）場合に、低空乏化電圧Ｖａｐｐを実現するための適切なＰＤ構造を見出す必要がある。

図２（Ａ）〜（Ｄ）は、フォトダイオードＰＤの全面にｎ層を形成したモデルについて説明するための図である。

まず、フォトダイオードＰＤ全面にn層を形成したモデルについて考察する。
この場合、裏面側から表面側の電荷蓄積領域ＣＩＲ（Charge Integration Region）に向かって電位勾配が形成されているため電荷収集効率は高いが、n層の濃度が広範囲にわたって高濃度であるため、ピニング電圧Ｖｐｉｎを得るために高電圧（４V程度）が必要となる。また転送時には、図２（Ｄ）に示すように、ポテンシャルバリアが形成されてしまう。

図３（Ａ）〜（Ｄ）は、フォトダイオードＰＤのn層の領域を維持したまま、裏面側から表面側にn層の濃度勾配を形成したモデルについて説明するための図である。

次に、ｎ層の領域を維持したまま、裏面側から表面側にn層の濃度勾配を形成したモデルについて考察する。
この場合、裏面側から表面側の電荷蓄積領域ＣＩＲに向かって電位勾配が形成され、低電圧(２V程度)でピニングＶｐｉｎを得ることが可能だが、図２の例と同様に、転送時にポテンシャルバリアが形成されてしまう。

非特許文献１には、前面で電荷転送ゲート（ＴＧ）に対して２Ｄの電位勾配を持っており、そのため、電荷蓄積および転送遅延性能に対する電荷収集の特性評価は非常に優れているＣＭＯＳセンサが開示されている。
しかし、このＣＭＯＳセンサは裏面照射型（ＢＳＩ）ではなく前面照射型（ＦＳＩ）のセンサである。

また、特許文献２，３に記載の固体撮像装置では、グローバルシャッタ機能を実現することは困難で、また、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。

また、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。

また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがあり、主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。

また、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置することから、有効画素領域を最大限に拡大することは困難で、コストあたりの価値を最大限に高めることが困難である。

本発明は、ピニング電圧を得るために高電圧が不要となり、また転送時にポテンシャルバリアが形成されてしまうことを防止することが可能で、低電圧動作、高電荷収集および高電荷転送を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
また、本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。

本発明の第１の観点の固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
を有し、前記光電変換部は、前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。

本発明の第２の観点は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成するステップと、を含む固体撮像装置の製造方法であって、前記光電変換部を形成するステップでは、前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成する。

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、を有し、前記光電変換部は、前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。

本発明によれば、ピニング電圧を得るために高電圧が不要となり、また転送時にポテンシャルバリアが形成されてしまうことを防止することが可能で、低電圧動作、高電荷収集および高電荷転送を実現することが可能となる。
また、本発明によれば、ＡＤ変換の比較処理中に、不規則な強い光が光電変換素子に入射したとしてもＦＤレベルが変動することを防止し、正常なＡＤ変換処理を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。

ｐ＋ｎ接合モデルにおいて、空乏層幅が短くなるようにフォトダイオードを形成するモデルとｎ層濃度を下げてフォトダイオードを形成するモデルの課題を説明するための図である。 フォトダイオードの全面にｎ層を形成したモデルについて説明するための図である。 フォトダイオードのｎ」層の領域を維持したまま、裏面側から表面側にn層の濃度勾配を形成したモデルについて説明するための図である。 本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第１の実施形態に係るデジタル画素の主要部である光電変換部および電荷転送ゲート部を含む光電変換電荷蓄積転送系の構成例を示す簡略断面図および光電変換電荷蓄積転送系の構成例のみを概略的に示す斜視図である。 本発明の第１の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の簡略上面図である。 本第１の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成フォトダイオードと、３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードを示す簡略斜視図である。 一つの電荷転送ゲート部としての転送トランジスタを配置した本第１の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードを示す簡略斜視図である。 図７および図８に示すフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。 第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域のみ３次元的に不純物領域を狭め、残りの第１導電型半導体層については３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードの簡略断面図、そのフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。 低電圧動作と大きな全井戸容量を実現する技術を説明するための図である。 本実施形態に係る比較器の第１の比較処理を説明するための図である。 本実施形態に係る比較器の第１の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。 本実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。 本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。 本発明の第１の実施形態に係るメモリ部および出力回路の構成例を示す図である。 本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本発明の第２の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第２の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第２の実施形態に係るデジタル画素の主要部である光電変換部および電荷転送ゲート部を含む光電変換電荷蓄積転送系の構成例を示す簡略断面図および光電変換電荷蓄積転送系の構成例のみを概略的に示す斜視図である。 本発明の第２の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の簡略上面図である。 本第２の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードと、３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードを示す簡略斜視図である。また、二つの電荷転送ゲート部としての転送トランジスタを配置した本第２の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードを示す簡略斜視図である。 図２６および図２７に示すフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。 本第２の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１の実施形態）
図４は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。

本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、並びに信号保持部を構成するＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。

本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、画素は、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部（フォトダイオードＰＤ）と、光電変換部の第１導電型（本実施形態ではたとえばｎ型）半導体層の側部に形成された第２導電型（本実施形態ではｐ型）分離層と、を有しており、光電変換部は、第１導電型半導体層を形成する不純物領域が、第１基板面（裏面）側から第２基板面（前面）側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。

換言すれば、光電変換部は、第１基板面側から第２基板面側に向かって不純物濃度が濃くなるように不純物勾配が付加されている。
そして、光電変換部は、第１基板面側から第２基板面側に向かって第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および第３の第１導電型半導体領域により形成された電荷蓄積領域が配置されている。
本第１の実施形態においては、電荷蓄積領域の第１の不純物濃度は電位勾配領域の第２の不純物濃度より高く、電位勾配領域の第２の不純物濃度は光電変換領域の第３の不純物濃度より高く、電荷蓄積領域の第１の３次元的大きさは電位勾配領域の第２の３次元的大きさより小さく、電位勾配領域の第２の３次元的大きさは光電変換領域の第３の３次元的大きさより小さい。
そして、本第１の実施形態においては、一端部が、光電変換部の第１基板面側の電荷蓄積領域の端部と基板面に直交する方向（基板の法線方向）に重なるように形成され、電荷蓄積領域に蓄積された電荷を転送可能な一つの電荷転送ゲート部（転送トランジスタ）を有する。

また、本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。

以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。

（画素部２０およびデジタル画素２００の構成）
図５は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図６は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。

画素部２０は、図５に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図５においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。

本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図５ではＰＤと表記）２１０、ＡＤ変換部（図５ではＡＤＣと表記）２２０、およびメモリ部（図５ではＭＥＭと表記）２３０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図６に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０およびメモリ部２３０が形成されている。
本第１の実施形態においては、信号保持部２４０が、ＡＤ変換部２２０およびメモリ部２３０を含んで構成されている。

デジタル画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換部または光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換部であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、電荷転送ゲート部を形成する転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒ、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１、および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、およびカレントトランジスタＩＣ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。

そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１−Ｔｒ、カレントトランジスタＩＣ１−Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。

本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２２０の入力部に接続されている。
光電変換読み出し部２１０は、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。

より具体的には、光電変換読み出し部２１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。

さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。

フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。

各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

光電変換読み出し部２１０の電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。

リセットトランジスタＲＳＴ１−Ｔｒは、電源電圧（電源電位という場合もある）ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。

ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１−Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１−Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒにより駆動される。

図７は、本発明の第１の実施形態に係るデジタル画素の主要部である光電変換部および電荷転送ゲート部を含む光電変換電荷蓄積転送系の構成例を示す簡略断面図および光電変換電荷蓄積転送系の構成例のみを概略的に示す斜視図である。
図７（Ａ）が本第１の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の構成例を示す簡略断面図の構成例を示す簡略断面図であり、図７（Ｂ）が光電変換電荷蓄積転送系の構成例を示す簡略断面図の構成例のみを概略的に示す斜視図である。
図８は、本発明の第１の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の簡略上面図である。

各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図７（Ａ）の本実施形態に係るデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成する光電変換部としてのフォトダイオードＰＤ１、電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒ、フローティングディフュージョンＦＤ１、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズＭＣＬを含んで構成されている。

なお、図７のデジタル画素は裏面照射型を示しており、本発明は、裏面照射型に適用して効果が大きい。

（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板の第２導電型（本実施形態ではｐ型）層（ｐ‐‐層）２１０１に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０２を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には、図中の右側には、ｐ‐‐層２１０１を介して、左側にはｐ‐‐層を介することなく第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。

このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

図７のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０２の第２基板面１１０２側にｐ＋層２１０３が形成されている。
なお、ｐ‐‐層２１０１の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズＭＣＬが形成されている。

（フォトダイオードＰＤ１の第１導電型半導体層２１０２の構造）
光電変換部としてのフォトダイオードＰＤ１は、第１導電型（ｎ型）半導体層２１０２を形成する不純物領域が、第１基板面（裏面）１１０１側から第２基板面（前面）１１０２側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。
換言すれば、フォトダイオードＰＤ１の第１導電型（ｎ型）半導体層２１０２は、第１基板面１１０１側から第２基板面１１０２側に向かって不純物濃度が濃くなるように不純物勾配が付加されている。
そして、第１導電型（ｎ型）半導体層２１０２は、第１基板面１１０１側から第２基板面１１０２側に向かって第１の第１導電型半導体ｎ‐‐領域により形成された光電変換領域２１０２１、第２の第１導電型半導体ｎ‐領域により形成された電位勾配領域２１０２２、および第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域２１０２３が配置されている。

本第１の実施形態においては、電荷蓄積領域２１０２３の第１の不純物濃度（ｎ）は電位勾配領域２１０２２の第２の不純物濃度（ｎ‐）より高く、電位勾配領域２１０２２の第２の不純物濃度（ｎ‐）は光電変換領域２１０２１の第３の不純物濃度（ｎ‐‐）より高い。
本第１の実施形態においては、電荷蓄積領域２１０２３の第１の３次元的大きさＶＯＬ１は電位勾配領域２１０２２の第２の３次元的大きさＶＯＬ２より小さく、電位勾配領域２１０２２の第２の３次元的大きさＶＯＬ２は光電変換領域２１０２１の第３の３次元的大きさＶＯＬ３より小さい。すなわち、３つの半導体領域の３次元的大きさはＶＯＬ３＞ＶＯＬ２＞ＶＯＬ１なる関係をもって形成されている。

本第１の実施形態においては、第２の第１導電型半導体ｎ‐領域により形成された電位勾配領域２１０２２は、第１の第１導電型半導体ｎ‐‐領域により形成された光電変換領域上に中央部ＣＴＲからずらして形成され、第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域２１０２３は、第２の第１導電型半導体ｎ‐領域により形成された電位勾配領域２１０２２上に中央部からずらして形成されている

そして、本第１の実施形態においては、一端部が、第１基板面１１０１側の電荷蓄積領域２１０２３の端部と基板面に直交するＺ方向（基板の法線方向）に重なるように形成され、電荷蓄積領域２１０２３に蓄積された電荷を転送可能な一つの電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒを有する。

電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは、電荷蓄積領域２１０２３に蓄積された電荷が転送されるフローティングディフュージョンＦＤ１を形成する第２の第１導電型半導体層（ｎ＋層）２１０４と、第１の第１導電型半導体層を形成する積層された第１の第１導電型半導体領域により形成された光電変換領域２１０２１、第２の第１導電型半導体領域により形成された電位勾配領域２１０２２、および第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の一方の端部と第２導電型分離層ＳＰＬおよび第２の第１導電型半導体層２１０４との間に形成された第２の第２導電型半導体層２１０１と、第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の一端部、第２の第２導電型半導体層２１０４、および第２の第１導電型半導体層２１０１上に絶縁膜を介して形成されたゲート電極２１０５と、を含んで形成されている。
そして、本第１の実施形態においては、第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の他端側で、第２の第１導電型半導体領域により形成された電位勾配領域２１０２２および第１の第１導電型半導体領域により形成された光電変換領域２１０２１上には、第３の第２導電型半導体層（ｐ‐層）２１０６が形成されている。

また、図中、右側の分離層ＳＰＬは、第１基板面１１０１側のｐ層２１０７と第２基板面１１０２側のｐ‐層２１０８の２段で構成されている。
左側の分離層ＳＰＬは、第１基板面１１０１側のｐ層２１０９と第２基板面１１０２側の第３の第２導電型半導体層（ｐ‐層）２１０６の２段で構成されている

転送トランジスタＴＧ１−Ｔｒ下にはフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にいたるオーバーフローパスＯＶＰが形成される。

このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
比較器２２１の第１の比較処理ＣＭＰＲ１ではオーバーフロー電荷が使用される。

以上のように、本第１の実施形態において、光電変換部としてのフォトダイオードＰＤ１を、基板１１０の裏面１１０１側から表面１１０２側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成について、比較例と比較しつつ考察する。

図９（Ａ）および（Ｂ）は、本第１の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードと、３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードを示す簡略斜視図である。
図１０は、一つの電荷転送ゲート部としての転送トランジスタを配置した本第１の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードを示す簡略斜視図である。
図１１（Ａ）および（Ｂ）は、図７および図８に示すフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。

図９（Ｂ）に示すように、比較例の構造では、ｎ領域が広く高濃度である。
一方、図９（Ａ）に示されるように、本第１の実施形態に係るフォトダイオードＰＤ１の構造は、電荷蓄積ｎ領域２１０２３、電位勾配ｎ - 領域２１０２２および光電変換ｎ - ‐領域２１０２１を有する。
比較例のｎ層に相当する部分は狭く濃度が低い。そして、濃度が裏面１１０１側に向かって減少している間に、ｎ‐層およびｎ‐‐層の領域が段階的に広がる。
したがって、ピニング電圧Ｖｐｉｎが低いために低電圧動作が可能である。また、裏面に電位勾配があるため、電荷収集率が高くなる さらに、転送トランジスタＴＧ１−Ｔｒを電荷蓄積領域に近づけると、ラグ（Lag）が良く改善される。

また、図１０に示すように、一つの電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の隣に配置される。画素サイズが大きい場合、これらの構造はパフォーマンスを遅らせるのに効果的である。

以上のように、フォトダイオードＰＤ１の第１導電型半導体層２１０２を、３次元的にn領域を狭めていき、かつ濃度勾配を形成することで、図１１に示すように、転送時位にポテンシャルバリアが形成されることもなく、ピニング電圧Ｖｐｉｎを表面付近に、かつ低電圧となるように作りこんでいる。
そして、本第１の実施形態の場合、電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の一端部（片側）にのみ配置することから、その反対側にｐ層(図ではｐ-層)を形成することで、n領域をさらに空乏化しやすくすることも可能である。

次に、第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域のみ３次元的に不純物領域を狭め、残りの第１導電型半導体層については３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードについて考察する。
図１２は、第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域のみ３次元的に不純物領域を狭め、残りの第１導電型半導体層については３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードの簡略断面図、そのフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。

フォトダイオードのｎ領域（ｎ層）が狭中濃度の場合、ピニング電圧Ｖｐｉｎは小さい。したがって、低電圧動作が可能である。また、ｎ領域が狭いため、転送トランジスタＴＧ１−ＴｒがONしても遅れがない。ただし、裏面側に電位勾配がないため、電荷収集率は低くなる。

図１３は、低電圧動作と大きな全井戸容量を実現する技術を説明するための図である。
この技術は低電圧動作と大きな全井戸容量を実現する優れた技術がある。
図１３（Ａ）に示すように、Ｘ方向の空乏層幅Ｗｄが長く、バイアス電圧が高い。図１（Ｂ）に示すように、たとえばｐ - 層ＬＡＹｐ‐を形成することによって、バイアス電圧が低くても完全な空乏化を実現することができる。
これとは対照的に、比較例では、バイアス電圧がどのレベル（低、中、または高）であっても、部分空乏化しか実現できない。完全な枯渇は困難である。
しかし、この構造では、画素サイズがさらに大きくなるにつれて実効Ｗｄが大きくなり続けるため、低電圧動作には限界がある。
このように、大きな全ウェル容量を必要としない場合、ｐ ＋ ｎ接合による暗電流を抑制することができるため、大きな画素ピッチで低い空乏化電圧Ｖａｐｐで動作させるためには、ドナー濃度Ｎｄを下げることが有効である。

以上のように、本第１の実施形態において、光電変換部としてのフォトダイオードＰＤ１を、基板１１０の裏面１１０１側から表面１１０２側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を有することから、低電圧動作、高電荷収集、高電荷転送を実現することができる。
さらに、副次的効果として、上記構造のＰＤ形状にすることで、ＰＤのｐｎの高濃度接合領域が減少するため、暗電流の抑制も期待できる。

デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能する。

ＡＤ変換部２２０は、図６に示すように、比較器（ＣＯＭＰ）２２１、カウンタ（ＣＮＴ）２２２、入力側結合キャパシタＣ２２１、出力側の負荷キャパシタＣ２２２、およびリセットスイッチＳＷ−ＲＳＴを含んで構成されている。

比較器２２１は、第１の入力端子としての反転入力端子（−）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う．

比較器２２１は、第１の入力端子としての反転入力端子（−）に結合キャパシタＣ２２１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。

また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（−）との間にリセットスイッチＳＷ−ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間に負荷キャパシタＣ２２２が接続されている。

基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、比較器２２１と同様に列毎に配置されたカウンタ２２２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタ２２２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ２２２に入力し、そのときのカウンタ２２２の値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。

（比較器２２１のおける第１の比較処理および第２の比較処理）
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。

第１の比較処理ＣＭＰＲ１において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。
なお、この第１の比較処理ＣＭＰＲ１の動作を、タイムスタンプＡＤＣモードの動作ともいう。

第２の比較処理ＣＭＰＲ２において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＳＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作を、リニアＡＤＣモードの動作ともいう。

なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１−Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。

ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。
図１４は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図１４において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。

フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。

第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図１４に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２２１の出力がフリップ（反転）する時間が速い。
最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３にフリップ（反転）する。

このように、比較器２２１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対応する第１の比較結果信号ＳＣＭＰ１を出力する。

より具体的には、比較器２２１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。

上述したように、タイムスタンプＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図１４に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。

（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e〜ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。

このタイムスタンプＡＤＣ動作モードでは、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。

図１５は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。

参照電圧ＶＲＥＦは、図１５中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図１５中に（２）で示す固定電圧ＤＣであってもよく、また、図１５中に（３）で示すログ（ｌｏｇ）や図１５中に（４）で示す指数関数的な値をとる電圧信号あってもよい。

図１６は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。
図１６において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。

図１６は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。
図１６においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。

以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うタイムスタンプＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２２１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモードの動作に移行する。

図１７は、本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
図１７において、ＡがタイムスタンプＡＤＣモード動作による信号を示し、ＢがリニアＡＤＣモード動作による信号を示している。

タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。

図１８は、本発明の第１の実施形態に係るメモリ部および出力回路の構成例を示す図である。

比較器２２１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２は、関連付けられてメモリ２３１，２３２にデジタルデータとして記憶される。
メモリ部２３０はＳＲＡＭやＤＲＡＭにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファ４１により読み出すことができる。

図１９は、本発明の第１の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。
図１９において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。

上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中に動作する。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１（図１８）を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。

また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積帰還ＰＩ）が終了した後、転送トランジスタＴＧ１−Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。

垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。

出力回路４０は、たとえば図１８に示すように、画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファ４１を含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。

タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。

本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。

（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。

図２０（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。
図２１は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。

本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。

第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１−Ｔｒ，リセットトランジスタＲＳＴ１−Ｔｒ，ソースフォロワトランジスタＳＦ１−Ｔｒ，カレントトランジスタＩＣ１−Ｔｒが形成されている

このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。

第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０がマトリクス状に形成されている。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。

このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、たとえば図６に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、結合キャパシタＣ２２１によりＡＣ結合されている。

（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。

図２２は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図２３（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。

まず、読み出し動作を開始するに当たって、図２２および図２３（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。

そして、図２２および図２３（Ｂ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が開始される。
オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。

タイムスタンプ（ＴＳ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１に対応して、蓄積期間ＰＩにフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。

次に、図２２および図２３（Ｃ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が終了し、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。
リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１−Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３２に格納される。
そして、リセットトランジスタＲＳＴ１−Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。

次に、図２２および図２３（Ｄ）に示すように、蓄積期間ＰＩが終了し、転送期間ＰＴに移行する。
転送期間ＰＴにおいては、転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。

リニア（Ｌｉｎ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２に対応して、蓄積期間ＰＩ終了後に、フォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３２に格納される。

メモリ部２３０に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。

以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係るフォトダイオード構造は、電荷蓄積ｎ領域２１０２３、電位勾配ｎ - 領域２１０２２および光電変換ｎ‐‐領域２１０２１を有する。
そして、濃度が裏面１１０１側に向かって減少している間に、ｎ‐層およびｎ‐‐層の領域が広がる。
したがって、ピニング電圧Ｖｐｉｎが低いために低電圧動作が可能である。また、裏面に電位勾配があるため、電荷収集が高くなる さらに、転送トランジスタＴＧ１−Ｔｒを電荷蓄積領域に近づけると、ラグ（Lag）が良く改善される。
また、一つの電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の隣に配置される。画素サイズが大きい場合、これらの構造はパフォーマンスを遅らせるのに効果的である。

以上のように、フォトダイオードＰＤ１の第１導電型半導体層２１０２を、３次元的にn領域を狭めていき、かつ濃度勾配を形成することで、転送時位にポテンシャルバリアが形成されることもなく、ピニング電圧Ｖｐｉｎを表面付近に、かつ低電圧となるように作りこんでいる。
そして、本第１の実施形態の場合、電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の一端部（片側）にのみ配置することから、その反対側にｐ層(図ではｐ-層)を形成することで、n領域をさらに空乏化しやすくすることも可能である。
したがって、本第１の実施形態によれば、ピニング電圧を得るために高電圧が不要となり、また転送時にポテンシャルバリアが形成されてしまうことを防止することが可能で、低電圧動作、高電荷収集および高電荷転送を実現することが可能おなる。

また、本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。
そして、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。

したがって、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本第１の実施形態によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。

また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。

また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。

（第２の実施形態）
図２４は、本発明の第２の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本第２の実施形態において、固体撮像装置１０Ａは、たとえば通常の画素（デジタル画素でない画素）を含むＣＭＯＳイメージセンサにより構成される。

本第２の実施形態に係る固体撮像装置１０Ａが上述した第１の実施形態に係る固体撮像装置１０と異なる点は次の通りである。
本第２の実施形態に係る固体撮像装置１０Ａでは、画素部の光電変換読み出し部において一つのフォトダイオードＰＤ１を二つの第１の電荷転送読み出し系２１１Ａおよび第２の電荷転送読み出し系２１２Ａで共有する構成が採用されている。
それに伴い、光電変換部であるフォトダイオードＰＤ１は、第３の第１導電型半導体層（ｎ層）により形成された電荷蓄積領域２１０２３に蓄積された電荷を出力ノードであるフローティングディフュージョンＦＤ１１，ＦＤ２１に転送可能な第１の電荷転送ゲート部としての第１の転送トランジスタＴＧ１１−Ｔｒ、および第２の電荷転送ゲート部としての第２の転送トランジスＴＧ２１−Ｔｒを有する。
また、フォトダイオードＰＤ１の第１の第１導電型半導体層を形成する積層された第１の第１導電型半導体領域により形成された光電変換領域２１０２１、第２の第１導電型半導体領域により形成された電位勾配領域２１０２２、および第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の一方の端部のみならず、他方の端部と第２導電型分離層ＳＰＬおよび第２の第１導電型半導体層２１０４との間に第２の第２導電型半導体層２１０１とたとえば同層のｐ‐‐層が形成されている。
また、第２の第１導電型半導体領域により形成された電位勾配領域は、第１の第１導電型半導体領域により形成された光電変換領域上に中央部よりに形成され、第３の第１導電型半導体領域により形成された電荷蓄積領域は、第２の第１導電型半導体領域により形成された電位勾配領域上に中央部よりに形成されている。

この固体撮像装置１０Ａは、図２４に示すように、撮像部としての画素部２０Ａ、垂直走査回路（行走査回路）３０Ａ、読み出し回路（カラム読み出し回路）７０、水平走査回路（列走査回路）８０、およびタイミング制御回路９０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０Ａ、読み出し回路７０、水平走査回路８０、およびタイミング制御回路９０により画素信号の読み出し部１００が構成される。

本第２の実施形態において、固体撮像装置１０Ａは、画素部２０Ａにおいて、画素として光電変換読み出し部および信号保持部を含み、グローバルシャッタの動作機能を持ち、かつ実質的に広ダイナミックレンジ化、高フレームレート化を実現することを可能とする、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。

本第２の実施形態の固体撮像装置１０Ａにおいて、信号保持部は、蓄積期間後の転送期間に出力ノードであるフローティングディフュージョンＦＤに転送された光電変換部としてのフォトダイオードＰＤの蓄積電荷に応じた電圧信号に対する信号、並びに、任意の期間に、少なくとも光電変換部としてのフォトダイオードＰＤから出力ノードであるフローティングディフュージョンＦＤに溢れ出たオーバーフロー電荷に応じた電圧信号に対する信号を保持可能である。
本第２の実施形態に係る固体撮像装置１０Ａにおいて、後で詳述するように、画素信号ストレージとしての信号保持部に、電圧モードで、画素信号を全画素で同時にサンプリングし、第１から第４の信号保持キャパシタに保持された読み出し信号に対応する変換信号を所定の信号線に読み出すとともに、読み出しリセット信号に対応する変換信号を所定の信号線に読み出し、カラム読み出し回路７０に供給する。

以下、固体撮像装置１０Ａの各部の構成および機能の概要、特に、画素部２０Ａの構成および機能、それらに関連した読み出し処理等について詳述する。

（画素並びに画素部２０Ａの構成）
図２５は、本発明の第２の実施形態に係る固体撮像装置１０Ａの画素の一例を示す回路図である。

画素部２０Ａに配置される画素２００Ａは、光電変換読み出し部２１０Ａおよび信号保持部２４０Ａを含んで構成されている。
本第２の実施形態の画素部２０Ａは、後で詳述するように、第１の基板１１０Ａと第２の基板１２０Ａの積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図２５に示すように、第１の基板１１０Ａに光電変換読み出し部２１０Ａが形成され、第２の基板１２０Ａに信号保持部２４０Ａが形成されている。

画素２００Ａの光電変換読み出し部２１０Ａは、フォトダイオード（光電変換部）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０Ａは、たとえば光電変換部である一つのフォトダイオードＰＤ１Ａを有する。
本第２の実施形態の光電変換読み出し部２１０Ａは、一つのフォトダイオードＰＤ１Ａを二つの第１の電荷転送読み出し系２１２Ａおよび第２の電荷転送読み出し系２１３Ａで共有する構成が採用されている。

第１の電荷転送読み出し系２１２Ａは、フォトダイオードＰＤ１Ａに対して、転送素子としての第１の転送トランジスタＴＧ１１−Ｔｒ、リセット素子としての第１のリセットトランジスタＲＳＴ１１−Ｔｒ、ソースフォロワ素子としての第１のソースフォロワトランジスタＳＦ１１−Ｔｒ、選択素子としての選択トランジスタＳＥＬ１１−Ｔｒ、電流源素子としての第１のカレントトランジスタＩＣ１１−Ｔｒ、電流源素子のイネーブル、ディセーブルを制御する第１のイネーブルトランジスタＥＮ１１−Ｔｒ、グローバルリセット素子としての第１のグローバルリセットトランジスタＧＲＴＳ１１−Ｔｒ、第１の出力ノードＮＤ１１Ａとしての第１のフローティングディフュージョンＦＤ１１、および第１の読み出しノードＮＤ１２をそれぞれ一つずつ有する。

そして、本第２の実施形態においては、第１のソースフォロワトランジスタＳＦ１１−Ｔｒ、第１の選択トランジスタＳＥＬ１１−Ｔｒ、第１のカレントトランジスタＩＣ１１−Ｔｒ、第１のイネーブルトランジスタＥＮ１１−Ｔｒおよび第１の読み出しノードＮＤ１２を含んで第１の出力バッファ部２１４Ａが構成されている。

第２の電荷転送読み出し系２１３Ａは、フォトダイオードＰＤ１に対して、転送素子としての第２の転送トランジスタＴＧ２１−Ｔｒ、リセット素子としての第２２のリセットトランジスタＲＳＴ２１−Ｔｒ、ソースフォロワ素子としての第２のソースフォロワトランジスタＳＦ２１−Ｔｒ、選択素子としての選択トランジスタＳＥＬ２１−Ｔｒ、電流源素子としての第２のカレントトランジスタＩＣ２１−Ｔｒ、電流源素子のイネーブル、ディセーブルを制御する第２のイネーブルトランジスタＥＮ２１−Ｔｒ、グローバルリセット素子としての第２のグローバルリセットトランジスタＧＲＴＳ２１−Ｔｒ、第２の出力ノードＮＤ２１としての第２のフローティングディフュージョンＦＤ２１、および第２の読み出しノードＮＤ２２をそれぞれ一つずつ有する。

そして、本第２の実施形態においては、第２のソースフォロワトランジスタＳＦ２１−Ｔｒ、第２の選択トランジスタＳＥＬ２１−Ｔｒ、第２のカレントトランジスタＩＣ２１１−Ｔｒ、第２のイネーブルトランジスタＥＮ２１−Ｔｒおよび第２の読み出しノードＮＤ２２を含んで第２の出力バッファ部２１５Ａが構成されている。

本第２の実施形態に係る光電変換読み出し部２１０Ａは、第１の出力バッファ部２１４Ａの第１の読み出しノードＮＤ１２、並びに、第２の出力バッファ部２１５Ａの第２の読み出しノードＮＤ２２がそれぞれ信号保持部２４０Ａの入力部である第１の入力ノードＮＤＩ１、第２の入力ノードＮＤＩ２に接続されている。
光電変換読み出し部２１０Ａは、出力ノードとしてのフローティングディフュージョンＦＤ１１、ＦＤ２１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬを信号保持部２４０Ａに出力する。

より具体的には、光電変換読み出し部２１０Ａは、蓄積期間ＰＩに光電変換部であるフォトダイオードＰＤ１Ａから出力ノードとしてのフローティングディフュージョンＦＤ１１、ＦＤ２１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。

さらに、光電変換読み出し部２１０Ａは、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１１、ＦＤ２１に転送されたフォトダイオードＰＤ１Ａの蓄積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０Ａは、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）を信号保持部２４０Ａに出力する。

フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。

各画素２００Ａにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

光電変換読み出し部２１０Ａの第１の電荷転送読み出し系２１２Ａは次のように構成されている。
第１の転送トランジスタＴＧ１１−Ｔｒは、フォトダイオードＰＤ１と第１のフローティングディフュージョンＦＤ１１との間に接続され、制御線を通じてゲートに印加される制御信号ＴＧ１１により制御される。
第１の転送トランジスタＴＧ１１−Ｔｒは、制御信号ＴＧ１１がハイ（Ｈ）レベルの第１の転送期間ＰＴ１に選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）を第１のフローティングディフュージョンＦＤ１１に転送する。
なお、フォトダイオードＰＤ１および第１のフローティングディフュージョンＦＤ１１が所定のリセット電位にリセットされた後、第１の転送トランジスタＴＧ１１−Ｔｒは、制御信号ＴＧ１１がロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が第１の転送トランジスタＴＧ１１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷として第１のフローティングディフュージョンＦＤ１１に溢れ出す。

第１のリセットトランジスタＲＳＴ１１−Ｔｒは、電源電圧ＶＤＤの電源線Ｖｄｄと第１のフローティングディフュージョンＦＤ１１との間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴ１１により制御される。
第１のリセットトランジスタＲＳＴ１１−Ｔｒは、制御信号ＲＳＴ１１がＨレベルのリセット期間に選択されて導通状態となり、第１のフローティングディフュージョンＦＤ１１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。

第１のソースフォロワトランジスタＳＦ１１−Ｔｒと第１の選択トランジスタＳＥＬ１１−Ｔｒは、第１の読み出しノードＮＤ１２と電源線Ｖｄｄとの間に直列に接続されている。
第１のソースフォロワトランジスタＳＦ１１−Ｔｒのゲートが第１のフローティングディフュージョンＦＤ１１に接続され、第１の選択トランジスタＳＥＬ１１−Ｔｒは制御信号ＳＥＬを通じて制御される。
第１の読み出しノードＮＤ１２と基準電位ＶＳＳ（たとえばＧＮＤ）との間に第１のカレントトランジスタＩＣ１１−Ｔｒと第１のイネーブルトランジスタＥＮ１１−Ｔｒが直列に接続されている。第１のカレントトランジスタＩＣ１１−Ｔｒのゲートは制御信号ＧＶＢＮＰＩＸの供給ラインに接続され、第１のイネーブル信号ＥＮ１１−Ｔｒのゲートは制御信号ＧＶＢＰＩＸ ＥＮの供給ラインに接続されている。
第１の読み出しノードＮＤ１２と電源線Ｖｄｄとの間に第１のグローバルリセットトランジスタＧＲＳＴ１１−Ｔｒが接続されている。第１のグローバルリセットトランジスタＧＲＳＴ１１−Ｔｒのゲートは制御信号ＧＲＳＴの供給ラインに接続されている。
そして、第１の読み出しノードＮＤ１２と信号保持部２４０Ａの入力部の第１の入力ノードＮＤＩ１間の信号線ＬＳＧＮ１１は、電流源素子としての第１のカレントトランジスタＩＣ１１−Ｔｒにより駆動される。

光電変換読み出し部２１０Ａの第２の電荷転送読み出し系２１３Ａは次のように構成されている。
第２の転送トランジスタＴＧ２１−Ｔｒは、フォトダイオードＰＤ１Ａと第２のフローティングディフュージョンＦＤ２１との間に接続され、制御線を通じてゲートに印加される制御信号ＴＧ２１により制御される。
第２の転送トランジスタＴＧ２１−Ｔｒは、制御信号ＴＧ２１がハイ（Ｈ）レベルの第２の転送期間ＰＴ２に選択されて導通状態となり、フォトダイオードＰＤ１Ａで光電変換され蓄積された電荷（電子）を第２のフローティングディフュージョンＦＤ２１に転送する。
なお、フォトダイオードＰＤ１Ａおよび第２のフローティングディフュージョンＦＤ２１が所定のリセット電位にリセットされた後、第２の転送トランジスタＴＧ２１−Ｔｒは、制御信号ＴＧ２１がロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１Ａは蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が第２の転送トランジスタＴＧ２１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷として第２のフローティングディフュージョンＦＤ２１に溢れ出す。

第２のリセットトランジスタＲＳＴ２１−Ｔｒは、電源電圧ＶＤＤの電源線Ｖｄｄと第２のフローティングディフュージョンＦＤ２１との間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴ２１により制御される。
第２のリセットトランジスタＲＳＴ２１−Ｔｒは、制御信号ＲＳＴ２１がＨレベルのリセット期間に選択されて導通状態となり、第２のフローティングディフュージョンＦＤ２１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。

第２のソースフォロワトランジスタＳＦ２１−Ｔｒと第２の選択トランジスタＳＥＬ２１−Ｔｒは、第２の読み出しノードＮＤ２２と電源線Ｖｄｄとの間に直列に接続されている。
第２のソースフォロワトランジスタＳＦ２１−Ｔｒのゲートが第２のフローティングディフュージョンＦＤ２１に接続され、第２の選択トランジスタＳＥＬ２１−Ｔｒは制御信号ＳＥＬを通じて制御される。
第２の読み出しノードＮＤ２２と基準電位ＶＳＳ（たとえばＧＮＤ）との間に第２のカレントトランジスタＩＣ２１−Ｔｒと第２のイネーブルトランジスタＥＮ２１−Ｔｒが直列に接続されている。第２のカレントトランジスタＩＣ２１−Ｔｒのゲートは制御信号ＧＶＢＮＰＩＸの供給ラインに接続され、第２のイネーブル信号ＥＮ２１−Ｔｒのゲートは制御信号ＧＶＢＰＩＸ ＥＮの供給ラインに接続されている。
第２の読み出しノードＮＤ２２と電源線Ｖｄｄとの間に第２のグローバルリセットトランジスタＧＲＳＴ２１−Ｔｒが接続されている。第２のグローバルリセットトランジスタＧＲＳＴ２１−Ｔｒのゲートは制御信号ＧＲＳＴの供給ラインに接続されている。
そして、第２の読み出しノードＮＤ２２と信号保持部２４０ＡのだＤ入力部の第２の入力ノードＮＤＩ２間の信号線ＬＳＧＮ２１は、電流源素子としての第２のカレントトランジスタＩＣ２１−Ｔｒにより駆動される。

図２６は、本発明の第２の実施形態に係るデジタル画素の主要部である光電変換部および電荷転送ゲート部を含む光電変換電荷蓄積転送系の構成例を示す簡略断面図および光電変換電荷蓄積転送系の構成例のみを概略的に示す斜視図である。
図２６（Ａ）が本第２の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の構成例を示す簡略断面図の構成例を示す簡略断面図であり、図２６（Ｂ）が光電変換電荷蓄積転送系の構成例を示す簡略断面図の構成例のみを概略的に示す斜視図である。
図２７は、本発明の第２の実施形態に係るデジタル画素の主要部である光電変換電荷蓄積転送系の簡略上面図である。

本第２の実施形態に係る固体撮像装置１０ＡのフォトダイオードＰＤ１Ａが上述した第１の実施形態に係る固体撮像装置１０のフォトダイオードＰＤ１と異なる点は次の通りである。
本第２の実施形態に係る固体撮像装置１０Ａでは、画素部２０Ａの光電変換読み出し部２１０Ａにおいて一つのフォトダイオードＰＤ１Ａを二つの第１の電荷転送読み出し系２１２Ａおよび第２の電荷転送読み出し系２１３Ａで共有する構成が採用されている。
それに伴い、光電変換部であるフォトダイオードＰＤ１Ａは、第３の第１導電型半導体層（ｎ層）により形成された電荷蓄積領域２１０２３に蓄積された電荷を、第１の出力ノードである第１のフローティングディフュージョンＦＤ１１に転送可能な第１の電荷転送ゲート部としての第１の転送トランジスタＴＧ１１−Ｔｒ、および第２の出力ノードである第２のフローティングディフュージョンＦＤ２１に転送可能な第２の転送トランジスタＴＧ２１−Ｔｒを有する。

第１の電荷転送ゲート部としての第１の転送トランジスタＴＧ１１−ＴＲは、フォトダイオードＰＤ１Ａの電荷蓄積領域２１０２３に蓄積された電荷がこの電荷蓄積領域２１０２３の一端側から転送される第１のフローティングディフュージョンＦＤ１１を形成する第２の第１導電型半導体層２１０４と、第１の第１導電型半導体層２１０２を形成する積層された第１の第１導電型半導体領域により形成された光電変換領域２１０２１、第２の第１導電型半導体領域により形成された電位勾配領域、および第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の一方の端部と第２導電型分離層ＳＰＬおよび第２の第１導電型半導体層２１０４との間に形成された第４の第２導電型半導体層２１０１と、記第３の第１導電型半導体領域により形成された電荷蓄積領域の一端部、第４の第２導電型半導体層２１０１および第２の第１導電型半導体層上に絶縁膜を介して形成された第１のゲート電極２１０２５と、を含む。
第２の電荷転送ゲート部としての第２の転送トランジスタＴＧ２１−Ｔｒは、フォトダイオードＰＤ１Ａの電荷蓄積領域２１０２３に蓄積された電荷がこの電荷蓄積領域２１０２３の他端側から転送される第２のフローティングディフュージョンＦＤ２１を形成する第３の第１導電型半導体層２１１０と、第１の第１導電型半導体層２１０２を形成する積層された第１の第１導電型半導体領域により形成された光電変換領域２１０２１、第２の第１導電型半導体領域により形成された電位勾配領域２１０２２、および第３の第１導電型半導体領域により形成された電荷蓄積領域２１０２３の他方の端部と第２導電型分離層および第２の第１導電型半導体層との間に形成された第５の第２導電型半導体層２１１１と、第３の第１導電型半導体領域の他端部、第５の第２導電型半導体層、および第３の第１導電型半導体層上に絶縁膜を介して形成された第２のゲート電極２１１２と、を含む。

本第２の実施形態においては、第４の第２導電型半導体層と第５の第２導電型半導体層は同層である。
すなわち、フォトダイオードＰＤ１Ａの第１の第１導電型半導体層を形成する積層された第１の第１導電型半導体領域２１０２１、第２の第１導電型半導体領域である電位勾配領域２１０２２、および第３の第１導電型半導体領域である電荷蓄積領域２１０２３の一方の端部のみならず、他方の端部と第２導電型分離層ＳＰＬおよび第２の第１導電型半導体層２１０４との間に第２の第２導電型半導体層２１０１とたとえば同層のｐ‐‐層が形成されている。

また、第２の第１導電型半導体（ｎ‐）領域により形成された電位勾配領域２１０２２は、第１の第１導電型半導体（ｎ‐‐）領域により形成された光電変換領域２１０２１上に中央部よりに形成され、第３の第１導電型半導体（ｎ）領域により形成された電荷蓄積領域２１０２３は、第２の第１導電型半導体領域（ｎ‐）により形成された電位勾配領域２１０２２上に中央部よりに形成されている。

なお、図２６の画素も裏面照射型を示しており、本発明は、裏面照射型に適用して効果が大きい。

（フォトダイオードＰＤ１Ａの第１導電型半導体層２１０２の構造）
第２の実施形態におけるフォトダイオードＰＤ１Ａの第１導電型半導体層２１０２の構造は第１の実施形態と同様である。
すなわち、光電変換部としてのフォトダイオードＰＤ１Ａは、第１導電型（ｎ型）半導体層２１０２を形成する不純物領域が、第１基板面（裏面）１１０１側から第２基板面（前面）１１０２側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている。
換言すれば、フォトダイオードＰＤ１Ａの第１導電型（ｎ型）半導体層２１０２は、第１基板面１１０１側から第２基板面１１０２側に向かって不純物濃度が濃くなるように不純物勾配が付加されている。
そして、第１導電型（ｎ型）半導体層２１０２は、第１基板面１１０１側から第２基板面１１０２側に向かって第１の第１導電型半導体ｎ‐‐領域により形成された光電変換領域２１０２１、第２の第１導電型半導体‐領域により形成された電位勾配領域２１０２２、および第３の第１導電型半導体ｎ領域により形成された電荷蓄積領域２１０２３が配置されている。

本第２の実施形態においては、電荷蓄積領域２１０２３の第１の不純物濃度（ｎ）は電位勾配領域２１０２２の第２の不純物濃度（ｎ‐）より高く、電位勾配領域２１０２２の第２の不純物濃度（ｎ‐）は光電変換領域２１０２１の第３の不純物濃度（ｎ‐‐）より高い。
本第２の実施形態においては、電荷蓄積領域２１０２３の第１の３次元的大きさＶＯＬ１は電位勾配領域２１０２２の第２の３次元的大きさＶＯＬ２より小さく、電位勾配領域２１０２２の第２の３次元的大きさＶＯＬ２は光電変換領域２１０２３の第３の３次元的大きさＶＯＬ３より小さい。

以上のように、本第２の実施形態において、光電変換部としてのフォトダイオードＰＤ１Ａを、基板１１０の裏面１１０１側から表面１１０２側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成について、比較例と比較しつつ考察する。

図２８（Ａ）および（Ｂ）は、本第２の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードと、３次元的に不純物領域および不純物濃度勾配を持たない比較例のフォトダイオードを示す簡略斜視図である。
また図２８は、二つの電荷転送ゲート部としての転送トランジスタを配置した本第２の実施形態に係る基板裏面側から基板表面側へ向かって、３次元的に不純物領域を狭めていき、かつ、不純物濃度勾配を形成するという特徴的な構成を持つフォトダイオードを示す簡略斜視図である。
図２９（Ａ）および（Ｂ）は、図２６および図２７に示すフォトダイオードを含む画素の２次元画像および１次元電位断面画像を示す図である。

図２８に示されるように、本第２実施形態に係る構造は、電荷蓄積ｎ領域２１０２３、電位勾配ｎ - 領域２１０２２および光電変換ｎ - ‐領域２１０２１を有する。
そして、濃度が裏面１１０１側に向かって減少している間に、ｎ‐層およびｎ‐‐層の領域が広がる。
したがって、ピニング電圧Ｖｐｉｎが低いために低電圧動作が可能である。また、裏面に電位勾配があるため、電荷収集率が高くなる。さらに、転送トランジスタＴＧ１１−Ｔｒ，ＴＧ２１−Ｔｒを電荷蓄積領域２１０２３に近づけると、ラグ（Lag）が良く改善される。

また、図２８に示すように、二つの電荷転送ゲート部としての転送トランジスタＴＧ１１−Ｔｒ、ＴＧ２１−Ｔｒは電荷蓄積ｎ領域２１０２３の隣に配置される。画素サイズが大きい場合、これらの構造はパフォーマンスを遅らせるのに効果的である。

以上のように、フォトダイオードＰＤ１Ａの第１導電型半導体層２１０２を、３次元的にn領域を狭めていき、かつ濃度勾配を形成することで、図２９に示すように、転送時位にポテンシャルバリアが形成されることもなく、ピニング電圧ＶｐｉｎをＰＤの中付近でかつ表面付近に、低電圧となるように作りこんでいる。
そして、本第２の実施形態の場合、電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の両端部（両側）にのみ配置することから、フォトダイオードＰＤ１Ａの中央部にピニング電圧Ｖｐｉnが発現するように形成することが可能である。

信号保持部２４０Ａは、第１の信号保持回路２５０Ａおよび第２の信号保持回路２６０Ａを含んで構成されている。

第１の信号保持回路２５０Ａは、第１の入力ノードＮＤＩ１を含む第１の入力部２５１、第１のサンプルホールド部２５２、第１の出力部２５３、第２の出力部２５４、および保持ノードＮＤ５１，ＮＤ５２を含んで構成されている。

第１の入力部２５１は、光電変換読み出し部２１０Ａにおける第１の電荷転送読み出し系２１２Ａの第１の読み出しノードＮＤ１２と信号線ＬＳＧＮ１１を介して接続され、第１の読み出しノードＮＤ１２から出力される第１の読み出し信号（ＶＳＩＧ１）および第１の読み出しリセット信号（ＶＲＳＴ１）を第１のサンプルホールド部２５２に入力する。

第１のサンプルホールド部２５２は、第１のスイッチ素子としての第１のサンプリングトランジスタＳＨ５１−Ｔｒ、第２のスイッチ素子としての第２のサンプリングトランジスタＳＨ５２−Ｔｒ、第１の信号保持キャパシタＣ５１、第２の信号保持キャパシタＣ５２を含んで構成されている。

第１のサンプリングトランジスタＳＨ５１−Ｔｒは、信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤＩ１と保持ノードＮＤ５１との間に接続されている。
第１のサンプリングトランジスタＳＨ５１−Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第１のサンプルホールド部２５２の第１の信号保持キャパシタＣ５１を、保持ノードＮＤ５１を介して光電変換読み出し部２１０Ａの第１の読み出しノードＮＤ１２と選択的に接続する。
第１のサンプリングトランジスタＳＨ５１−Ｔｒは、たとえば制御信号ＳＨ５１がハイレベルに期間に導通状態となる。
第１の信号保持キャパシタＣ５１は、保持ノードＮＤ５１と基準電位ＶＳＳとの間に接続されている。

第２のサンプリングトランジスタＳＨ５２−Ｔｒは、信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤＩ１と保持ノードＮＤ５１との間に接続されている。
第２のサンプリングトランジスタＳＨ５２−Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２５２の第２の信号保持キャパシタＣ５２を、保持ノードＮＤ５２を介して光電変換読み出し部２１０Ａの第１の読み出しノードＮＤ１２と選択的に接続する。
第２のサンプリングトランジスタＳＨ５２−Ｔｒは、たとえば制御信号ＳＨ５２がハイレベルに期間に導通状態となる。
第２の信号保持キャパシタＣ５２は、保持ノードＮＤ５２と基準電位ＶＳＳとの間に接続されている。

なお、第１のサンプリングトランジスタＳＨ５１−Ｔｒおよび第２のサンプリングトランジスタＳＨ５２−Ｔｒは、ＭＯＳトランジスタ、たとえばｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより形成される。

第１の出力部２５３は、グローバルシャッタ期間に、基本的に第１の信号保持キャパシタＣ５１に保持された信号を保持電圧に応じて出力する第２のソースフォロワ素子としてのソースフォロワトランジスタＳＦ５１−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ５１−Ｔｒを介して垂直信号線ＬＳＧＮ４１に出力する。

ソースフォロワトランジスタＳＦ５１−Ｔｒと選択トランジスタＳＥＬ５１−Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ４１の間に直列に接続されている。

ソースフォロワトランジスタＳＦ５１−Ｔｒのゲートには保持ノードＮＤ５１が接続され、選択トランジスタＳＥＬ５１−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ５１−Ｔｒは、制御信号ＳＥＬ５１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ５１−Ｔｒは第１の信号保持キャパシタＣ５１の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を垂直信号線ＬＳＧＮ４１に出力する。

第２の出力部２５４は、グローバルシャッタ期間に、基本的に第２の信号保持キャパシタＣ５２に保持された信号を保持電圧に応じて出力する第３のソースフォロワ素子としてのソースフォロワトランジスタＳＦ５２−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ５２−Ｔｒを介して垂直信号線ＬＳＧＮ４２に出力する。

ソースフォロワトランジスタＳＦ５２−Ｔｒと選択トランジスタＳＥＬ５２−Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ４２の間に直列に接続されている。

ソースフォロワトランジスタＳＦ５２−Ｔｒのゲートには保持ノードＮＤ５２が接続され、選択トランジスタＳＥＬ５２−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ５２−Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ５２−Ｔｒは第２の信号保持キャパシタＣ５２の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を垂直信号線ＬＳＧＮ４２に出力する。

第２の信号保持回路２６０Ａは、第２の入力ノードＮＤＩ２を含む第２の入力部２６１、第２のサンプルホールド部２６２、第３の出力部２６３、第４の出力部２６４、および保持ノードＮＤ６１，ＮＤ６２を含んで構成されている。

第２の入力部２６１は、光電変換読み出し部２１０Ａにおける第２の電荷転送読み出し系２１３Ａの第２の読み出しノードＮＤ２２と信号線ＬＳＧＮ２１を介して接続され、第２の読み出しノードＮＤ２２から出力される第２の読み出し信号（ＶＳＩＧ２）および第２の読み出しリセット信号（ＶＲＳＴ２）を第１のサンプルホールド部２６２に入力する。

第２のサンプルホールド部２６２は、第３のスイッチ素子としての第３のサンプリングトランジスタＳＨ６１−Ｔｒ、第４のスイッチ素子としての第４のサンプリングトランジスタＳＨ６２−Ｔｒ、第３の信号保持キャパシタＣ６１、第４の信号保持キャパシタＣ６２を含んで構成されている。

第３のサンプリングトランジスタＳＨ６１−Ｔｒは、信号線ＬＳＧＮ２１に接続された第２の入力ノードＮＤＩ２と保持ノードＮＤ６１との間に接続されている。
第３のサンプリングトランジスタＳＨ６１−Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第３のサンプルホールド部２６２の第３の信号保持キャパシタＣ６１を、保持ノードＮＤ６１を介して光電変換読み出し部２１０Ａの第２の読み出しノードＮＤ２２と選択的に接続する。
第３のサンプリングトランジスタＳＨ６１−Ｔｒは、たとえば制御信号ＳＨ６１がハイレベルに期間に導通状態となる。
第３の信号保持キャパシタＣ６１は、保持ノードＮＤ６１と基準電位ＶＳＳとの間に接続されている。

第４のサンプリングトランジスタＳＨ６２−Ｔｒは、信号線ＬＳＧＮ２１に接続された第２の入力ノードＮＤＩ２と保持ノードＮＤ６２との間に接続されている。
第４のサンプリングトランジスタＳＨ６２−Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２６２の第２の信号保持キャパシタＣ６２を、保持ノードＮＤ６２を介して光電変換読み出し部２１０Ａの第２の読み出しノードＮＤ２２と選択的に接続する。
第４のサンプリングトランジスタＳＨ６２−Ｔｒは、たとえば制御信号ＳＨ６２がハイレベルに期間に導通状態となる。
第４の信号保持キャパシタＣ６２は、保持ノードＮＤ６２と基準電位ＶＳＳとの間に接続されている。

なお、第３のサンプリングトランジスタＳＨ６１−Ｔｒおよび第４のサンプリングトランジスタＳＨ６２−Ｔｒは、ＭＯＳトランジスタ、たとえばＰＭＯＳトランジスタにより形成される。

第３の出力部２６３は、グローバルシャッタ期間に、基本的に第３の信号保持キャパシタＣ６１に保持された信号を保持電圧に応じて出力する第２のソースフォロワ素子としてのソースフォロワトランジスタＳＦ６１−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ６１−Ｔｒを介して垂直信号線ＬＳＧＮ４１に出力する。

ソースフォロワトランジスタＳＦ６１−Ｔｒと選択トランジスタＳＥＬ６１−Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ４１の間に直列に接続されている。

ソースフォロワトランジスタＳＦ６１−Ｔｒのゲートには保持ノードＮＤ６１が接続され、選択トランジスタＳＥＬ６１−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ６１−Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ６１−Ｔｒは第３の信号保持キャパシタＣ６１の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を垂直信号線ＬＳＧＮ４１に出力する。

第４の出力部２６４は、グローバルシャッタ期間に、基本的に第４の信号保持キャパシタＣ６２に保持された信号を保持電圧に応じて出力する第３のソースフォロワ素子としてのソースフォロワトランジスタＳＦ６２−Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ２６２−Ｔｒを介して垂直信号線ＬＳＧＮ４２に出力する。

ソースフォロワトランジスタＳＦ６２−Ｔｒと選択トランジスタＳＥＬ６２−Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ４２の間に直列に接続されている。

ソースフォロワトランジスタＳＦ６２−Ｔｒのゲートには保持ノードＮＤ６２が接続され、選択トランジスタＳＥＬ６２−Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ６２−Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ６２−Ｔｒは第４の信号保持キャパシタＣ６２の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を垂直信号線ＬＳＧＮ４２に出力する。

このように、本第２の実施形態に係る固体撮像装置１０Ａにおいては、画素信号ストレージとしての信号保持部２４０Ａに、電圧モードで、画素信号を全画素で同時にサンプリングし、第１の信号保持キャパシタＣ５１，第２の信号保持キャパシタＣ５１，第３の信号保持キャパシタＣ６１，第４の信号保持キャパシタＣ６２に保持された読み出し信号に対応する変換信号を垂直信号線ＬＳＧＮ４１，ＬＳＧＮ４２に読み出し、カラム読み出し回路７０に供給する。

本第２の実施形態に係る画素部２０Ａは、以上のような構成を有する画素２００Ａが、画素アレイとして配列され、複数の画素アレイが組み合わされて構成されている。

画素部２０Ａにおいて、全画素同時にリセットトランジスタＲＳＴ−Ｔｒと転送トランジスタＴＧ−Ｔｒを使ってフォトダイオードをリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間が終了した後、転送トランジスタＴＧ−Ｔｒを使って光電変換読み出し部からの出力信号を信号保持部２４０Ａでサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。

垂直走査回路３０Ａは、タイミング制御回路９０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素２００Ａの光電変換読み出し部２１０Ａおよび信号保持部２４０Ａの駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤ１Ａに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。

カラム読み出し回路７０は、画素部２０Ａの各列出力に対応して配置された複数の列(カラム)信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
カラム読み出し回路７０は、グローバルシャッタモード時に、垂直信号線ＬＳＧＮ４１，ＬＳＧＮ４２に、画素２００Ａの信号保持部２４０Ａから読み出された差動の画素信号ｐｉｘｏｕｔ（ＶＳＬ）に対して、増幅処理およびＡＤ変換処理を行う。

ここで、画素信号ｐｉｘｏｕｔ（ＶＳＬ）は、グローバルシャッタモード時に画素（本例では画素２００Ａの光電変換読み出し部２１０Ａ、さらに信号保持部２４０Ａ）から順に読み出される読み出し信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む画素読み出し信号をいう。

本第２の実施形態に係る固体撮像装置１０Ａにおいて、カラム読み出し回路７０は、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。

カラム読み出し回路７０は、たとえばアンプ（ＡＭＰ，増幅器）およびＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）を含んで構成される。

水平走査回路８０は、カラム読み出し回路７０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。

タイミング制御回路９０は、画素部２０Ａ、垂直走査回路３０Ａ、カラム読み出し回路７０、水平走査回路８０等の信号処理に必要なタイミング信号を生成する。

本第１の実施形態において、読み出し部１００は、たとえばグローバルシャッタモード時に、差動の画素信号ｐｉｘｏｕｔの読み出しを行う。

（固体撮像装置１０の積層構造）
本第２の実施形態の固体撮像装置１０Ａにおいても、第１の実施形態と同様，図２５に示すように、第１の基板（上基板）１１０Ａと第２の基板（下基板）１２０Ａの積層構造を有する。
固体撮像装置１０Ａは、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第２の基板１２０Ａ上に第１の基板１１０Ａが積層された構造を有する。

第１の基板１１０には、その中央部を中心として画素部２０の各画素２１の光電変換読み出し部２１１が配列された画素アレイ２３０（領域１１１）が形成されている。
そして、画素アレイ２３０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０の一部用の領域１１２，１１３が形成されている。なお、カラム読み出し回路４０の一部は、画素アレイ２３０の領域１１１の上側および下側のいずれかに配置されるように構成してもよい。

このように、本第２の実施形態においては、第１の基板１１０には、基本的に、画素２００Ａの光電変換読み出し部２１０Ａが行列状に形成されている。

第２の基板１２０Ａには、その中央部を中心として画素アレイの各光電変換読み出し部２１０Ａの読み出しノードＮＤ１１，ＮＤ２１と接続される各画素２００Ａの信号保持部２４０Ａがマトリクス状に配列された保持部アレイ、並びに垂直信号線ＬＳＧＮ４１，ＬＳＧＮ４２が形成されている。
保持部アレイは、完全にメタル配線層で遮光されていてもよい。
なお、カラム読み出し回路７０は、保持部アレイの上側および下側のいずれかに配置されるように構成してもよい。
また、保持部アレイの側部側に垂直走査回路３０Ａ用の領域や、デジタル系や出力系の領域が形成されてもよい。
また、第２の基板１２０Ａには、垂直走査回路３０Ａ、水平走査回路８０、およびタイミング制御回路９０も形成されてもよい。

このような積層構造において、第１の基板１１０の画素アレイ２３０の各光電変換読み出し部２１０Ａの読み出しノードＮＤ１２、ＮＤ２２と第２の基板１２０Ａの各画素２００Ａの信号保持部２４０Ａの入力ノードＮＤＩ１，ＮＤＩ２とが、たとえば図２５に示すように、それぞれビアマイクロバンプＢＭＰや（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。

（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０の差動の画素信号の読み出し動作等の概要について説明する。

図３０は、本第２の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。

本第２の実施形態においては、たとえばＴＯＦセンサを例とし、フォトダイオードＰＤ１Ａにおける電荷の蓄積期間ＰＩが終了してから、それぞれ対象物の距離情報に応じた第１の信号読み出しを行い、続いて第２の信号読み出しを行う。

動作シーケンスとしては、まず、第１の転送トランジスタＴＧ１１―Ｔｒ、第２の転送トランジスタＴＧ２１−Ｔｒ、第１のリセットトランジスタＲＳＴ１１−Ｔｒおよび第２のリセットトランジスタＲＳＴ２１―Ｔｒを導通状態にして、フォトダイオードＰＤ１Ａ，第１のフローティングディフュージョンＦＤ１１，第２のフローティングディフュージョンＦＤ２１をリセットする、いわゆるグローバルリセットを行う。

次いで、読み出しリセット信号のサンプリングを行う。
第１のリセットトランジスタＲＳＴ１１−Ｔｒおよび第２のリセットトランジスタＲＳＴ２１―Ｔｒを所定のリセット期間ＰＲＳＴ、導通状態にして、第１のフローティングディフュージョンＦＤ１１，第２のフローティングディフュージョンＦＤ２１をリセットする。
第１のリセットトランジスタＲＳＴ１１−Ｔｒおよび第２のリセットトランジスタＲＳＴ２１―Ｔｒを非導通状態にした後、フォトダイオードＰＤ１Ａが飽和する前の読み出しリセット信号ＶＲＳＴ１，ＶＲＳＴ２のサンプリングを行う。
光電変換読み出し部２１０Ａにおいては、第１の電荷転送読み出し系２１２Ａにより第１の読み出しリセット信号ＶＲＳＴ１が読み出され、信号保持部２４０Ａの第１の信号保持回路２５０Ａに入力される。
第１の信号保持回路２５０Ａにおいては、第１のスイッチングトランジスタＳＨ５１−Ｔｒを所定期間導通させて、入力した画素信号として第１の読み出しリセット信号ＶＲＳＴ１を第１の信号保持キャパシタＣＲ５１に保持させる。
同様に、第２の電荷転送読み出し系２１３Ａにより第２の読み出しリセット信号ＶＲＳＴ２が読み出され、信号保持部２４０Ａの第２の信号保持回路２６０Ａに入力される。
第２の信号保持回路２６０Ａにおいては、第３のスイッチングトランジスタＳＨ６１−Ｔｒを所定期間導通させて、入力した画素信号として第２の読み出しリセット信号ＶＲＳＴ２を第３の信号保持キャパシタＣＲ６１に保持させる。

次いで、第１の読み出しリセット信号ＶＲＳＴ１、第２の読み出しリセット信号ＶＲＳＴ２に対応する第１の読み出し信号ＶＳＩＧ１、第２の読み出し信号ＶＳＩＧ２のサンプリングを行う。
まず、第１の電荷転送読み出し系２１２Ａの第１の転送トランジスタＴＧ１１−Ｔｒを所定の第１の転送期間ＰＴ１導通させ、フォトダイオードＰＤ１Ａに蓄積された電荷を第１のフローティングディフュージョンＦＤ１１に転送させた後、第１の転送トランジスタＴＧ１１−Ｔｒを非導通状態にする。
そして、光電変換読み出し部２１０Ａにおいては、第１の電荷転送読み出し系２１２Ａにより第１の読み出し信号ＶＳＩＧ１が読み出され、信号保持部２４０Ａの第１の信号保持回路２５０Ａに入力される。
第１の信号保持回路２５０Ａにおいては、第２のスイッチングトランジスタＳＨ５２−Ｔｒを所定期間導通させて、入力した画素信号として第１の読み出し信号ＶＳＩＧ１を第２の信号保持キャパシタＣＲ５２に保持させる。

次に、第１の転送トランジスタＴＧ１１−Ｔｒを非導通状態にした後、第２の電荷転送読み出し系２１３Ａの第２の転送トランジスタＴＧ２１−Ｔｒを所定の第２の転送期間ＰＴ２導通させ、フォトダイオードＰＤ１Ａに蓄積された電荷を第２のフローティングディフュージョンＦＤ２１に転送させた後、第２の転送トランジスタＴＧ２１−Ｔｒを非導通状態にする。
そして、光電変換読み出し部２１０Ａにおいては、第２の電荷転送読み出し系２１３Ａにより第２の読み出し信号ＶＳＩＧ２が読み出され、信号保持部２４０Ａの第２の信号保持回路２６０Ａに入力される。
第２の信号保持回路２６０Ａにおいては、第４のスイッチングトランジスタＳＨ６２−Ｔｒを所定期間導通させて、入力した画素信号として第２の読み出し信号ＶＳＩＧ２を第４の信号保持キャパシタＣＲ６２に保持させる。

そして、たとえば読み出し部１００の一部を構成するカラム読み出し回路７０において、差動で同時並列的に供給される画素信号ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴと読み出し信号ＶＳＩＧに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ−ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。

以上説明したように、本第２の実施形態に係るフォトダイオード構造は、電荷蓄積ｎ領域２１０２３、電位勾配ｎ - 領域２１０２２および光電変換ｎ‐‐領域２１０２１を有する。
そして、濃度が裏面１１０１側に向かって減少している間に、ｎ‐層およびｎ‐‐層の領域が広がる。
したがって、ピニング電圧Ｖｐｉｎが低いために低電圧動作が可能である。また、裏面に電位勾配があるため、電荷収集が高くなる さらに、転送トランジスタＴＧ１−Ｔｒを電荷蓄積領域に近づけると、ラグ（Lag）が良く改善される。

また、二つの電荷転送ゲート部としての転送トランジスタＴＧ１１−Ｔｒ、ＴＧ２１−Ｔｒは電荷蓄積ｎ領域２１０２３の隣に配置される。画素サイズが大きい場合、これらの構造はパフォーマンスを遅らせるのに効果的である。

以上のように、フォトダイオードＰＤ１Ａの第１導電型半導体層２１０２を、３次元的にn領域を狭めていき、かつ濃度勾配を形成することで、図２９に示すように、転送時位にポテンシャルバリアが形成されることもなく、ピニング電圧ＶｐｉｎをＰＤの中付近でかつ表面付近に、低電圧となるように作りこんでいる。
そして、本第２の実施形態の場合、電荷転送ゲート部としての転送トランジスタＴＧ１−Ｔｒは電荷蓄積ｎ領域２１０２３の両端部（両側）にのみ配置することから、フォトダイオードＰＤ１Ａの中央部にピニング電圧Ｖｐｉnが発現するように形成することが可能である。
したがって、本第２の実施形態によれば、ピニング電圧を得るために高電圧が不要となり、また転送時にポテンシャルバリアが形成されてしまうことを防止することが可能で、低電圧動作、高電荷収集および高電荷転送を実現することが可能おなる。

また、本第２の実施形態の固体撮像装置１０Ａによれば、グローバルシャッタを実現することができることはもとより、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。

また、本第２の実施形態に係る固体撮像装置１０Ａは、第１の基板（上基板）１１０Ａと第２の基板（下基板）１２０Ａの積層構造を有する。
したがって、本第２の実施形態において、第１の基板１１０Ａ側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。

以上説明した固体撮像装置１０，１０Ａは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図３１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。

本電子機器３００は、図３１に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。

信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０，１０Ａ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１−Ｔｒ・・・転送トランジスタ、ＴＧ１１−Ｔｒ・・・第１の転送トランジスタ、ＴＧ２１−Ｔｒ・・・第２の転送トランジスタ、ＲＳＴ１−Ｔｒ・・・リセットトランジスタ、ＲＳＴ１１−Ｔｒ・・・第１のリセットトランジスタ、ＲＳＴ２１−Ｔｒ・・・第２のリセットトランジスタ、ＳＦ１−Ｔｒ・・・ソースフォロワトランジスタ、ＳＦ１１−Ｔｒ・・・第１のフォースフォロワトランジスタ、ＳＦ２１−Ｔｒ・・・第２のソースフォロワトランジスタ、ＩＣ１−Ｔｒ・・・カレントトランジスタ、ＩＣ１１−Ｔｒ・・・第１のカレントトランジスタ、ＩＣ２１−Ｔｒ・・・第２のカレントトランジスタ、ＦＤ１・・・フローティングディフュージョン、ＦＤ１１・・・第１のフローティングディフュージョン、ＦＤ２１・・・第２のフローティングディフュージョン、２００・・・デジタル画素、２１０，２１０Ａ・・・光電変換読み出し部、２１１・・・出力バッファ部、２１２Ａ・・・第１の電荷転送読み出し系、２１３Ａ・・・第２の電荷転送読み出し系、２１４Ａ・・・第１の出力バッファ部、２１５Ａ・・・第２の出力バッファ部、２２０・・・ＡＤ変換部、２２１・・・比較器、２２２・・・カウンタ、２３０・・・メモリ部、３０・・・垂直走査回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、７０・・・読み出し回路、８０・・・水平走査回路、９０・・・タイミング制御回路、１００・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (17)

1. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
   前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
   前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
   を有し、
   前記光電変換部は、
   前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている
   固体撮像装置。
2. 前記光電変換部は、
   前記第１基板面側から前記第２基板面側に向かって不純物濃度が濃くなるように不純物勾配が付加されている
   請求項１記載の固体撮像装置。
3. 前記光電変換部は、
   前記第１基板面側から前記第２基板面側に向かって第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および第３の第１導電型半導体領域により形成された電荷蓄積領域が配置され、
   前記電荷蓄積領域の第１の不純物濃度は前記電位勾配領域の第２の不純物濃度より高く、前記電位勾配領域の第２の不純物濃度は前記光電変換領域の第３の不純物濃度より高く、
   前記電荷蓄積領域の第１の３次元的大きさは前記電位勾配領域の第２の３次元的大きさより小さく、前記電位勾配領域の第２の３次元的大きさは前記光電変換領域の第３の３次元的大きさより小さい
   請求項１または２記載の固体撮像装置。
4. 一端部が、前記光電変換部の前記第２基板面側の電荷蓄積領域の端部と前記基板面に直交する方向に重なるように形成され、前記電荷蓄積領域に蓄積された電荷を転送可能な少なくとも一つの電荷転送ゲート部を有する
   請求項１から３のいずれか一に記載の固体撮像装置。
5. 前記電荷転送ゲート部は、
   前記光電変換部の電荷蓄積領域に蓄積された電荷が転送されるフローティングディフュージョンを形成する第２の第１導電型半導体層と、
   前記光電変換部の第１の第１導電型半導体層を形成する積層された、前記第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および前記第３の第１導電型半導体領域により形成された電荷蓄積領域の一方の端部と前記第２導電型分離層および前記第２の第１導電型半導体層との間に形成された第２の第２導電型半導体層と、
   前記第３の第１導電型半導体領域により形成された電荷蓄積領域の一端部、前記第２の第２導電型半導体層、および前記第２の第１導電型半導体層上に絶縁膜を介して形成されたゲート電極と、を含み、
   前記光電変換部における前記第３の第１導電型半導体領域により形成された電荷蓄積領域の他端側で、前記第２の第１導電型半導体領域により形成された電位勾配領域および前記第１の第１導電型半導体領域により形成された光電変換領域上には、第３の第２導電型半導体層が形成されている
   請求項４記載の固体撮像装置。
6. 前記光電変換部は、
   前記第１基板面側から前記第２基板面側に向かって第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および第３の第１導電型半導体領域により形成された電荷蓄積領域が配置され、
   前記第２の第１導電型半導体領域により形成された電位勾配領域は、前記第１の第１導電型半導体領域第１の第１導電型半導体領域により形成された光電変換領域上に中央部からずらして形成され、
   前記第３の第１導電型半導体領域により形成された電荷蓄積領域は、前記第２の第１導電型半導体領域により形成された電位勾配領域上に中央部からずらして形成されている
   請求項４または５記載の固体撮像装置。
7. 一端部が、前記光電変換部の前記第２基板面側の電荷蓄積領域の端部と前記基板面に直交する方向に重なるように形成され、前記電荷蓄積領域に蓄積された電荷を転送可能な第１の電荷転送ゲート部および第２の電荷転送ゲート部を有する
   請求項１から４のいずれか一に記載の固体撮像装置。
8. 前記第１の電荷転送ゲート部は、
   前記光電変換部の電荷蓄積領域に蓄積された電荷が当該電荷蓄積領域の一端側から転送される第１のフローティングディフュージョンを形成する第２の第１導電型半導体層と、
   前記光電変換部の第１の第１導電型半導体層を形成する積層された、前記第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および前記第３の第１導電型半導体領域により形成された電荷蓄積領域の一方の端部と前記第２導電型分離層および前記第２の第１導電型半導体層との間に形成された第４の第２導電型半導体層と、
   前記第３の第１導電型半導体領域により形成された電荷蓄積領域の一端部、前記第４の第２導電型半導体層、および前記第２の第１導電型半導体層上に絶縁膜を介して形成された第１のゲート電極と、を含み、
   前記第２の電荷転送ゲート部は、
   前記光電変換部の電荷蓄積領域に蓄積された電荷が当該電荷蓄積領域の他端側から転送される第２のフローティングディフュージョンを形成する第３の第１導電型半導体層と、
   前記光電変換部の第１の第１導電型半導体層を形成する積層された、前記第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および前記第３の第１導電型半導体領域により形成された電荷蓄積領域の他方の端部と前記第２導電型分離層および前記第２の第１導電型半導体層との間に形成された第５の第２導電型半導体層と、
   前記第３の第１導電型半導体領域により形成された電荷蓄積領域の他端部、前記第５の第２導電型半導体層、および前記第３の第１導電型半導体層上に絶縁膜を介して形成された第２のゲート電極と、を含む
   請求項７記載の固体撮像装置。
9. 前記第４の第２導電型半導体層と前記第５の第２導電型半導体層は同層である
   請求項８記載の固体撮像装置。
10. 前記光電変換部は、
    前記第１基板面側から前記第２基板面側に向かって第１の第１導電型半導体領域により形成された光電変換領域、第２の第１導電型半導体領域により形成された電位勾配領域、および第３の第１導電型半導体領域により形成された電荷蓄積領域が配置され、
    前記第２の第１導電型半導体領域により形成された電位勾配領域は、前記第１の第１導電型半導体領域により形成された光電変換領域上に中央部よりに形成され、
    前記第３の第１導電型半導体領域により形成された電荷蓄積領域は、前記第２の第１導電型半導体領域により形成された電位勾配領域上に中央部よりに形成されている
    請求項７から９のいずれか一に記載の固体撮像装置。
11. 光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する前記光電変換部と、
    前記光電変換部に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な前記電荷転送ゲート部と、
    前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、
    前記信号保持部は、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換部の蓄積電荷に応じた前記電圧信号に対する信号、並びに、
    任意の期間に、少なくとも御前記光電変換部から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能であり、
    さらに、前記信号保持部は、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じてサンプリングして得られた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理が可能である
    請求項１から６のいずれか一に記載の固体撮像装置。
12. 前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換部の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理が可能である
    請求項１１記載の固体撮像装置。
13. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換部、前記電荷転送ゲート部、前記出力ノード、および出力バッファ部が形成され、
    前記第２の基板には、
    少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
    請求項１１または１２記載の固体撮像装置。
14. 光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する前記光電変換部と、
    前記光電変換部に蓄積された電荷を前記蓄積期間後の第１の転送期間に転送可能な第１の前記電荷転送ゲート部と、
    前記第１の電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送される第１の出力ノードと、
    前記第１の出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する第１の出力バッファ部と、
    第１のリセット期間に前記第１の出力ノードを所定の電位にリセットする第１のリセット素子と、
    前記光電変換部に蓄積された電荷を前記蓄積期間後の第２の転送期間に転送可能な第２の前記電荷転送ゲート部と、
    前記第２の電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送される第２の出力ノードと、
    前記第２の出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する第２の出力バッファ部と、
    第２のリセット期間に前記第１の出力ノードを所定の電位にリセットする第２のリセット素子と、を含み、
    前記信号保持部は、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換部の蓄積電荷に応じた前記電圧信号に対する信号、並びに、
    任意の期間に、少なくとも御前記光電変換部から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能であり、
    さらに、前記信号保持部は、
    第１の入力ノードと、
    第２の入力ノードと、
    前記画素の前記光電変換読み出し部の第１の読み出しノードから出力され、前記第１の入力ノードに入力される第１の読み出しリセット信号を保持可能な第１の信号保持キャパシタと、
    前記画素の前記光電変換読み出し部の第１の読み出しノードから出力され、前記第１の入力ノードに入力される第１の読み出し信号を保持可能な第２の信号保持キャパシタと、
    前記画素の前記光電変換読み出し部の第２の読み出しノードから出力され、前記第２の入力ノードに入力される第２の読み出しリセット信号を保持可能な第３の信号保持キャパシタと、
    前記画素の前記光電変換読み出し部の第２の読み出しノードから出力され、前記第２の入力ノードに入力される第２の読み出し信号を保持可能な第４の信号保持キャパシタと、
    前記第１の信号保持キャパシタを前記光電変換読み出し部の第１の読み出しノードと選択的に接続する第１のスイッチ素子と、
    前記第２の信号保持キャパシタを前記光電変換読み出し部の第１の読み出しノードと選択的に接続する第２のスイッチ素子と、
    前記第３の信号保持キャパシタを前記光電変換読み出し部の第２の読み出しノードと選択的に接続する第３のスイッチ素子と、
    前記第４の信号保持キャパシタを前記光電変換読み出し部の第２の読み出しノードと選択的に接続する第４のスイッチ素子と、
    前記第１の信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に信号線に出力する第１の出力部と、
    前記第２の信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に信号線に出力する第２の出力部と、
    前記第３の信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に信号線に出力する第３の出力部と、
    前記第４の信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に信号線に出力する第４の出力部と、を含む
    請求項７から１０のいずれか一に記載の固体撮像装置。
15. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換読み出し部の少なくとも一部が形成され、
    前記第２の基板には、
    少なくとも、前記信号保持部、前記信号線、および前記読み出し部の少なくとも一部が形成されている
    請求項１４記載の固体撮像装置。
16. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、
    前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成するステップと、を含む固体撮像装置の製造方法であって、
    前記光電変換部を形成するステップでは、
    前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成する
    固体撮像装置の製造方法。
17. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
    前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
    前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
    を有し、
    前記光電変換部は、
    前記第１導電型半導体層を形成する不純物領域が、前記第１基板面側から前記第２基板面側に向かって３次元的に小さくなり、かつ、不純物勾配を持つように形成されている
    電子機器。

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