WO2018190363A1 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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俊介 大倉
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    • H04N25/46Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels

Definitions

  • the present invention relates to a solid-state imaging device, a driving method for the solid-state imaging device, and an electronic apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensor solid-state imaging device
  • CMOS image sensors are widely applied as a part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Yes.
  • the CMOS image sensor has an FD amplifier having a photodiode (photoelectric conversion element) and a floating diffusion layer (FD: Floating Diffusion) for each pixel, and the readout selects one row in the pixel array.
  • FD floating diffusion layer
  • a column parallel output type in which these are simultaneously read in the column direction is the mainstream.
  • the capacitance of the floating diffusion FD provided in a pixel is changed between charge and voltage conversion of an optical signal from a subject by switching a connected switch during a signal readout period from the same pixel.
  • a solid-state imaging device is described that can efficiently adjust a gain (gain) and maximize a convertible optical signal.
  • the gain is adjusted by the number of switches (binning switches) connected in series to a floating diffusion FD connected to a transfer gate connected to a photodiode.
  • the capacity of the diffusion FD is adjusted stepwise.
  • the dynamic range can be increased by increasing the number of switches connected in series to the floating diffusion FD and increasing the capacity of the floating diffusion FD, resulting in a large difference in conversion efficiency. This is possible.
  • a solid-state imaging device includes a pixel unit in which pixels are arranged, and the pixel includes a photoelectric conversion unit that accumulates charges generated by photoelectric conversion during an accumulation period, and the photoelectric conversion unit.
  • a charge transfer gate unit capable of transferring the accumulated charge during a transfer period, a floating diffusion to which the charge accumulated in the photoelectric conversion unit is transferred through the charge transfer gate unit, and a charge of the floating diffusion according to a charge amount
  • a source follower element that converts the capacitance of the floating diffusion into a voltage signal with a gain, and a capacitance variable section that can change the capacitance of the floating diffusion in accordance with a capacitance change signal, and includes a predetermined period within one readout period with respect to the accumulation period.
  • the capacity of the floating diffusion is changed by the capacity variable section, and the one read-out is performed.
  • the field effect transistor is connected between the floating diffusions of at least two adjacent pixels, and is selectively turned on and off according to the capacitance change signal.
  • a conversion gain of the floating diffusion of the pixel to be read can be switched, including a binning switch to be formed, and the binning switch includes at least a parasitic capacitance and a wiring capacitance of a wiring connected to the binning switch At least one of them is added to the capacity of the floating diffusion of the pixel with a value corresponding to ON or OFF.
  • a second aspect of the present invention includes a pixel portion in which pixels are arranged, and the pixel includes a photoelectric conversion portion that accumulates charges generated by photoelectric conversion during an accumulation period, and a charge accumulated in the photoelectric conversion portion.
  • a charge transfer gate part capable of transferring the charge in a transfer period, a floating diffusion in which the charge accumulated in the photoelectric conversion part is transferred through the charge transfer gate part, and a charge of the floating diffusion with a gain corresponding to the amount of charge
  • a source follower element that converts the signal into a signal, and a capacitance variable unit that can change the capacitance of the floating diffusion in response to a capacitance change signal, and is provided by the capacitance variable unit during a predetermined period within one readout period with respect to the accumulation period.
  • the capacity of the floating diffusion is changed, and the conversion rate is changed within the one readout period.
  • the solid-state imaging device switching method wherein the capacitance variable portion is formed by connecting between the floating diffusions of at least two adjacent pixels by a binning switch formed by a field effect transistor.
  • the switch is formed such that at least one of the parasitic capacitance and the wiring capacitance of the wiring connected to the binning switch is added to the capacitance of the floating diffusion of the pixel with a value corresponding to on or off.
  • the binning switch is selectively turned on and off to switch the conversion gain of the floating diffusion of the pixel to be read.
  • An electronic apparatus includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a pixel unit in which pixels are arranged.
  • the pixel includes a photoelectric conversion unit that accumulates charges generated by photoelectric conversion during an accumulation period, a charge transfer gate unit that can transfer charges accumulated in the photoelectric conversion unit during a transfer period, and the charge transfer gate unit A floating diffusion through which the charge accumulated in the photoelectric conversion unit is transferred, a source follower element that converts the charge of the floating diffusion into a voltage signal with a gain according to the amount of charge, and the capacitance of the floating diffusion as a capacitance change signal A variable capacity unit that can be changed according to the The capacitance of the floating diffusion is changed by the unit, the conversion gain is switched within the one readout period, and the capacitance variable unit is connected between the floating diffusions of at least two adjacent pixels, and the capacitance Including a binning switch formed by a field
  • the image quality can be improved.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the first embodiment.
  • 3A and 3B are diagrams illustrating operation timings of the shutter scan and the readout scan during the normal pixel readout operation in the present embodiment.
  • 4A to 4C are diagrams for explaining a configuration example of a column output readout system of the pixel unit of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a configuration example of the pixel unit and the capacitance variable unit according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing a simplified cross section of the main part of the pixel and the capacitance variable unit in the solid-state imaging device according to the first embodiment of the present invention, and an additional capacitance component added to the capacitance of the floating diffusion will be described.
  • FIG. FIG. 7 is a diagram showing a comparison between the on / off state of the first binning transistor, the conversion gain, and the adjusted floating diffusion total capacitance in the first embodiment.
  • FIG. 8 is a diagram illustrating input / output characteristics of a high gain signal and a low gain signal in the solid-state imaging device according to the first embodiment.
  • FIG. 9A and 9B are diagrams illustrating input / output characteristics of a high gain signal and a low gain signal in a solid-state imaging device as a comparative example that does not consider additional capacitance.
  • FIG. 10 is a timing chart for explaining an operation for realizing a wide dynamic range when a binning switch is applied to the capacity variable unit according to the first embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the second embodiment of the present invention.
  • FIG. 12 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the third embodiment of the present invention.
  • FIG. 13 is a diagram showing a simplified cross section of the main part of the pixel and the capacitance variable section in the solid-state imaging device according to the third embodiment of the present invention, and an additional capacitance component added to the capacitance of the floating diffusion will be described.
  • FIG. FIG. 14 is a diagram showing a comparison between the on / off state of the first binning transistor and the second binning transistor, the conversion gain, and the adjusted total capacitance of the floating diffusion in the third embodiment. It is.
  • FIGS. 15A to 15D show the ON / OFF of the first binning transistor and the second binning transistor in the third embodiment, the conversion gain, and the total capacitance of the floating diffusion after adjustment. It is a figure which shows a relationship in relation to the transition state of potential.
  • FIGS. 16A to 16C schematically illustrate the range on the wiring in which the additional capacitance is adopted according to on / off of the first binning transistor and the second binning transistor in the third embodiment.
  • FIG. 17 is a diagram illustrating input / output characteristics of a high gain signal, an intermediate gain signal, and a low gain signal in the solid-state imaging device according to the third embodiment.
  • FIG. 18 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the fourth embodiment of the present invention.
  • FIGS. 19A to 19C schematically illustrate a range on the wiring in which the additional capacitance is adopted according to ON / OFF of the first binning transistor and the second binning transistor in the fourth embodiment.
  • FIG. 20 is a diagram showing a first example of a layout pattern corresponding to the configuration of the pixel portion and the capacitance variable portion in FIG. 18 and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 21 is a diagram showing a second example of a layout pattern corresponding to the configuration of the pixel portion and the variable capacitance portion in FIG. 18 and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 22 is a diagram illustrating a third example of a layout pattern corresponding to the configuration of the pixel portion and the variable capacitance portion in FIG. 18, and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 21 is a diagram showing a second example of a layout pattern corresponding to the configuration of the pixel portion and the variable capacitance portion in FIG. 18 and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 22 is
  • FIG. 23 is a diagram for explaining a method of adjusting the MOS capacitance in the pixel portion and the capacitance variable portion in FIG. 24A and 24B are diagrams for explaining that the solid-state imaging device according to the embodiment of the present invention can be applied to both a front-side irradiation type image sensor and a back-side irradiation type image sensor. is there.
  • FIG. It is a figure which shows an example of a structure of the electronic device to which the solid-state imaging device which concerns on embodiment of this invention is applied.
  • Capacitance variable 81 the first binning switch 82 ... Second binning switch, 83 ... Overflow drain (OFD) gate, 91 ... Microlens array, 92 ... Color filter group, 93 ... Wiring layer, 94 ... Silicon substrate, 100 ... electronic device, 110 ... CMOS image sensor, 120 ... optical system, 130 ... signal processing circuit (PRC).
  • OFD Overflow drain
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • the solid-state imaging device 10 is configured by, for example, a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel unit 20 as an imaging unit, a vertical scanning circuit (row scanning circuit) 30, a readout circuit (column readout circuit) 40, and a horizontal scanning circuit (column scanning circuit) 50. , And a timing control circuit 60 as main components.
  • the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the timing control circuit 60 constitute a pixel signal readout unit 70.
  • pixels arranged in a matrix in the pixel unit 20 use the floating diffusion capacitance as a capacitance change signal. It is configured to include a variable capacity portion that can be changed accordingly.
  • the capacitance of the floating diffusion is changed by the capacitance variable unit during a predetermined period within one readout period after one charge accumulation period (exposure period), and the conversion gain is switched within this readout period. It is done.
  • the readout unit 70 performs readout of a pixel signal with a first conversion gain according to the first total capacitance set by the capacitance variable unit in one readout period.
  • Gain mode readout, second conversion gain mode readout for reading out a pixel signal with a second conversion gain according to a second total capacitance (different from the first total capacitance) set by the capacitance variable unit It is configured to be able to do. That is, the solid-state imaging device 10 according to the present embodiment has a first conversion gain (electron) photoelectrically converted in one accumulation period (exposure period) in the pixel in one readout period.
  • the present invention is provided as a solid-state imaging device having a wide dynamic range that outputs a signal by switching between a high conversion gain mode and a second conversion gain (low conversion gain) mode and outputs both a bright signal and a dark signal.
  • a third total capacity corresponding to a third total capacity (different from the first total capacity and the second total capacity) set by the capacity variable unit may be used.
  • a third conversion gain mode readout that reads out a pixel signal with a conversion gain (intermediate conversion gain) can be performed.
  • the variable capacitance unit is configured by applying a binning switch (binning transistor).
  • the capacitance variable unit is not a capacitor but a first binning switch connected (arranged) to a wiring formed between the floating diffusions FD of two pixels PXLn adjacent in the column direction. And a first binning switch connected between the floating diffusion FD of the pixel PXLn + 1 and the power supply line VDD.
  • the number of floating diffusion FDs to be connected is switched to one or more by turning on / off the first binning switch based on the capacitance change signal, and the capacitance of the floating diffusion FD of the readout target pixel is changed.
  • the first binning switch includes at least one of a parasitic capacitance and a wiring capacitance of a wiring connected to the binning switch with a value corresponding to on / off of the pixel. It is formed so as to be added to the capacity of the floating diffusion FD.
  • the solid-state imaging device 10 of this embodiment can adjust the capacity
  • the reading unit 70 of the first embodiment basically performs the first conversion gain mode reading and the second conversion gain mode reading during the accumulation period following the reset period for discharging the charges of the photodiode and the floating diffusion. .
  • the reading unit 70 includes the first conversion gain mode reading and the second conversion gain mode reading in the reading period after at least one transfer period performed after the reading period following the reset period. Do at least one. In other words, both the first conversion gain mode reading and the second conversion gain mode reading may be performed in the reading period after the transfer period. Furthermore, there may be a case where a third conversion gain mode reading is performed in which the pixel signal is read with a third conversion gain (intermediate conversion gain).
  • shutter scanning is performed by driving by the readout unit 70, and then readout scanning is performed.
  • the first conversion gain mode readout (HCG) and the second conversion gain mode readout (LCG) are performed.
  • the third conversion gain mode readout (MCG) is performed during the readout scan period.
  • a plurality of pixels including photodiodes (photoelectric conversion elements) and in-pixel amplifiers are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the present embodiment.
  • the pixel PXL includes, for example, a photodiode (PD) that is a photoelectric conversion unit (photoelectric conversion element).
  • a photodiode (PD) that is a photoelectric conversion unit (photoelectric conversion element).
  • a transfer transistor TG-Tr as a charge transfer gate portion (transfer element)
  • a reset transistor RST-Tr as a reset element
  • a source follower transistor SF-Tr as a source follower element
  • selection element Each of the select transistors SEL-Tr.
  • the pixel PXL includes a capacitance variable unit 80 that is connected to a floating diffusion FD (floating diffusion layer) and can change the capacitance of the floating diffusion FD according to the capacitance change signal BIN.
  • a capacitance variable unit 80 that is connected to a floating diffusion FD (floating diffusion layer) and can change the capacitance of the floating diffusion FD according to the capacitance change signal BIN.
  • the photodiode PD generates and accumulates signal charges (electrons here) in an amount corresponding to the amount of incident light.
  • signal charges electron here
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • This embodiment is also effective when a plurality of photodiodes share each transistor or when a three-transistor (3Tr) pixel that does not have a selection transistor is employed.
  • a buried photodiode PPD
  • the photodiode (PD) Since surface levels due to defects such as dangling bonds exist on the surface of the substrate on which the photodiode (PD) is formed, a large amount of charge (dark current) is generated due to thermal energy, and a correct signal cannot be read out.
  • the embedded photodiode PPD
  • the transfer transistor TG-Tr is connected between the photodiode PD and the floating diffusion FD, and is controlled by a control signal TG applied to the gate through the control line.
  • the transfer transistor TG-Tr becomes conductive when the control signal TG is selected during a transfer period in which the control signal TG is high (H), and transfers charges (electrons) photoelectrically converted and accumulated by the photodiode PD to the floating diffusion FD.
  • the reset transistor RST-Tr is connected between the power supply line VRst and the floating diffusion FD, and is controlled through a control signal RST. Note that the reset transistor RST-Tr may be connected between the power supply line VDD and the floating diffusion FD, and may be configured to be controlled through the control signal RST. The reset transistor RST-Tr is selected when the control signal RST is at the H level and becomes conductive, and resets the floating diffusion FD to the potential of the power supply line VRst (or VDD).
  • the first binning transistors (81n, 81n + 1) used as the variable capacitance unit 80 can also be configured to have a function as a reset element. is there. Then, the reset by the first binning transistor (81n + 1) that discharges the charge of the floating diffusion FD in the reset period PR in all the pixels of the plurality of pixels connected via the first binning transistor (81n, 81n + 1). It is also possible to adopt a configuration in which elements are shared.
  • the source follower transistor SF-Tr and the selection transistor SEL-Tr are connected in series between the power supply line VDD and the vertical signal line LSGN.
  • a floating diffusion FD is connected to the gate of the source follower transistor SF-Tr, and the selection transistor SEL-Tr is controlled through a control signal SEL.
  • the selection transistor SEL-Tr is selected during the period when the control signal SEL is at the H level and becomes conductive.
  • the source follower transistor SF-Tr outputs the column output read signal VSL, which is obtained by converting the charge of the floating diffusion FD into a voltage signal with a gain corresponding to the charge amount (potential), to the vertical signal line LSGN.
  • the gates of the transfer transistor TG-Tr, the reset transistor RST-Tr, and the selection transistor SEL-Tr are connected in units of rows. Is called.
  • control lines for the control signals SEL, RST, and TG are N control lines for the control signals SEL, RST, and TG, respectively, and M vertical signal lines LSGN.
  • the control lines for the control signals SEL, RST, and TG are represented as one row scanning control line.
  • the vertical scanning circuit 30 drives the pixels through the row scanning control lines in the shutter row and the readout row in accordance with the control of the timing control circuit 60. In addition, the vertical scanning circuit 30 outputs a row selection signal of a row address of a read row that reads out the signal and a shutter row that resets the charge accumulated in the photodiode PD in accordance with the address signal.
  • a shutter scan is performed by driving by the vertical scanning circuit 30 of the readout unit 70, and then a readout scan is performed.
  • 3A and 3B are diagrams illustrating operation timings of the shutter scan and the readout scan during the normal pixel readout operation in the present embodiment.
  • the control signal SEL for controlling the on (conduction) and off (non-conduction) of the selection transistor SEL-Tr is set to the L level during the shutter scan period PSHT, and the selection transistor SEL-Tr is held in the non-conduction state and is read out.
  • the selection transistor SEL-Tr is set in the conductive state by being set to the H level.
  • the control signal TG is set to H level for a predetermined period when the control signal RST is at H level, and the photodiode PD and the floating diffusion FD are passed through the reset transistor RST-Tr and the transfer transistor TG-Tr. Is reset.
  • the control signal RST is set to H level
  • the floating diffusion FD is reset through the reset transistor RST-Tr
  • a reset signal is read in the read period PRD1 after the reset period PR.
  • the control signal TG is set to H level for a predetermined period
  • the charge stored in the photodiode PD is transferred to the floating diffusion FD through the transfer transistor TG-Tr, and is stored in the read period PRD2 after the transfer period PT.
  • a signal corresponding to the received electron (charge) is read out.
  • the accumulation period (exposure period) EXP is, as an example, the photodiode PD and the floating diffusion FD in the shutter scan period PSHT, as shown in FIG. This is a period from when the control signal TG is switched to L level after resetting until the control signal TG is switched to L level in order to end the transfer period PT of the read scan period PRDO.
  • the readout circuit 40 includes a plurality of column signal processing circuits (not shown) arranged corresponding to the respective column outputs of the pixel unit 20, and may be configured to allow column parallel processing by the plurality of column signal processing circuits. Good.
  • the readout circuit 40 can be configured to include a correlated double sampling (CDS) circuit, an ADC (analog / digital converter; AD converter), an amplifier (AMP), a sample hold (S / H) circuit, and the like. It is.
  • CDS correlated double sampling
  • ADC analog / digital converter
  • AMP amplifier
  • S / H sample hold
  • the readout circuit 40 may be configured to include an ADC 41 that converts the readout signal VSL output from each column of the pixel unit 20 into a digital signal, as shown in FIG. 4A, for example.
  • an amplifier (AMP) 42 that amplifies the readout signal VSL output from each column of the pixel unit 20 may be disposed.
  • the read circuit 40 may include a sample hold (S / H) circuit 43 that samples and holds the read signal VSL output from each column of the pixel unit 20.
  • the horizontal scanning circuit 50 scans a signal processed by a plurality of column signal processing circuits such as ADC of the reading circuit 40, transfers it in the horizontal direction, and outputs it to a signal processing circuit (not shown).
  • the timing control circuit 60 generates timing signals necessary for signal processing of the pixel unit 20, the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the like.
  • the capacitance variable unit 80 is configured by applying a binning switch (binning transistor).
  • FIG. 5 is a diagram illustrating a configuration example of the pixel unit and the capacitance variable unit according to the first embodiment of the present invention.
  • the capacitance variable section 80 is not a capacitor but connected (arranged) to a wiring WR formed between the floating diffusions FD of a plurality of pixels PXLn ⁇ 1, PXLn, and PXLn + 1 adjacent in the column direction.
  • the first binning switch 81 (..., N-1, n, n + 1,...) Is formed by an insulated gate field effect transistor, for example, an n-channel MOS (NMOS) transistor. ing.
  • the binning switch may be referred to as a binning transistor.
  • the first binning transistor is denoted by BIN It may be indicated by MC.
  • the number of floating diffusions FD to be connected is set to one or more by turning on / off the first binning switches 81n-1, 81n, 81n + 1 by the capacity change signals BINn-1, BINn, BINn + 1.
  • the first binning switch 81 reads the parasitic capacitance (MOS capacitance) and the wiring capacitance of the wiring connected to the binning switch 81 with values corresponding to on and off. It is added to the capacity of the floating diffusion FD of the target pixel PXL, and is formed so that the capacity of the floating diffusion FD can be optimized and the conversion gain can be adjusted to an optimal value according to the mode.
  • the reset elements are shared by all the pixels in one column... PXLn-1, PXLn, PXLn + 1,...
  • a power supply line VDD (not shown in FIG. 5) formed adjacent to the floating diffusion FD and the pixel PXLN-1 on the other end side of one column is connected to the wiring WR in a cascade manner corresponding to each pixel.
  • a first binning transistor (switch) 81N-1 (not shown) which is the other end side functions as a shared reset element.
  • the solid-state imaging device 10 of the first embodiment With such a configuration, according to the solid-state imaging device 10 of the first embodiment, the number of connections of the floating diffusion FD can be switched flexibly, and the expandability of the dynamic range is excellent. Then, the solid-state imaging device 10 of the first embodiment can adjust the capacity of the floating diffusion FD to optimize it, and can obtain a conversion gain of any optimum value according to the mode. SN can be optimized, desired output characteristics can be obtained, and as a result, a high-quality image can be obtained. Further, since the solid-state imaging device 10 of the first embodiment has a small number of transistors in the pixel, the PD aperture ratio can be increased, and the photoelectric conversion sensitivity and the number of saturated electrons can be increased.
  • the capacitance of the floating diffusion FD of the read target pixel PXL is optimized with the value according to whether the first binning transistor (binning switch) 81 is on or off, and the conversion gain is adjusted to the optimum value according to the mode.
  • the main additional capacity component added for this purpose will be described.
  • a so-called contact for connection with an upper layer with respect to a gate, a diffusion layer or the like is referred to as a contact wiring as a part of the wiring.
  • FIG. 6 is a diagram showing a simplified cross section of the main parts of the pixel PXL and the capacitance variable unit 80 in the solid-state imaging device 10 according to the first embodiment of the present invention, and is an additional capacitance added to the capacitance of the floating diffusion FD. It is a figure for demonstrating a component.
  • a photodiode PD, a transfer transistor TG-Tr, a floating diffusion FD, and a first binning transistor are provided on the front side (one side) of a semiconductor substrate 200 (hereinafter also referred to simply as a substrate).
  • (Binning switch) 81 is formed in parallel.
  • the gate (GT-TG) 201 is provided between the photoelectric conversion of the photodiode PD functioning as the source / drain and one end side of the charge storage region 202 and the n + diffusion layer 203 functioning as the floating diffusion FD.
  • a gate oxide film 204 is formed on the channel formation region.
  • the first binning transistor 81 includes a gate (GT-BIN) 205, one n + diffusion layer 206 that functions as a source / drain, and the other diffusion layer 207.
  • the gate (GT-BIN) 205 is formed on the channel formation region between the n + diffusion layer 206 and the n + diffusion layer 207 functioning as the source / drain via the gate oxide film 208. ing.
  • a p + diffusion layer 209 functioning as a connection electrode with a reference potential VSS (for example, ground potential GND) is formed on the other end side of the photoelectric conversion and charge storage region 202 of the photodiode PD.
  • VSS for example, ground potential GND
  • One end (lower end) side of the contact wirings 210 to 214 is connected to 209.
  • a first contact wiring 210 for transmitting a control signal TG to the transfer transistor TG-Tr as a charge transfer gate portion.
  • n + diffusion layer 203 is connected with a second contact wiring 211 for connecting the floating diffusion FD to the gate of a source follower transistor SF-Tr as a source follower element.
  • a second contact wiring 211 connected to the floating diffusion FD and a third contact wiring 212 electrically connected via the wiring WR201. Has been.
  • the fourth contact wiring 213 connected to the pixel side of the next row is connected to the other n + diffusion layer 207 of the first binning transistor 81.
  • the fifth contact wiring 214 for connecting to the reference potential VSS is connected to the p + diffusion layer 209.
  • a wiring WR 202 for transmitting the capacitance change signal BIN is connected to the gate 205 of the first binning transistor 81.
  • the first contact wiring 210 to the fifth contact wiring 214 are formed including a first metal wiring 215 to a fifth metal wiring 219 as the first conductive layer (first metal layer) M1. .
  • the other end side of the first contact wiring 210 is connected to the first metal wiring 215.
  • the other end side of the second contact wiring 211 is connected to the second metal wiring 216.
  • the other end side of the third contact wiring 212 is connected to the third metal wiring 217.
  • the other end side of the fourth contact wiring 213 is connected to the fourth metal wiring 218.
  • the other end side of the fifth contact wiring 214 is connected to the fifth metal wiring 219.
  • a sixth metal wiring 220 as M2 is formed.
  • the sixth metal wiring 220 as the second conductive layer (second metal layer) M2 is the third metal wiring among the first metal wiring 215 to the fifth metal wiring 219. 217 and the fourth metal wiring 218 are arranged so as to face each other so that a capacitance can be formed.
  • the sixth metal wiring 220 serving as the second conductive layer (second metal layer) M2 is connected to the first conductive layer (first metal layer) via the wiring WR203 connected to the reference potential VSS. It is connected to the fifth metal wiring 219 of M1.
  • the first is the gate capacitance C0 of the source follower transistor SF-Tr as the source follower element.
  • the second is an inter-wiring capacitance C1 between the first contact wiring 210 and the second contact wiring 211.
  • the third is the junction capacitance C2 in the n + diffusion layer 203 that forms the floating diffusion FD.
  • Fourth inter-wiring capacitance between the third metal wiring 217 of the first conductive layer (first metal layer) M1 and the sixth metal wiring 220 of the second conductive layer (second metal layer) M2.
  • C3 is the gate capacitance C4 of the first binning transistor 81.
  • Sixth the inter-wiring capacitance between the fourth metal wiring 218 of the first conductive layer (first metal layer) M1 and the sixth metal wiring 220 of the second conductive layer (second metal layer) M2 C5.
  • the capacitance Cfd of the floating diffusion FD of the pixel to be read PXL has a value corresponding to whether the first binning transistor 81 is on or off, and the parasitic capacitance of the MOS transistor (MOS capacitance, junction capacitance or gate). Capacity) and inter-wiring capacity.
  • the solid-state imaging device 10 can optimize the capacitance of the floating diffusion FD by adjusting the capacity, and can obtain a conversion gain of any optimum value depending on the mode. This makes it possible to optimize the SN at the conversion gain switching point, to obtain desired output characteristics, and to obtain a high-quality image.
  • FIG. 7 is a diagram showing a comparison between the on / off state of the first binning transistor 81 and the conversion gain and the adjusted total capacity of the floating diffusion FD in the first embodiment.
  • the conversion gain is a high conversion gain (High).
  • the capacitance Cfd of the floating diffusion FD of the read target pixel PXL, the gate capacitance C0 of the source follower transistor SF-Tr, the inter-wire capacitance C1 between the first contact wiring 210 and the second contact wiring 211, and the floating diffusion FD The junction capacitance C2 in the n + diffusion layer 203 forming the first metal layer 217 and the third metal wiring 217 of the first conductive layer (first metal layer) M1 and the second of the second conductive layer (second metal layer) M2.
  • the first total capacity of the floating diffusion FD in the case of this high conversion gain is Cbin1.
  • the conversion gain is a low conversion gain (Low).
  • the gate capacitance C0 of the source follower transistor SF-Tr, the interwiring capacitance C1 between the first wiring 210 and the second wiring 211, and the floating diffusion FD are formed in the capacitance Cfd of the floating diffusion FD of the read target pixel PXL.
  • FIG. 8 is a diagram illustrating input / output characteristics of the high gain signal and the low gain signal in the solid-state imaging device 10 according to the first embodiment.
  • FIGS. 9A and 9B are diagrams illustrating input / output characteristics of a high gain signal and a low gain signal in a solid-state imaging device as a comparative example that does not consider additional capacitance.
  • the horizontal axis represents the input optical signal (converted charge amount) Q [e]
  • the vertical axis represents the signal voltage Sig after charge-voltage conversion.
  • the left vertical axis represents the signal Sig after charge-voltage conversion
  • the right vertical axis represents noise after charge-voltage conversion.
  • the signal voltage Sig and the conversion gain CG are given by the following equations.
  • the dynamic range can be expanded by increasing the number of switches connected in series to the floating diffusion FD and increasing the capacity of the floating diffusion FD, resulting in a difference in conversion efficiency. It can be realized by increasing the size.
  • the solid-state imaging device of the comparative example particularly in the case of a method for dynamically switching the conversion gain by switching the number of switches connected within the same exposure period, and reading the signal a plurality of times to expand the dynamic range performance of the moving image As shown in FIGS. 9A and 9B, there is a disadvantage that the noise at the time of signal switching increases, the SN ratio of the image including the signal near the switching is deteriorated, and the image quality is lowered. .
  • the capacity of the floating diffusion FD can be adjusted and optimized, and a conversion gain of any optimum value can be obtained according to the mode.
  • a conversion gain of any optimum value can be obtained according to the mode.
  • FIG. 10 is a timing chart for explaining an operation for realizing a wide dynamic range when a binning switch (binning transistor) is applied to the variable capacitance unit according to the first embodiment.
  • the capacitance change signal corresponding to the pixels at both ends in the column direction of the readout pixel is set to the L level to set the non-reset state.
  • the capacitance change signals BINn ⁇ 1 and BINn + 1 corresponding to the pixels PXLn ⁇ 1 and PXLn + 1 at both ends in the column direction of the readout pixel PXLn are set to the non-reset state by setting them to the L level.
  • the capacitance change signals BINn and BINn + 2 (not shown) corresponding to the pixels PXLn and PXLn + 2 (not shown) at both ends in the column direction of the readout pixel PXLn + 1 are set to the non-reset state by setting them to the L level.
  • the capacitance change signal BIN corresponding to a truly adjacent pixel is not set to the L level, and a plurality (2 or 2) is selected depending on the connection mode. (More than that)
  • the capacitance change signal BIN corresponding to the pixels separated from the row is set to the L level to make the non-reset state.
  • the control signal SEL connected to each pixel PXLn in the selected row is H
  • the selection transistor SEL-Tr of the pixel PXLn becomes conductive.
  • all the first binning transistors 81n ⁇ 1, 81n, 81n + 1 are selected during the reset period PR11, and the capacitance change signals BINn ⁇ 1, BINn, BINn + 1 are selected as the reset signals during the H level period.
  • each floating diffusion FD is reset to the potential of the power supply line VDD.
  • the capacitance change signals BINn ⁇ 1 and BINn + 1 are switched to the L level, and the first binning transistors 81n ⁇ 1 and 81n + 1 are switched to the non-conductive state.
  • the capacitance change signal BINn is held at the H level, and the first binning transistor 81n is held conductive.
  • the first binning transistors 81n ⁇ 1 and 81n + 1 are switched to the non-conductive state, and the first binning transistor 81n is maintained in the conductive state, whereby the reset period PR11 ends, and the capacitance of the floating diffusion FD of the pixel PXLn
  • the (charge amount) is changed from the first total capacitance Cbin1 to the second total capacitance Cbin1 + Cbin2 so that the first total capacitance of the adjacent pixel PXLn + 1 is increased to the total capacitance value.
  • a period until the transfer period PT11 is started is a first readout period PRD11 in which a pixel signal in the reset state is read out.
  • the capacitance (charge amount) of the floating diffusion FD is set to the second total capacitance by the read unit 70 while the capacitance change signal BINn is held at the H level.
  • the first low conversion gain mode readout LCG 11 is performed to read out the pixel signal with the low conversion gain (second conversion gain) changed to the capacitance value obtained by adding the first total capacitance of the pixel PXLn + 1.
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (LCG11).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the capacitance change signal BINn is switched to L (low level), and the capacitance (charge amount) of the floating diffusion FD. Is changed from the second total capacity Cbin1 + Cbin2 to the first total capacity Cbin1. In this case, the first total capacity of the adjacent pixel PXLn + 1 is not summed up, and is changed so as to decrease to the first total capacity of only the pixel PXLn.
  • the first high conversion gain mode reading HCG11 is performed in which the reading unit 70 reads out the pixel signal with a high conversion gain (first conversion gain) in which the capacitance (charge amount) of the floating diffusion FD is changed. Is done.
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (HCG11).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the first read period PRD11 ends and the first transfer period PT11 starts.
  • the capacity change signal BINn is held at the L level for a predetermined period immediately before the start of the substantially second transfer period PT12 after the first transfer period PT11 has elapsed.
  • the transfer transistor TG-Tr is selected when the control signal TG is at the H level and becomes conductive, and the charges (electrons) photoelectrically converted and accumulated by the photodiode PD are transferred to the floating diffusion FD. Is done.
  • the second read period PRD12 in which a pixel signal corresponding to the charge accumulated by photoelectric conversion by the photodiode PD is read.
  • the capacitance (charge amount) of the floating diffusion FD is set to the first total capacitance by the readout unit 70 in a state where the capacitance change signal BINn is set to the L level.
  • a second high conversion gain mode readout HCG 12 is performed to read out the pixel signal with a high conversion gain (first conversion gain) set to Cbin1.
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (HCG12).
  • the signal is output to the signal line LSGN, supplied to the readout circuit 40, and held, for example.
  • the capacitance change signal BINn is switched to the H level, and the capacitance (charge amount) of the floating diffusion FD becomes the first.
  • the total capacitance Cbin1 is changed to the second total capacitance Cbin1 + Cbin2 so that the first total capacitance of the adjacent pixel PXLn + 1 is increased to the total capacitance value.
  • the second transfer period PT12 is substantially parallel to the capacity change. At this time, the capacity change signal BINn is held at the H level even after the second transfer period PT12 has elapsed.
  • the transfer transistor TG-Tr is selected during the period when the control signal TG is at the high level (H) and becomes conductive, and the charge (electrons) photoelectrically converted and stored by the photodiode PD is floating diffusion. Transferred to FD. After the elapse of the second transfer period PT12 (the transfer transistor TG-Tr is in a non-conductive state), a third readout period PRD13 for further reading out a pixel signal corresponding to the charge photoelectrically converted and accumulated by the photodiode PD is entered. .
  • the capacitance (charge amount) of the floating diffusion FD is set to the second total capacitance by the readout unit 70 while the capacitance change signal BINn is held at the H level. Then, the second low conversion gain mode readout LCG 12 is performed to read out the pixel signal with the low conversion gain (second conversion gain) set to the capacitance value obtained by adding the first total capacitance of the pixel PXLn + 1.
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (LCG12).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the difference between the readout signal VSL (LCG12) of the second low conversion gain mode readout LCG12 and the readout signal VSL (LCG11) of the first low conversion gain mode readout LCG11 ⁇ VSL (LCG12) ⁇ VSL (LCG11) ⁇ is taken and the CDS process is performed.
  • each pixel of the selected (n + 1) th row instead of the nth row.
  • the control signal SEL connected to PXLn + 1 is set to H level, and the selection transistor SEL-Tr of the pixel PXLn is turned on.
  • the capacity change signal BINn is held at the H level when the nth row is accessed.
  • all the first binning transistors 81n-1, 81n, 81n + 1 are selected during the reset period PR12, and the capacitance change signals BINn-1, BINn, BINn + 1 are selected as the reset signals during the H level period.
  • the conduction state is established, and each floating diffusion FD is reset to the potential of the power supply line VDD.
  • the capacitance change signal BINn is switched to the L level, and the first binning transistor 81n is switched to the non-conductive state.
  • the capacitance change signals BINn + 1 and BINn-1 are held at the H level, and the first binning transistors 81n + 1 and 81n-1 are held in the conductive state.
  • the first binning transistor 81n is switched to the non-conductive state, and the first binning transistors 81n + 1 and 81n-1 are held in the conductive state, whereby the reset period PR12 ends, and the capacitance of the floating diffusion FD of the pixel PXLn + 1 (The charge amount is changed from the first total capacitance Cbin1 to the second total capacitance Cbin1 + Cbin2 so that the first total capacitance of the adjacent pixel PXLn + 2 is increased to the total capacitance value.
  • a period until the transfer period PT13 is started is a first readout period PRD14 for reading out the pixel signal in the reset state.
  • the capacitance (charge amount) of the floating diffusion FD is set to the second total capacitance by the read unit 70 while the capacitance change signal BINn + 1 is held at the H level.
  • a first low conversion gain mode readout LCG 13 is performed to read out a pixel signal with a low conversion gain (second conversion gain) that is changed to a capacitance value obtained by adding the first total capacitance of Cbin1 + Cbin2 and the pixel PXLn + 1. .
  • the source follower transistor SF-Tr converts the charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is read as a column output read signal VSL (LCG13).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the capacitance change signal BINn + 1 is switched to L (low level), and the capacitance (charge amount) of the floating diffusion FD Is changed from the second total capacity Cbin1 + Cbin2 to the first total capacity Cbin1.
  • the first total capacitance of the adjacent pixel PXLn + 2 is not summed, and the first total capacitance Ctot1 of the pixel PXLn + 1 is changed.
  • the first high conversion gain mode readout HCG 13 is used to read out the pixel signal with the high conversion gain (first conversion gain) in which the capacitance (charge amount) of the floating diffusion FD is changed by the readout unit 70. Is done.
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (HCG13).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the first read period PRD14 ends and the first transfer period PT13 starts.
  • the capacity change signal BINn + 1 is held at the L level for a predetermined period immediately before the start of the substantially second transfer period PT14 after the first transfer period PT13 has elapsed.
  • the transfer transistor TG-Tr is selected when the control signal TG is at the H level and becomes conductive, and the charges (electrons) photoelectrically converted and accumulated by the photodiode PD are transferred to the floating diffusion FD. Is done.
  • the second read period PRD15 in which the pixel signal corresponding to the charge accumulated by photoelectric conversion of the photodiode PD is read.
  • the capacitance (charge amount) of the floating diffusion FD is set to the first total capacitance by the readout unit 70 in a state where the capacitance change signal BINn + 1 is set to the L level.
  • a second high conversion gain mode readout HCG 14 is performed to read out the pixel signal with a high conversion gain (first conversion gain) set to Cbin1.
  • the source follower transistor SF-Tr converts the charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is read as a column output read signal VSL (HCG14).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the capacitance change signal BINn + 1 is switched to the H level, and the capacitance (charge amount) of the floating diffusion FD is the first.
  • the total capacitance Cbin1 is changed to the second total capacitance Cbin1 + Cbin2 so that the first total capacitance of the adjacent pixel PXLn + 2 is increased to the total capacitance value.
  • the second transfer period PT14 is substantially parallel to the capacity change. At this time, the capacity change signal BINn + 1 is held at the H level even after the second transfer period PT14 has elapsed.
  • the transfer transistor TG-Tr is selected when the control signal TG is at the H level and becomes conductive, and the charges (electrons) photoelectrically converted and accumulated by the photodiode PD are transferred to the floating diffusion FD. Is done.
  • a third readout period PRD16 for further reading out the pixel signal corresponding to the charge photoelectrically converted and accumulated by the photodiode PD is entered. .
  • the capacitance (charge amount) of the floating diffusion FD is set to the second total capacitance by the readout unit 70 while the capacitance change signal BINn + 1 is held at the H level.
  • a second low conversion gain mode readout LCG 14 is performed to read out the pixel signal with a low conversion gain (second conversion gain) set to a capacitance value obtained by adding the first total capacitance of Cbin1 + Cbin2 and the pixel PXLn + 1. .
  • the source follower transistor SF-Tr converts the electric charge of the floating diffusion FD into a voltage signal with a gain corresponding to the amount of electric charge (potential), and the vertical signal is output as a column output read signal VSL (LCG14).
  • the signal is output to the signal line LSGN, supplied to the read circuit 40, and held, for example.
  • the readout signal VSL (HCG14) of the second high conversion gain mode readout HCG14 and the readout signal VSL (HCG13) of the first high conversion gain mode readout HCG13 is taken and the CDS process is performed.
  • the difference between the readout signal VSL (LCG14) of the second low conversion gain mode readout LCG14 and the readout signal VSL (LCG13) of the first low conversion gain mode readout LCG13 ⁇ VSL (LCG14) ⁇ VSL (LCG13) ⁇ is taken and CDS processing is performed.
  • the first binning switches 81n-1, 81n, 81n + 1 are turned on / off by the capacity change signals BINn-1, BINn, BINn + 1.
  • the number of floating diffusions FD to be connected is switched to one or more to change the capacity of the floating diffusion FD of the pixel to be read, and the conversion gain of the floating diffusion FD of the pixel PXLn or PXLn + 1 to be read is switched.
  • the first binning switch 81 has the parasitic capacitance (MOS capacitance) and the wiring capacitance of the wiring connected to the binning switch 81 turned on and off. A corresponding value is added to the capacitance of the floating diffusion FD of the readout target pixel PXL, and the capacitance of the floating diffusion FD is optimized so that the conversion gain can be adjusted to an optimal value according to the mode.
  • MOS capacitance parasitic capacitance
  • the capacitance of the floating diffusion FD can be adjusted and optimized, and the conversion gain can be obtained to any optimum value according to the mode. It is possible to optimize the SN at the switching point, to obtain desired output characteristics, and to obtain a high-quality image. In addition, noise can be reduced and sensitivity can be increased while increasing the storage capacity, and the dynamic range can be expanded without impairing the optical characteristics.
  • the charge (electrons) photoelectrically converted in one accumulation period is reduced in the high conversion gain mode and low in one readout period inside the pixel.
  • the conversion gain mode can be switched to output signals, and both bright and dark signals can be output, reset noise in the high conversion gain mode and low conversion gain mode can be canceled, and the occurrence of moving object distortion can be suppressed.
  • a wide dynamic range can be realized, and as a result, a high image quality can be realized.
  • the number of floating diffusion FD connections can be flexibly switched, and the expandability of the dynamic range is excellent.
  • the PD aperture ratio can be increased, and the photoelectric conversion sensitivity and the number of saturated electrons can be increased.
  • FIG. 11 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the second embodiment of the present invention.
  • the difference between the image PXLA and the capacity variable unit 80A of the second embodiment and the capacity variable unit 80 of the first embodiment is as follows.
  • a single floating diffusion FD includes a plurality of (in this example, two) photodiodes PDa and PDb, and transfer transistors TGa-Tr and TGb-Tr.
  • a pixel sharing structure is used.
  • FIG. 12 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the third embodiment of the present invention.
  • the capacity variable unit 80B of the third embodiment is different from the capacity variable unit 80 of the first embodiment as follows.
  • the third embodiment in addition to the first binning transistors (binning switches) 81n ⁇ 1, 81n, 81n + 1 that are cascaded on the wiring WR and formed to correspond to each pixel, each pixel Between the floating diffusion FD of PXLn-1, PXLn, PXLn + 1 and the nodes NDn-1, NDn, NDn + 1 of the wiring WR, for example, second binning transistors (binning switches) 82n-1, formed by NMOS transistors, 82n and 82n + 1 are connected.
  • the first binning transistors 81n-1, 81n, 81n + 1 are selectively turned on and off by the first capacitance change signals BIN1n-1, BIN1n, BIN1n + 1, respectively, and the second binning transistors 82n-1, 82n, 82n + 1 Are selectively turned on and off by the second capacitance change signals BIN2n-1, BIN2n, and BIN2n + 1, respectively.
  • the first capacitance change signals BIN1n-1, BIN1n, BIN1n + 1 and the second capacitance change signals BIN2n-1, BIN2n, BIN2n + 1 form a pair, and at the same timing (in phase) It can be switched between H level and L level.
  • the first binning transistors 81n-1, 81n, 81n + 1 are used for connection and disconnection of adjacent FD wirings WR.
  • the second binning transistors 82n-1, 82n, 82n + 1 are arranged in the vicinity of the transfer transistor TG-Tr of each pixel PXLn-1, PXLn, PXLn + 1, and in the high conversion gain mode, the parasitic capacitance of the floating diffusion FD node is Used to minimize.
  • connection portion between the pixel PXLn ⁇ 1, PXLn, PXLn + 1 and the adjacent pixel above the first binning transistors 81n ⁇ 1, 81n, 81n + 1 and the power source Overflow drain (OFD) gates 83n-1, 83n, 83n + 1 are connected to the line VDD.
  • the OFD gates 83n-1, 83n, 83n + 1 discharge overflow electrons to a power supply line (terminal) so that electrons (charges) overflowing from the photodiode PD to the floating diffusion FD do not leak to adjacent pixels at high luminance. .
  • the voltages of the OFD gates 83n-1, 83n, 83n + 1 are set higher than the L level voltages of the first capacitance change signals BIN1n-1, BIN1n, BIN1n + 1 and the second capacitance change signals BIN2n-1, BIN2n, BIN2n + 1. Accordingly, it is possible to prevent the potential of the floating diffusion FD of the adjacent pixel from being lowered due to electrons (charges) overflowing from the photodiode PD.
  • OFD gates 83n-1, 83n, 83n + 1 may be used for resetting. Compared to the configuration including the reset element and the binning switch, the number of elements connected to the floating diffusion FD node is small, and thus the characteristics at the time of high conversion gain are excellent.
  • the first binning transistor is denoted by the symbol BIN. Indicated by MC, the second binning transistor is designated BIN It may be indicated by FD.
  • the first binning transistor 81 and the second binning transistor 82 have parasitic capacitance (MOS capacitance) and wiring capacitance of wiring connected to the binning transistors 81 and 82.
  • MOS capacitance parasitic capacitance
  • wiring capacitance of wiring connected to the binning transistors 81 and 82 are added to the capacitance of the floating diffusion FD of the pixel to be read PXL with a value corresponding to on and off, and the capacitance of the floating diffusion FD is optimized so that the conversion gain can be adjusted to the optimum value according to the mode. Yes.
  • two first binning transistors 81 and a second binning transistor 82 are provided to switch the capacitance of the floating diffusion FD.
  • a gap between the high conversion gain and the low conversion gain is obtained.
  • a third total capacitance Ctot13 that realizes an intermediate conversion gain having a value of can be obtained.
  • it may be configured to read in the intermediate conversion gain reading mode, but the high conversion gain reading is replaced with the high conversion gain reading or the low conversion gain reading instead of the high conversion gain reading.
  • it can be configured to process as low conversion gain readout.
  • the capacity and the number of connections of the floating diffusion FD can be flexibly switched, and the expandability of the dynamic range is excellent. Then, the solid-state imaging device 10B of the third embodiment can adjust the capacity of the floating diffusion FD to optimize it, and can obtain a conversion gain of any optimum value according to the mode. SN can be optimized, desired output characteristics can be obtained, and as a result, a high-quality image can be obtained.
  • the capacitance of the floating diffusion FD of the read target pixel PXL is optimized with the values according to whether the first binning transistor (binning switch) 81 and the second binning transistor (binning switch) 82 are on or off.
  • the main additional capacitance component added to adjust the conversion gain to the optimum value according to the mode will be described.
  • a so-called contact for connection with an upper layer with respect to a gate, a diffusion layer or the like is referred to as a contact wiring as a part of the wiring.
  • FIG. 13 is a diagram showing a simplified cross section of the main parts of the pixel PXL and the capacity variable section 80B in the solid-state imaging device 10B according to the third embodiment of the present invention, and is an additional capacity added to the capacity of the floating diffusion FD. It is a figure for demonstrating a component.
  • a photodiode PD, a transfer transistor TG-Tr, a floating diffusion FD, and a second binning transistor (binning switch) are provided on the front surface side (one surface side) of a semiconductor substrate (hereinafter simply referred to as a substrate) 200B. ) 82, a first binning transistor (binning switch) 81, and an OFD gate 83 are formed in parallel.
  • the gate (GT-TG) 221 is between the photoelectric conversion of the photodiode PD functioning as the source / drain and the one end side of the charge storage region 222 and the n + diffusion layer 223 functioning as the floating diffusion FD.
  • a gate oxide film 224 is formed on the channel formation region.
  • the second binning transistor 82 includes a gate (GT-BIN2) 225, one n + diffusion layer 223 functioning as a source / drain, and the other diffusion layer 226.
  • the gate (GT-BIN2) 225 includes a gate oxide film 227 on the channel formation region between the n + diffusion layer 223 and the n + diffusion layer 226 functioning as the floating diffusion FD and the source / drain. Is formed through.
  • the first binning transistor 81 includes a gate (GT-BIN1) 228, one n + diffusion layer 229 that functions as a source / drain, and the other n + diffusion layer 230.
  • the gate (GT-BIN1) 228 is formed on the channel formation region between the n + diffusion layer 229 and the n + diffusion layer 230 functioning as the source / drain via the gate oxide film 231.
  • an element isolation region (STI) 232 is formed between the other n + diffusion layer 226 of the second binning switch 82 and the other n + diffusion layer 230 of the first binning transistor 81. .
  • the OFD gate 83 includes a gate (GT-OFD) 233, one n + diffusion layer 229 that functions as a source / drain, and the other n + diffusion layer 234.
  • the gate (GT-OFD) 233 is formed via a gate oxide film 235 on the channel formation region between the n + diffusion layer 229 and the n + diffusion layer 234 functioning as a source / drain.
  • a p + diffusion layer 236 that functions as a connection electrode with the reference potential VSS (for example, the ground potential GND) is formed.
  • One end (lower end) side of the contact wirings 237 to 245 is connected to the n + diffusion layers 229 and 230 forming 81, the gate 233 forming the OFD gate 83, the n + diffusion layer 234, and the p + diffusion layer 236.
  • a first contact wiring 237 for transmitting a control signal TG to the transfer transistor TG-Tr as a charge transfer gate portion.
  • n + diffusion layer 223 Connected to the n + diffusion layer 223 is a second contact wiring 238 for connecting the floating diffusion FD to the gate of the source follower transistor SF-Tr as a source follower element.
  • a third contact wiring 239 for transmitting the second capacitance change signal BIN2 to the second binning transistor 82 is connected to the gate 225 of the second binning transistor 82.
  • the second n + diffusion layer 226 of the second binning transistor 82 is electrically connected to the fifth contact wiring 241 connected to the one diffusion layer 229 of the first binning transistor 81 via the wiring WR211.
  • the fourth contact wiring 240 is connected.
  • a fifth contact wiring 241 is connected to one n + diffusion layer 229 of the first binning transistor 81.
  • a sixth contact wiring 242 connected to the pixel side of the next row is connected to the other n + diffusion layer 230 of the first binning transistor 81.
  • the seventh contact wiring 243 for transmitting the control signal OFRST to the gate 233 is connected to the gate 233 of the OFD gate 83.
  • n + diffusion layer 234 of the OFD gate 83 is connected with an eighth contact wiring 244 for connection to the power supply potential VDD.
  • a ninth contact wiring 245 for connecting to the reference potential VSS is connected to the p + diffusion layer 236.
  • a wiring WR222 for transmitting the first capacitance change signal BIN1 is connected to the gate 228 of the first binning transistor 81.
  • the first contact wiring 237 to the ninth contact wiring 245 are formed including the first metal wiring 246 to the ninth metal wiring 254 as the first conductive layer (first metal layer) M1. .
  • the other end side of the first contact wiring 237 is connected to the first metal wiring 246.
  • the other end side of the second contact wiring 238 is connected to the second metal wiring 247.
  • the other end side of the third contact wiring 239 is connected to the third metal wiring 248.
  • the other end side of the fourth contact wiring 240 is connected to the fourth metal wiring 249.
  • the other end side of the fifth contact wiring 241 is connected to the fifth metal wiring 250.
  • the other end side of the sixth contact wiring 242 is connected to the sixth metal wiring 251.
  • the other end side of the seventh contact wiring 243 is connected to the seventh metal wiring 252.
  • the other end side of the eighth contact wiring 244 is connected to the eighth metal wiring 253.
  • the other end side of the ninth contact wiring 245 is connected to the ninth metal wiring 254.
  • the tenth metal wiring 255 is disposed (formed) between the fourth metal wiring 249 and the sixth metal wiring 251.
  • a second conductive layer (second metal layer) different from the first conductive layer M1 forming at least one wiring capable of forming a capacitance with the wiring of the first conductive layer (first metal layer) M1.
  • An eleventh metal wiring 256 as M2 is formed.
  • the eleventh metal wiring 256 of the second conductive layer (second metal layer) M2 and the tenth metal wiring 255 of the first conductive layer (first metal layer) M1 are the tenth. Are connected by contact wiring 257.
  • the eleventh metal wiring 256 as the second conductive layer (second metal layer) M2 is the fourth metal wiring of the first metal wiring 246 to the tenth metal wiring 255.
  • the eleventh metal wiring 256 as the second conductive layer (second metal layer) M2 is connected to the first conductive layer (first metal layer) via the wiring WR223 connected to the reference potential VSS. It is connected to the ninth metal wiring 254 of M1.
  • the first is the gate capacitance C10 of the source follower transistor SF-Tr as the source follower element.
  • the second is an interwiring capacitance C1 between the first contact wiring 237 and the second contact wiring 238.
  • the third is an interwiring capacitance C12 between the second contact wiring 238 and the third contact wiring 239.
  • the fourth is the junction capacitance C13 in the n + diffusion layer 223 that forms the floating diffusion FD.
  • the fifth is the gate capacitance C14 of the second binning transistor 82.
  • the seventh is an inter-wiring capacitance C16 between the fourth metal wiring 249 and the tenth metal wiring 255 of the first conductive layer (first metal layer) M1.
  • Eighth inter-wiring capacitance between the fifth metal wiring 250 of the first conductive layer (first metal layer) M1 and the eleventh metal wiring 256 of the second conductive layer (second metal layer) M2.
  • C17 The ninth is the gate capacitance C18 of the first binning transistor 81.
  • the tenth is the inter-wiring capacitance between the sixth metal wiring 251 of the first conductive layer (first metal layer) M1 and the eleventh metal wiring 256 of the second conductive layer (second metal layer) M2.
  • C19 The eleventh is an inter-wiring capacitance C20 between the sixth metal wiring 251 and the tenth metal wiring 255 of the first conductive layer (first metal layer) M1.
  • the capacitance Cfd of the floating diffusion FD of the read target pixel PXL has a value corresponding to the on / off state of the first binning transistor 81 and the second binning transistor 82, and the parasitic capacitance of the MOS transistor. (MOS capacitance, junction capacitance, gate capacitance, etc.) and inter-wiring capacitance are added.
  • the solid-state imaging device 10B according to the third embodiment can optimize the capacitance of the floating diffusion FD by adjusting the capacitance, and can obtain a conversion gain having any optimum value depending on the mode. This makes it possible to optimize the SN at the conversion gain switching point, to obtain desired output characteristics, and to obtain a high-quality image.
  • FIG. 14 shows the on / off and conversion gain of the first binning transistor (switch) 81 and the second binning transistor (switch) 82 in the third embodiment, and the total capacity of the floating diffusion FD after adjustment.
  • FIGS. 15A to 15D show the on / off and conversion gains of the first binning transistor (switch) 81 and the second binning transistor (switch) 82 in the third embodiment, and after adjustment. It is a figure which shows the relationship with the total capacity
  • FIG. 15A shows a simplified cross section of the main part of the pixel and variable capacitance unit 80.
  • FIG. 15B shows a state at high conversion gain
  • FIG. 15C shows a state at intermediate conversion gain
  • FIG. 15D shows a state at low conversion gain.
  • FIGS. 16A to 16C an additional capacitor is employed according to the on / off state of the first binning transistor (switch) 81 and the second binning transistor (switch) 82 in the third embodiment.
  • FIG. 16A shows the second binning switch (BIN FD) 82 is off, and the first binning switch (BIN) MC) 81 shows a state at the time of high conversion gain in an OFF state.
  • FIG. 16B shows the second binning switch (BIN FD) 82 is on, and the first binning switch (BIN) MC) 81 shows an intermediate conversion gain state in an off state.
  • FIG. 16C shows the second binning switch (BIN FD) 82 is on, and the first binning switch (BIN) MC) 81 shows the state at the time of low conversion gain in the on state.
  • the second binning switch (BIN FD) 82 is off, and the first binning switch (BIN) When the MC) 81 is in the OFF state, the conversion gain becomes a high conversion gain (High).
  • the first total capacitance Ctot11 of the floating diffusion FD in the case of this high conversion gain is Cbin11.
  • the conversion gain is an intermediate conversion gain (Middle).
  • the gate capacitance C14 of the second binning transistor 82, the fourth metal wiring 249 of the first conductive layer (first metal layer) M1, and the second capacitance of the second conductive layer (second metal layer) M2. 11 is connected to the inter-wiring capacitance C15 between the metal wirings 226, the fourth metal wiring 249 of the first conductive layer (first metal layer) M1, and the second conductive layer (second metal layer) M2.
  • the third total capacitance Ctot13 of the floating diffusion FD in the case of this intermediate conversion gain is Cbin11 + Cbin13.
  • the second binning switch (BIN FD) 82 is on, and the first binning switch (BIN) When the MC) 81 is on, the conversion gain is a low conversion gain (Low).
  • the second total capacitance Ctot12 of the floating diffusion FD in the case of this low conversion gain is Cbin11 + Cbin13 + Cbin12.
  • the capacitance value is the sum of the second total capacitance of adjacent pixels PXLn + 1.
  • FIG. 17 is a diagram illustrating input / output characteristics of a high gain signal, an intermediate gain signal, and a low gain signal in the solid-state imaging device 10 according to the third embodiment.
  • the horizontal axis represents the input optical signal (converted charge amount) Q [e]
  • the vertical axis represents the signal voltage Sig after charge-voltage conversion.
  • the capacity of the floating diffusion FD is adjusted and optimized, and an arbitrary optimum value is set according to the mode. Conversion gain can be obtained.
  • the SN at the switching point of the conversion gain can be optimized, and a desired output characteristic can be obtained, so that a high-quality image can be obtained.
  • the operation of realizing the wide dynamic range of the third embodiment is basically to read out the first and second capacitance change signals BIN1n + 1 and BIN2n + 1 of the pixel PXLn + 1 adjacent to the upper side of the read pixel, for example, the pixel PXLn, and read the pixel PXLn.
  • the same operations as those in the first embodiment described above are performed except that the first and second capacitance change signals BIN1n and BIN2n are switched to the H level and the L level at the same timing (in phase). Therefore, details of the operation of the third embodiment are omitted.
  • the third embodiment it is possible to further optimize the capacity of the floating diffusion FD as well as to obtain the same effect as that of the first embodiment described above, and to set an arbitrary optimum value depending on the mode. Conversion gain can be obtained. This makes it possible to further optimize the SN at the conversion gain switching point, to obtain desired output characteristics, and to obtain a high-quality image.
  • FIG. 18 is a diagram illustrating a configuration example of a pixel unit and a capacitance variable unit according to the fourth embodiment of the present invention.
  • FIGS. 19A to 19C an additional capacitor is employed in accordance with on / off of the first binning transistor (switch) 81 and the second binning transistor (switch) 82 in the fourth embodiment.
  • FIG. 19A shows the second binning switch (BIN FD) 82 is off, and the first binning switch (BIN) MC) 81 shows a state at the time of high conversion gain in an OFF state.
  • FIG. 19B shows the second binning switch (BIN FD) 82 is on, and the first binning switch (BIN) MC) 81 shows an intermediate conversion gain state in an off state.
  • FIG. 19C shows the second binning switch (BIN FD) 82 is on, and the first binning switch (BIN) MC) 81 shows the state at the time of low conversion gain in the on state.
  • one floating diffusion FD includes a plurality of (in this example, two) photodiodes PDa and PDb, and transfer transistors TGa-Tr, A pixel sharing structure shared by TGb-Tr is adopted.
  • FIG. 20 is a diagram showing a first example of a layout pattern corresponding to the configuration of the pixel portion and the capacitance variable portion in FIG. 18 and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 21 is a diagram showing a second example of a layout pattern corresponding to the configuration of the pixel portion and the variable capacitance portion in FIG. 18 and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 22 is a diagram illustrating a third example of a layout pattern corresponding to the configuration of the pixel portion and the variable capacitance portion in FIG. 18, and is a diagram for explaining a method for forming the inter-wiring capacitance.
  • FIG. 23 is a diagram for explaining a method of adjusting the MOS capacitance in the pixel portion and the capacitance variable portion in FIG.
  • one floating diffusion FD is connected between two photodiodes PDa and PDb and pixels shared by the transfer transistors TGa-Tr and TGb-Tr, and the first binning transistor (BIN MC) is connected.
  • the arranged wiring WR is formed in a substantially straight line by the metal wiring WRM of the first conductive layer (first metal layer) M1.
  • the ground wiring LGND is formed by the metal wiring of the second conductive layer (second metal layer) M2 in parallel with the metal wiring WRM so that a capacitance can be formed.
  • inter-wiring capacitors C15, C16, C17 and the like are formed between the metal wiring WRM of the first conductive layer M1 and the ground wiring LGND of the second conductive layer M2.
  • one floating diffusion FD is connected between two photodiodes PDa and PDb and pixels shared by the transfer transistors TGa-Tr and TGb-Tr, and the first binning transistor (BIN MC) is connected.
  • the arranged wiring WR is formed in a substantially straight line by the metal wiring WRM1 of the first conductive layer (first metal layer) M1, and the first conductive layer (first metal layer WRM1) is formed along the metal wiring WRM1.
  • the metal layers WRM2 and WRM3 (2 in this example) of the metal layer M1 are formed so as to be substantially linear and parallel.
  • the ground wiring LGND is formed of a metal solid wiring of the second conductive layer (second metal layer) M2 in parallel with the metal wiring WRM and capable of forming a capacitor. Between the metal wiring WRM of the first conductive layer M1 and the ground wiring LGND of the second conductive layer M2, inter-wiring capacitors C15, C16, C17 and the like are formed.
  • one floating diffusion FD is connected between two photodiodes PDa and PDb and pixels shared by the transfer transistors TGa-Tr and TGb-Tr, and a first binning transistor (BIN MC) is connected.
  • the wiring WR to be arranged is formed by being bent at a plurality of locations by the metal wiring WRM1 of the first conductive layer (first metal layer) M1, and along the metal wiring WRM1, the first conductive layer ( A plurality of (1 in this example) metal wirings WRM2 and WRM3 of the first metal layer (M1) are bent at a plurality of locations and formed in parallel.
  • the ground wiring LGND is formed of a metal solid wiring of the second conductive layer (second metal layer) M2 in parallel with the metal wiring WRM and capable of forming a capacitor. Between the metal wiring WRM of the first conductive layer M1 and the ground wiring LGND of the second conductive layer M2, inter-wiring capacitors C15, C16, C17 and the like are formed.
  • the adjustment of the MOS capacitance can be handled by changing the transistor sizes of the first binning transistor 81 and the second binning transistor 82.
  • the gate capacitance is adjusted by increasing the lengths of the gates 228 and 225 or increasing the thicknesses of the gate oxide films 231 and 227.
  • FIG. 24 is a diagram for explaining that the solid-state imaging device according to the embodiment of the present invention can be applied to both the front side irradiation type image sensor and the back side irradiation type image sensor.
  • FIG. 24A shows a simplified configuration of the front side illumination type image sensor
  • FIG. 24B shows a simplified configuration of the back side illumination type image sensor.
  • reference numeral 91 denotes a microlens array
  • 92 denotes a color filter group
  • 93 denotes a wiring layer
  • 94 denotes a silicon substrate.
  • the solid-state imaging device 10 of the present embodiment described above is as follows.
  • the present invention can be applied to both a front-illuminated image sensor (FSI) and a back-illuminated image sensor (BSI).
  • FSI front-illuminated image sensor
  • BSI back-illuminated image sensor
  • the solid-state imaging devices 10, 10A to 10F described above can be applied as imaging devices to electronic devices such as digital cameras, video cameras, portable terminals, surveillance cameras, medical endoscope cameras, and the like.
  • FIG. 25 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 100 includes a CMOS image sensor 110 to which the solid-state imaging device 10 according to the present embodiment can be applied.
  • the electronic device 100 further includes an optical system (lens or the like) 120 that guides incident light (forms a subject image) to the pixel region of the CMOS image sensor 110.
  • the electronic device 100 includes a signal processing circuit (PRC) 130 that processes an output signal of the CMOS image sensor 110.
  • PRC signal processing circuit
  • the signal processing circuit 130 performs predetermined signal processing on the output signal of the CMOS image sensor 110.
  • the image signal processed by the signal processing circuit 130 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • CMOS image sensor 110 As described above, by mounting the above-described solid-state imaging devices 10 and 10A to 10F as the CMOS image sensor 110, it is possible to provide a camera system with high performance, small size, and low cost. Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.

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Abstract

固体撮像装置10では、第1のビンニングスイッチ81は、MOS容量と、ビンニングスイッチ81に接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量に付加され、フローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整できるように形成されている。これにより、画質を向上させることができる。

Description

固体撮像装置、固体撮像装置の駆動方法、および電子機器
 本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
 光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置(イメージセンサ)として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが実用に供されている。
 CMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
 CMOSイメージセンサは、画素毎にフォトダイオード(光電変換素子)および浮遊拡散層(FD:Floating Diffusion、フローティングディフュージョン)を有するFDアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列(カラム)方向へと読み出すような列並列出力型が主流である。
 ところで、特性向上のため、広ダイナミックレンジを持つ高画質のCMOSイメージセンサを実現する方法が種々提案されている(たとえば特許文献1参照)。
 特許文献1には、画素内に設けられたフローティングディフィ―ジョンFDの容量を、同一画素からの信号読み出し期間内に、接続されたスイッチを切り替えることにより、被写体からの光信号の電荷―電圧変換利得(ゲイン)を効率的に調整して、変換できる光信号を最大化できる固体撮像装置が記載されている。
 この固体撮像装置において、利得(ゲイン)調整は、フォトダイオードに接続された、転送ゲートに接続される、フローティングディフィ―ジョンFDに直列に接続された、スイッチ(ビンニングスイッチ)の接続数によりフローティングディフュージョンFDの容量を段階的に調整する。
 このような固体撮像装置では、信号量が小さい場合、すなわち低照度の場合には、接続されたスイッチ数を最小化して、フローティングディフュージョンFDの容量を小さくして変換利得(ゲイン)を高くすることで感度を向上させる。
 一方、信号量が大きい場合、すなわちより高照度の場合には、段階的に接続スイッチ数を増やして、フローティングディフュージョンFDの容量を大きくして変換利得(ゲイン)を低くすることで感度を低くして、信号電荷量を大きい場合でも、電荷―電圧変換後に全信号電荷が電圧変換されることにより、低照度から高照度までの信号電荷―電圧変換が可能になり、ダイナミックレンジが拡大されるようになる。
特許5897752号
 上記した固体撮像装置において、ダイナミックレンジの拡大は、フローティングディフィ―ジョンFDに直列に接続されるスイッチの接続数を増やし、フローティングディフュージョンFDの容量を大きくすることで、結果として変換効率の差を大きくすることで実現可能となる。
 しかしながら、上記した固体撮像装置において、特に、同一露光期間内で、スイッチの接続本数を切り替えてダイナミックに変換利得を切り替え、複数回信号を読み出だし、動画のダイナミックレンジ性能を拡大する方式の場合、信号切り替え時のノイズが大きくなり、切り替え付近での信号を含む画像のSN比が劣化してしまい、画質が低下するという不利益がある。
 本発明は、画質を向上させることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
 本発明の第1の観点の固体撮像装置は、画素が配置された画素部を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替えられ、前記容量可変部は、少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間に接続され、前記容量変更信号に応じて選択的にオン、オフされる電界効果トランジスタにより形成されるビンニングスイッチを含み、読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替え可能であり、前記ビンニングスイッチは、少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成されている。
 本発明の第2の観点は、画素が配置された画素部を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替える固体撮像装置の駆動方法であって、前記容量可変部を少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間を電界効果トランジスタにより形成されるビンニングスイッチにより接続して形成し、前記ビンニングスイッチを、少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成し、前記容量変更信号に応じて前記ビンイングスイッチを選択的にオン、オフさせて、読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替える。
 本発明の第3の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、画素が配置された画素部を含み、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替えられ、前記容量可変部は、少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間に接続され、前記容量変更信号に応じて選択的にオン、オフされる電界効果トランジスタにより形成されるビンニングスイッチを含み、読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替え可能であり、前記ビンニングスイッチは、少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成されている。
 本発明によれば、画質を向上させることができる。
図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図2は、本第1の実施形態に係る画素の一例を示す回路図である。 図3(A)および(B)は、本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。 図4(A)~(C)は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 図5は、本発明の第1の実施形態に係る画素部および容量可変部の構成例を示す図である。 図6は、本発明の第1の実施形態に係る固体撮像装置における画素および容量可変部の主要部の簡略断面を示す図であって、フローティングディフュージョンの容量に付加される付加容量成分について説明するための図である。 図7は、本第1の実施形態における第1のビンニングトランジスタのオン、オフと変換利得、および調整後のフローティングディフュージョンのトータル容量との関係を対比して示す図である。 図8は、本第1の実施形態に係る固体撮像装置における高利得信号と低利得信号の入出力特性を示す図である。 図9(A)および(B)は、付加容量を考慮しない比較例としての固体撮像装置における高利得信号と低利得信号の入出力特性を示す図である。 図10は、本第1の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作を説明するためのタイミングチャートである。 図11は、本発明の第2の実施形態に係る画素部および容量可変部の構成例を示す図である。 図12は、本発明の第3の実施形態に係る画素部および容量可変部の構成例を示す図である。 図13は、本発明の第3の実施形態に係る固体撮像装置における画素および容量可変部の主要部の簡略断面を示す図であって、フローティングディフュージョンの容量に付加される付加容量成分について説明するための図である。 図14は、本第3の実施形態における第1のビンニングトランジスタおよび第2のビンニングトランジスタのオン、オフと変換利得、および調整後のフローティングディフュージョンのトータル容量との関係を対比して示す図である。 図15(A)~(D)は、本第3の実施形態における第1のビンニングトランジスタおよび第2のビンニングトランジスタのオン、オフと変換利得、および調整後のフローティングディフュージョンのトータル容量との関係をポテンシャルの遷移状態に関連付けて示す図である。 図16(A)~(C)は、本第3の実施形態における第1のビンニングトランジスタおよび第2のビンニングトランジスタのオン、オフに応じて付加容量が採用される配線上の範囲を模式的に示す図である。 図17は、本第3の実施形態に係る固体撮像装置における高利得信号と中間利得信号と低利得信号の入出力特性を示す図である。 図18は、本発明の第4の実施形態に係る画素部および容量可変部の構成例を示す図である。 図19(A)~(C)は、本第4の実施形態における第1のビンニングトランジスタおよび第2のビンニングトランジスタのオン、オフに応じて付加容量が採用される配線上の範囲を模式的に示す図である。 図20は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第1例を示す図であって、その配線間容量の形成方法について説明するための図である。 図21は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第2例を示す図であって、その配線間容量の形成方法について説明するための図である。 図22は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第3例を示す図であって、その配線間容量の形成方法について説明するための図である。 図23は、図13の画素部および容量可変部におけるMOS容量の調整方法について説明するための図である。 図24(A)および(B)は、本発明の実施形態に係る固体撮像装置が、表面照射型イメージセンサと裏面照射型イメージセンサの両方に適用が可能であることを説明するための図である。 図25は。本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
 10,10A~10F・・・固体撮像装置、20・・・画素部、200・・・半導体基板、210~214・・・第1のコンタクト配線~第5のコンタクト配線、M1・・・第1の導電層(第1のメタル層)、215~219・・・第1のメタル配線~第5のメタル配線、M2・・・第2の導電層(第2のメタル層)、220・・・第6のメタル配線、237~245・・・第1のコンタクト配線~第9のコンタクト配線、246~255・・・第1のメタル配線~第10のメタル配線、256・・・第11のメタル配線、30・・・垂直走査回路、40・・・読み出し回路、50・・・水平走査回路、60・・・タイミング制御回路、70・・・読み出し部、80,80A~80C・・・容量可変部、81・・・第1のビンニングスイッチ、82・・・第2のビンニングスイッチ、83・・・オーバーフロードレイン(OFD)ゲート、91・・・マイクロレンズアレイ、92・・・カラーフィルタ群、93・・・配線層、94・・・シリコン基板、100・・・電子機器、110・・・CMOSイメージセンサ、120・・・光学系、130・・・信号処理回路(PRC)。
 以下、本発明の実施形態を図面に関連付けて説明する。
(第1の実施形態)
 図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。
 本実施形態において、固体撮像装置10は、たとえばCMOSイメージセンサにより構成される。
 この固体撮像装置10は、図1に示すように、撮像部としての画素部20、垂直走査回路(行走査回路)30、読み出し回路(カラム読み出し回路)40、水平走査回路(列走査回路)50、およびタイミング制御回路60を主構成要素として有している。
 これらの構成要素のうち、たとえば垂直走査回路30、読み出し回路40、水平走査回路50、およびタイミング制御回路60により画素信号の読み出し部70が構成される。
 本第1の実施形態において、固体撮像装置10は、後で詳述するように、画素部20に行列状に配列される画素(または画素部20)は、フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部を含んで構成されている。
 固体撮像装置10においては、一つの電荷の蓄積期間(露光期間)後の一つの読み出し期間内の所定期間に容量可変部によりフローティングディフュージョンの容量が変更されて、この読み出し期間内に変換利得が切り替えられる。
 本第1の実施形態において、読み出し部70は、一つの読み出し期間に、容量可変部により設定される第1のトータル容量に応じた第1の変換利得で画素信号の読み出しを行う第1の変換利得モード読み出しと、容量可変部により設定される第2のトータル容量(第1のトータル容量と異なる)に応じた第2の変換利得で画素信号の読み出しを行う第2の変換利得モード読み出しと、を行うことが可能に構成されている。
 すなわち、本実施形態の固体撮像装置10は、一度の蓄積期間(露光期間)に光電変換された電荷(電子)に対して、一つの読み出し期間に、画素内部にて、第1の変換利得(たとえば高変換利得)モードと第2の変換利得(低変換利得)モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力するダイナミックレンジが広い固体撮像素子として提供される。
 なお、構成によっては、後で詳述するように、さらには、容量可変部により設定される第3のトータル容量(第1のトータル容量、第2のトータル容量と異なる)に応じた第3の変換利得(中間変換利得)で画素信号の読み出しを行う第3の変換利得モード読み出しを行うことが可能に構成されている。
 本第1の実施形態においては、容量可変部が、ビンニングスイッチ(ビンニングトランジスタ)を適用して構成される。
 本第1の実施形態においては、容量可変部は、キャパシタではなく、列方向に隣接する2つの画素PXLnのフローティングディフュージョンFD間に形成される配線に接続(配置)された第1のビンニングスイッチ、および画素PXLn+1のフローティングディフュージョンFDと電源線VDDとの間に接続された第1のビンニングスイッチにより構成されている。
 本第1の実施形態では、容量変更信号より第1のビンニングスイッチをオン、オフすることにより、接続するフローティングディフュージョンFD数を1または複数に切り替えて、読み出し対象画素のフローティングディフュージョンFDの容量を変更し、読み出される画素のフローティングディフュージョンFDの変換利得を切り替える。
 そして、本第1の実施形態では、第1のビンニングスイッチは、少なくとも、寄生容量と、ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって画素のフローティングディフュージョンFDの容量に付加されるように形成されている。
 これにより、本実施形態の固体撮像装置10は、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができ、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性をえることができ、ひいては高画質の画像を得ることができるように構成されている。
 本第1の実施形態の読み出し部70は、基本的に、フォトダイオードおよびフローティングディフュージョンの電荷を排出するリセット期間に続く蓄積期間に第1の変換利得モード読み出しと第2の変換利得モード読み出しを行う。
 また、本実施形態において、読み出し部70は、リセット期間に続く読み出し期間後に行われる少なくとも一つの転送期間後の読み出し期間において、第1の変換利得モード読み出しと第2の変換利得モード読み出しのうちの少なくともいずれかを行う。すなわち、転送期間後の読み出し期間において、第1の変換利得モード読み出しと第2の変換利得モード読み出しの両方を行う場合もある。さらに、第3の変換利得(中間変換利得)で画素信号の読み出しを行う第3の変換利得モード読み出しを行う場合もある。
 通常の画素読み出し動作においては、読み出し部70による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第1の変換利得モード読み出し(HCG)と第2の変換利得モード読み出し(LCG)、第3の変換利得モード読み出し(MCG)は、読み出しスキャン期間に行われる。
 以下、固体撮像装置10の各部の構成および機能の概要を説明した後、容量可変部の構成、それに関連した読み出し処理等について詳述する。
(画素部20および画素PXLの構成)
 画素部20は、フォトダイオード(光電変換素子)と画素内アンプとを含む複数の画素がN行×M列の2次元の行列状(マトリクス状)に配列されている。
 図2は、本実施形態に係る画素の一例を示す回路図である。
 この画素PXLは、たとえば光電変換部(光電変換素子)であるフォトダイオード(PD)を有する。
 このフォトダイオードPDに対して、電荷転送ゲート部(転送素子)としての転送トランジスタTG-Tr、リセット素子としてのリセットトランジスタRST-Tr、ソースフォロワ素子としてのソースフォロワトランジスタSF-Tr、および選択素子としての選択トランジスタSEL-Trをそれぞれ一つずつ有する。
 そして、画素PXLは、フローティングディフュージョンFD(Floating Diffusion;浮遊拡散層)に接続され、容量変更信号BINに応じてフローティングディフュージョンFDの容量を変更可能な容量可変部80を有している。
 フォトダイオードPDは、入射光量に応じた量の信号電荷(ここでは電子)を発生し、蓄積する。
 以下、信号電荷は電子であり、各トランジスタがn型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがp型トランジスタであっても構わない。
 また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない3トランジスタ(3Tr)画素を採用している場合にも有効である。
 各画素PXLにおいて、フォトダイオード(PD)としては、埋め込み型フォトダイオード(PPD)が用いられる。
 フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
 埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
 転送トランジスタTG-Trは、フォトダイオードPDとフローティングディフュージョンFDの間に接続され、制御線を通じてゲートに印加される制御信号TGにより制御される。
 転送トランジスタTG-Trは、制御信号TGがハイ(H)レベルの転送期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)をフローティングディフュージョンFDに転送する。
 リセットトランジスタRST-Trは、電源線VRstとフローティングディフュージョンFDの間に接続され、制御信号RSTを通じて制御される。
 なお、リセットトランジスタRST-Trは、電源線VDDとフローティングディフュージョンFDの間に接続され、制御信号RSTを通じて制御されるように構成してもよい。
 リセットトランジスタRST-Trは、制御信号RSTがHレベルの期間に選択されて導通状態となり、フローティングディフュージョンFDを電源線VRst(またはVDD)の電位にリセットする。
 なお、本第1の実施形態においては、後述するように、容量可変部80として用いられる第1のビンニングトランジスタ(81n,81n+1)がリセット素子としての機能を併せ持つように構成することも可能である。
 そして、第1のビンニングトランジスタ(81n,81n+1)を介して接続される複数の画素の全画素で、リセット期間PRにフローティングディフュージョンFDの電荷を排出する第1のビンニングトランジスタ(81n+1)によるリセット素子を共有している構成を採用することも可能である。
 ソースフォロワトランジスタSF-Trと選択トランジスタSEL-Trは、電源線VDDと垂直信号線LSGNの間に直列に接続されている。
 ソースフォロワトランジスタSF-TrのゲートにはフローティングディフュージョンFDが接続され、選択トランジスタSEL-Trは制御信号SELを通じて制御される。
 選択トランジスタSEL-Trは、制御信号SELがHレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタSF-TrはフローティングディフュージョンFDの電荷を電荷量(電位)に応じた利得をもって電圧信号に変換した列出力の読み出し信号VSLを垂直信号線LSGNに出力する。
 これらの動作は、たとえば転送トランジスタTG-Tr、リセットトランジスタRST-Tr、および選択トランジスタSEL-Trの各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
 画素部20には、画素PXLがN行×M列配置されているので、各制御信号SEL、RST、TG用の制御線はそれぞれN本、垂直信号線LSGNはM本ある。
 図1においては、各制御信号SEL、RST、TG用の制御線を1本の行走査制御線として表している。
 垂直走査回路30は、タイミング制御回路60の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
 また、垂直走査回路30は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードPDに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
 上述したように、通常の画素読み出し動作においては、読み出し部70の垂直走査回路30による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われる。
 図3(A)および(B)は、本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。
 選択トランジスタSEL-Trのオン(導通)、オフ(非導通)を制御する制御信号SELは、シャッタースキャン期間PSHTにはLレベルに設定されて選択トランジスタSEL-Trが非導通状態に保持され、読み出しスキャン期間PRDOにはHレベルに設定されて選択トランジスタSEL-Trが導通状態に保持される。
 そして、シャッタースキャン期間PSHTには、制御信号RSTがHレベルの期間に所定期間制御信号TGがHレベルに設定されて、リセットトランジスタRST-Trおよび転送トランジスタTG-Trを通じてフォトダイオードPDおよびフローティングディフュージョンFDがリセットされる。
 読み出しスキャン期間PRDOには、制御信号RSTがHレベルに設定されてリセットトランジスタRST-Trを通じてフローティングディフュージョンFDがリセットされ、このリセット期間PR後の読み出し期間PRD1にリセット状態の信号が読み出される。
 読み出し期間PRD1後に、所定期間、制御信号TGがHレベルに設定されて転送トランジスタTG-Trを通じてフローティングディフュージョンFDにフォトダイオードPDの蓄積電荷が転送され、この転送期間PT後の読み出し期間PRD2に蓄積された電子(電荷)に応じた信号が読み出される。
 なお、本第1の実施形態の通常の画素読み出し動作において、蓄積期間(露光期間)EXPは、一例として図3(B)に示すように、シャッタースキャン期間PSHTでフォトダイオードPDおよびフローティングディフュージョンFDをリセットして制御信号TGをLレベルに切り替えてから、読み出しスキャン期間PRDOの転送期間PTを終了するために制御信号TGをLレベルに切り替えるまでの期間である。
 読み出し回路40は、画素部20の各列出力に対応して配置された複数の列信号処理回路(図示せず)を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
 読み出し回路40は、相関二重サンプリング(CDS:Correlated Double Sampling)回路やADC(アナログデジタルコンバータ;AD変換器)、アンプ(AMP,増幅器)、サンプルホールド(S/H)回路等を含んで構成可能である。
 このように、読み出し回路40は、たとえば図4(A)に示すように、画素部20の各列出力の読み出し信号VSLをデジタル信号に変換するADC41を含んで構成されてもよい。
 あるいは、読み出し回路40は、たとえば図4(B)に示すように、画素部20の各列出力の読み出し信号VSLを増幅するアンプ(AMP)42が配置されてもよい。
 また、読み出し回路40は、たとえば図4(C)に示すように、画素部20の各列出力の読み出し信号VSLをサンプル、ホールドするサンプルホールド(S/H)回路43が配置されてもよい。
 水平走査回路50は、読み出し回路40のADC等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
 タイミング制御回路60は、画素部20、垂直走査回路30、読み出し回路40、水平走査回路50等の信号処理に必要なタイミング信号を生成する。
 以上、固体撮像装置10の各部の構成および機能の概要について説明した。
 次に、本第1の実施形態に係る容量可変部80の構成、付加容量の構成、それに関連した読み出し処理等について詳述する。
 本第1の実施形態においては、容量可変部80が、ビンニングスイッチ(ビンニングトランジスタ)を適用して構成される。
 図5は、本発明の第1の実施形態に係る画素部および容量可変部の構成例を示す図である。
 本第1の実施形態においては、容量可変部80は、キャパシタではなく、列方向に隣接する複数の画素PXLn-1,PXLn,PXLn+1のフローティングディフュージョンFD間に形成される配線WRに接続(配置)された第1のビンニングスイッチ81n-1,81n、81n+1、および画素PXLn+1のフローティングディフュージョンFDと電源線VDDとの間に接続された図示しない第1のビンニングスイッチにより構成されている。
 本第1の実施形態において、第1のビンニングスイッチ81(・・,n-1,n,n+1,・・)は絶縁ゲート型電界効果トランジスタ、たとえばnチャネルのMOS(NMOS)トランジスタにより形成されている。
 以下の説明では、ビンニングスイッチをビンニングトランジスタと呼ぶ場合もある。
 また、第1のビンニングトランジスタを符号BIN MCで示す場合もある。
 本第1の実施形態では、容量変更信号BINn-1,BINn,BINn+1により第1のビンニングスイッチ81n-1,81n,81n+1をオン、オフすることにより、接続するフローティングディフュージョンFD数を1または複数に切り替えて、読み出し対象画素のフローティングディフュージョンFDの容量を変更し、読み出される画素PXLnまたはPXLn+1のフローティングディフュージョンFDの変換利得を切り替える。
 そして、本第1の実施形態では、第1のビンニングスイッチ81は、寄生容量(MOS容量)と、ビンニングスイッチ81に接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量に付加され、フローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整できるように形成されている。
 本第1の実施形態においては、1列全画素・・PXLn-1,PXLn,PXLn+1・・でリセット素子が共有され、たとえば1列の一端側の画素PXL0(図5には図示せず)のフローティングディフュージョンFDと1列の他端側の画素PXLN-1に近接して形成される電源線VDD(図5には図示せず)間が、配線WRに各画素に対応しつつ縦続接続するように形成される第1のビンニングトランジスタ(スイッチ)・・81n-1,81n、81n+1・・を介して接続され、第1のビンニングスイッチ間の配線WR上のノード・・NDn-1,NDn,NDn+1・・と対応する画素・・PXLn-1,PXLn,PXLn+1・・のフローティングディフュージョンFDが接続されている。
 第1の実施形態では、最も他端側となる図示しない第1のビンニングトランジスタ(スイッチ)81N-1が共有のリセット素子として機能する。
 このような構成により、本第1の実施形態の固体撮像装置10によれば、フローティングディフュージョンFDの接続数を柔軟に切り替えることが可能であり、ダイナミックレンジの拡張性に優れる。
 そして、本第1の実施形態の固体撮像装置10は、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができ、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 また、本第1の実施形態の固体撮像装置10は、画素内のトランジスタ数が少ないため、PD開口率を高く、光電変換感度や飽和電子数を高めることができる。
 ここで、第1のビンニングトランジスタ(ビンニングスイッチ)81のオン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整するために付加される主要な付加容量成分について説明する。
 なお、ここでは、ゲートや拡散層等に対する上層との接続のためのいわゆるコンタクトは配線の一部としてコンタクト配線と呼ぶことにする。
 図6は、本発明の第1の実施形態に係る固体撮像装置10における画素PXLおよび容量可変部80の主要部の簡略断面を示す図であって、フローティングディフュージョンFDの容量に付加される付加容量成分について説明するための図である。
 図6の例では、半導体基板(以下、単に基板という場合もある)200の表面側(一面側に)に、フォトダイオードPD、転送トランジスタTG-Tr、フローティングディフュージョンFD、および第1のビンニングトランジスタ(ビンニングスイッチ)81が並列的に形成されている。
 転送トランジスタTG-Trにおいて、ゲート(GT-TG)201は、ソースドレインとして機能するフォトダイオードPDの光電変換および電荷蓄積領域202の一端側とフローティングディフュージョンFDとして機能するn+拡散層203との間のチャネル形成領域上にゲート酸化膜204を介して形成されている。
 第1のビンニングトランジスタ81は、ゲート(GT-BIN)205、並びにソースドレインとして機能する一方のn+拡散層206および他方の拡散層207を含んで形成されている。
 第1のビンニングトランジスタ81において、ゲート(GT-BIN)205は、ソースドレインとして機能するn+拡散層206とn+拡散層207との間のチャネル形成領域上にゲート酸化膜208を介して形成されている。
 また、基板200において、フォトダイオードPDの光電変換および電荷蓄積領域202の他端側には、基準電位VSS(たとえば接地電位GND)との接続電極として機能するp+拡散層209が形成されている。
 基板200に形成された転送トランジスタTG-Trのゲート201、フローティングディフュージョンFDを形成するn+拡散層203、第1のビンニングトランジスタ81を形成するゲート205、n+拡散層206,207、およびp+拡散層209には、コンタクト配線210~214の一端(下端)側が接続されている。
 転送トランジスタTG-Trのゲート201には、電荷転送ゲート部としての転送トランジスタTG-Trに制御信号TGを伝達するための第1のコンタクト配線210が接続されている。
 n+拡散層203には、フローティングディフュージョンFDを、ソースフォロワ素子としてのソースフォロワトランジスタSF-Trのゲートに接続するための第2のコンタクト配線211が接続されている。
 第1のビンニングトランジスタ81の一方のn+拡散層206には、フローティングディフュージョンFDに接続された第2のコンタクト配線211と配線WR201を介して電気的に接続される第3のコンタクト配線212が接続されている。
 第1のビンニングトランジスタ81の他方のn+拡散層207には、次の行の画素側と接続される第4のコンタクト配線213が接続されている。
 p+拡散層209には、基準電位VSSに接続するための第5のコンタクト配線214が接続されている。
 なお、第1のビンニングトランジスタ81のゲート205には、容量変更信号BINを伝達するための配線WR202が接続されている。
 第1のコンタクト配線210~第5のコンタクト配線214は、第1の導電層(第1のメタル層)M1としての第1のメタル配線215~第5のメタル配線219を含んで形成されている。
 具体的には、第1のコンタクト配線210の他端側が第1のメタル配線215に接続されている。
 第2のコンタクト配線211の他端側が第2のメタル配線216に接続されている。
 第3のコンタクト配線212の他端側が第3のメタル配線217に接続されている。
 第4のコンタクト配線213の他端側が第4のメタル配線218に接続されている。
 第5のコンタクト配線214の他端側が第5のメタル配線219に接続されている。
 そして、第1の導電層(第1のメタル層)M1の配線と容量を形成可能な少なくとも一つの配線を形成する第1の導電層M1と異なる第2の導電層(第2のメタル層)M2としての第6のメタル配線220が形成されている。
 図6の例では、第2の導電層(第2のメタル層)M2としての第6のメタル配線220が、第1のメタル配線215~第5のメタル配線219のうち、第3のメタル配線217および第4のメタル配線218と容量を形成可能なように、対向するように配置されている。
 そして、第2の導電層(第2のメタル層)M2としての第6のメタル配線220は、基準電位VSSに接続された配線WR203を介して、第1の導電層(第1のメタル層)M1の第5のメタル配線219に接続されている。
 図6に示す画素PXLおよび容量可変部80の構成において、フローティングディフュージョンFDの容量Cfdに付加される付加容量成分としては、次のような6つの容量C0~C5を例示することができる。
 第1は、ソースフォロワ素子としてのソースフォロワトランジスタSF-Trのゲート容量C0である。
 第2は、第1のコンタクト配線210と第2のコンタクト配線211間の配線間容量C1である。
 第3は、フローティングディフュージョンFDを形成するn+拡散層203における接合容量C2である。
 第4は、第1の導電層(第1のメタル層)M1の第3のメタル配線217と第2の導電層(第2のメタル層)M2の第6のメタル配線220間の配線間容量C3である。
 第5は、第1のビンニングトランジスタ81のゲート容量C4である。
 第6は、第1の導電層(第1のメタル層)M1の第4のメタル配線218と第2の導電層(第2のメタル層)M2の第6のメタル配線220間の配線間容量C5である。
 本第1の実施形態において、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdは、第1のビンニングトランジスタ81のオン、オフに応じた値をもってMOSトランジスタの寄生容量(MOS容量、接合容量やゲート容量等)および配線間容量が付加される。
 このように、本実施形態の固体撮像装置10は、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができる。これにより、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 図7は、本第1の実施形態における第1のビンニングトランジスタ81のオン、オフと変換利得、および調整後のフローティングディフュージョンFDのトータル容量との関係を対比して示す図である。
 本第1の実施形態において、第1のビンニングトランジスタ81がオフ状態のとき、変換利得は高変換利得(High)となる。
 この場合、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdに、ソースフォロワトランジスタSF-Trのゲート容量C0、第1のコンタクト配線210と第2のコンタクト配線211間の配線間容量C1、フローティングディフュージョンFDを形成するn+拡散層203における接合容量C2、および、第1の導電層(第1のメタル層)M1の第3のメタル配線217と第2の導電層(第2のメタル層)M2の第6のメタル配線220間の配線間容量C3が合算されて付加容量Cbin1(=C0+C1+C2+C3)として付加される。
 この高変換利得の場合のフローティングディフュージョンFDの第1のトータル容量はCbin1となる。
 本第1の実施形態において、第1のビンニングトランジスタ81がオン状態のとき、変換利得は低変換利得(Low)となる。
 この場合、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdに、ソースフォロワトランジスタSF-Trのゲート容量C0、第1の配線210と第2の配線211間の配線間容量C1、フローティングディフュージョンFDを形成するn+拡散層203における接合容量C2、および、第1の導電層(第1のメタル層)M1の第3のメタル配線217と第2の導電層(第2のメタル層)M2の第6のメタル配線220間の配線間容量C3が合算された付加容量Cbin1(=C0+C1+C2+C3)に加えて、第1のビンニングトランジスタ81のゲート容量C4、および、第1の導電層(第1のメタル層)M1の第4のメタル配線218と第2の導電層(第2のメタル層)M2の第6のメタル配線220間の配線間容量C5が合算されて付加容量Cbin2(=C4+C5)として付加される。
 この低変換利得の場合のフローティングディフュージョンFDの第2のトータル容量はCbin1+Cbin2となる。
 実際には、低変換利得の場合、第2のトータル容量Cbin1+Cbin2に、隣接の画素PXLn+1の第1のトータル容量分が合算された容量値となる。
 図8は、本第1の実施形態に係る固体撮像装置10における高利得信号と低利得信号の入出力特性を示す図である。
 図9(A)および(B)は、付加容量を考慮しない比較例としての固体撮像装置における高利得信号と低利得信号の入出力特性を示す図である。
 図8、図9(A)および(B)において、横軸が入力光信号(の変換電荷量)Q[e]を、縦軸が電荷‐電圧変換後の信号電圧Sigを表している。
 なお、図9(A)および(B)において、左側の縦軸が電荷‐電圧変換後の信号Sigを表し、右側の縦軸が電荷‐電圧変換後のノイズを表している。
 なお、信号電圧Sig、変換利得CGは次式で与えられる。
  SiG=Q「e」/Ctot
   CG=q/Ctot
 比較例の固体撮像装置において、ダイナミックレンジの拡大は、フローティングディフィ―ジョンFDに直列に接続されるスイッチの接続数を増やし、フローティングディフュージョンFDの容量を大きくすることで、結果として変換効率の差を大きくすることで実現可能となる。
 しかしながら、比較例の固体撮像装置において、特に、同一露光期間内で、スイッチの接続本数を切り替えてダイナミックに変換利得を切り替え、複数回信号を読み出だし、動画のダイナミックレンジ性能を拡大する方式の場合、図9(A)および(B)に示すように、信号切り替え時のノイズが大きくなり、切り替え付近での信号を含む画像のSN比が劣化してしまい、画質が低下するという不利益がある。
 これに対して、本第1の実施形態に係る固体撮像装置10においては、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができる。これにより、図8に示すように、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 次に、本第1の実施形態に係る容量可変部にビンニングスイッチ(ビンニングトランジスタ)を適用した場合の広ダイナミックレンジを実現する動作について図10に関連付けて説明する。
 図10は、本第1の実施形態に係る容量可変部にビンニングスイッチ(ビンニングトランジスタ)を適用した場合の広ダイナミックレンジを実現する動作を説明するためのタイミングチャートである。
 本第1の実施形態においては、読み出し画素の列方向に両端の画素に対応する容量変更信号をLレベルにすることにより、非リセット状態にする。
 たとえば、読み出し画素PXLnの列方向に両端の画素PXLn-1,PXLn+1に対応する容量変更信号BINn-1,BINn+1をLレベルにすることにより、非リセット状態にする。
 またたとえば、読み出し画素PXLn+1の列方向に両端の画素PXLn,PXLn+2(図示せず)に対応する容量変更信号BINn,BINn+2(図示せず)をLレベルにすることにより、非リセット状態にする。
 ただし、これは一例であって、接続するフローティングディフュージョンの数を多くする場合には、真に隣接する画素に対応する容量変更信号BINをLレベルにせず、その接続態様に応じて複数(2またはそれ以上)行離れた画素に対応する容量変更信号BINをLレベルにすることにより、非リセット状態にする。
 読み出しスキャン期間PRDOにおいては、図10に示すように、画素アレイの中のある一行、たとえば第n行を選択するために、その選択された行の各画素PXLnに接続された制御信号SELがHレベルに設定されて画素PXLnの選択トランジスタSEL-Trが導通状態となる。
 この選択状態において、リセット期間PR11に全ての第1のビンニングトランジスタ81n-1,81n,81n+1が、容量変更信号BINn-1,BINn,BINn+1がリセット信号としてHレベルの期間に選択されて導通状態となり、各フローティングディフュージョンFDが電源線VDDの電位にリセットされる。
 このリセット期間PR11が経過した後、容量変更信号BINn-1,BINn+1がLレベルに切り替えられ、第1のビンニングトランジスタ81n-1,81n+1が非導通状態に切り替えられる。
 一方、容量変更信号BINnはHレベルのままに保持されて、第1のビンニングトランジスタ81nが導通状態に保持される。
 第1のビンニングトランジスタ81n-1,81n+1が非導通状態に切り替えられ、第1のビンニングトランジスタ81nが導通状態に保持されることによりリセット期間PR11が終了し、画素PXLnのフローティングディフュージョンFDの容量(電荷量)が第1のトータル容量Cbin1から第2のトータル容量Cbin1+Cbin2に、隣接の画素PXLn+1の第1のトータル容量分が合算された容量値に増加するように変更される。
 そして、転送期間PT11が開始されるまでの期間が、リセット状態時の画素信号を読み出す第1の読み出し期間PRD11となる。
 第1の読み出し期間PRD11が開始された後の時刻t1に、容量変更信号BINnがHレベルに保持された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量および画素PXLn+1の第1のトータル容量分が合算された容量値に変更された低変換利得(第2の変換利得)で画素信号の読み出しを行う第1の低変換利得モード読み出しLCG11が行われる。
 このとき、各画素PXLnにおいては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(LCG11)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 第1の読み出し期間PRD11において、時刻t1に第1の低変換利得モード読み出しLCG11が行われた後、容量変更信号BINnがL(ローレベル)に切り替えられて、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量Cbin1+Cbin2から第1のトータル容量Cbin1に減少するように変更される。この場合、隣接の画素PXLn+1の第1のトータル容量分も合算されず、画素PXLnだけの第1のトータル容量に減少するように変更される。
 そして、時刻t2に、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が変更された高変換利得(第1の変換利得)で画素信号の読み出しを行う第1の高変換利得モード読み出しHCG11が行われる。
 このとき、各画素PXLnにおいては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(HCG11)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 ここで、第1の読み出し期間PRD11が終了し、第1の転送期間PT11となる。なお、このとき、容量変更信号BINnは、第1の転送期間PT11が経過した後の略次の第2の転送期間PT12が開始される直前までの所定期間Lレベルのままに保持される。
 第1の転送期間PT11に転送トランジスタTG-Trが、制御信号TGがHレベルの期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
 この第1の転送期間PT11が経過した後(転送トランジスタTG-Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた画素信号を読み出す第2の読み出し期間PRD12となる。
 第2の読み出し期間PRD12が開始された後の時刻t3に、容量変更信号BINnがLレベルに設定された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第1のトータル容量Cbin1に設定された高変換利得(第1の変換利得)で画素信号の読み出しを行う第2の高変換利得モード読み出しHCG12が行われる。
 このとき、各画素PXLnにおいては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(HCG12)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 第2の読み出し期間PRD12において、時刻t3に第2の高変換利得モード読み出しHCG12が行われた後、容量変更信号BINnがHレベルに切り替えられて、フローティングディフュージョンFDの容量(電荷量)が第1のトータル容量Cbin1から第2のトータル容量Cbin1+Cbin2に、隣接の画素PXLn+1の第1のトータル容量分が合算された容量値に増加するように変更される。
 この容量変更と略並行して、第2の転送期間PT12となる。なお、このとき、容量変更信号BINnは、第2の転送期間PT12が経過した後もHレベルのままに保持される。
 第2の転送期間PT12に転送トランジスタTG-Trが、制御信号TGがハイレベル(H)の期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
 この第2の転送期間PT12が経過した後(転送トランジスタTG-Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた画素信号をさらに読み出す第3の読み出し期間PRD13となる。
 第3の読み出し期間PRD13が開始された後の時刻t4に、容量変更信号BINnがHレベルに保持された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量および画素PXLn+1の第1のトータル容量分が合算された容量値に設定された低変換利得(第2の変換利得)で画素信号の読み出しを行う第2の低変換利得モード読み出しLCG12が行われる。
 このとき、各画素PXLnにおいては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(LCG12)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 そして、たとえば読み出し部70の一部を構成する読み出し回路40において、第2の高変換利得モード読み出しHCG12の読み出し信号VSL(HCG12)と第1の高変換利得モード読み出しHCG11の読み出し信号VSL(HCG11)との差分{VSL(HCG12)-VSL(HCG11)}がとられてCDS処理が行われる。
 同様に、読み出し回路40において、第2の低変換利得モード読み出しLCG12の読み出し信号VSL(LCG12)と第1の低変換利得モード読み出しLCG11の読み出し信号VSL(LCG11)との差分{VSL(LCG12)-VSL(LCG11)}がとられてCDS処理が行われる。
 次に、図10に示すように、画素アレイの中の第n行の次の行、たとえば第n+1行を選択するために、第n行に代えて、その選択された第n+1行の各画素PXLn+1に接続された制御信号SELがHレベルに設定されて画素PXLnの選択トランジスタSEL-Trが導通状態となる。
 このとき、容量変更信号BINnは第n行アクセス時のHレベルのままに保持されている。
 そして、この選択状態において、リセット期間PR12に全ての第1のビンニングトランジスタ81n-1,81n,81n+1が、容量変更信号BINn-1,BINn,BINn+1がリセット信号としてHレベルの期間に選択されて導通状態となり、各フローティングディフュージョンFDが電源線VDDの電位にリセットされる。
 このリセット期間PR12が経過した後、容量変更信号BINnがLレベルに切り替えられ、第1のビンニングトランジスタ81nが非導通状態に切り替えられる。
 一方、容量変更信号BINn+1,BINn-1はHレベルのままに保持されて、第1のビンニングトランジスタ81n+1,81n-1が導通状態に保持される。
 第1のビンニングトランジスタ81nが非導通状態に切り替えられ、第1のビンニングトランジスタ81n+1,81n-1が導通状態に保持されることによりリセット期間PR12が終了し、画素PXLn+1のフローティングディフュージョンFDの容量(電荷量が第1のトータル容量Cbin1から第2のトータル容量Cbin1+Cbin2に、隣接の画素PXLn+2の第1のトータル容量分が合算された容量値に増加するように変更される。
 そして、転送期間PT13が開始されるまでの期間が、リセット状態時の画素信号を読み出す第1の読み出し期間PRD14となる。
 第1の読み出し期間PRD14が開始された後の時刻t1に、容量変更信号BINn+1がHレベルに保持された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量Cbin1+Cbin2および画素PXLn+1の第1のトータル容量分が合算された容量値に変更された低変換利得(第2の変換利得)で画素信号の読み出しを行う第1の低変換利得モード読み出しLCG13が行われる。
 このとき、各画素PXLn+1においては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(LCG13)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 第1の読み出し期間PRD14において、時刻t1に第1の低変換利得モード読み出しLCG13が行われた後、容量変更信号BINn+1がL(ローレベル)に切り替えられて、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量Cbin1+Cbin2から第1のトータル容量Cbin1に減少するように変更される。この場合、隣接の画素PXLn+2の第1のトータル容量分も合算されず、画素PXLn+1だけの第1のトータル容量Ctot1に減少するように変更される。
 そして、時刻t2に、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が変更された高変換利得(第1の変換利得)で画素信号の読み出しを行う第1の高変換利得モード読み出しHCG13が行われる。
 このとき、各画素PXLn+1においては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(HCG13)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 ここで、第1の読み出し期間PRD14が終了し、第1の転送期間PT13となる。なお、このとき、容量変更信号BINn+1は、第1の転送期間PT13が経過した後の略次の第2の転送期間PT14が開始される直前までの所定期間Lレベルのままに保持される。
 第1の転送期間PT13に転送トランジスタTG-Trが、制御信号TGがHレベルの期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
 この第1の転送期間PT13が経過した後(転送トランジスタTG-Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた画素信号を読み出す第2の読み出し期間PRD15となる。
 第2の読み出し期間PRD15が開始された後の時刻t3に、容量変更信号BINn+1がLレベルに設定された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第1のトータル容量Cbin1に設定された高変換利得(第1の変換利得)で画素信号の読み出しを行う第2の高変換利得モード読み出しHCG14が行われる。
 このとき、各画素PXLn+1においては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(HCG14)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 第2の読み出し期間PRD15において、時刻t3に第2の高変換利得モード読み出しHCG14が行われた後、容量変更信号BINn+1がHレベルに切り替えられて、フローティングディフュージョンFDの容量(電荷量)が第1のトータル容量Cbin1から第2のトータル容量Cbin1+Cbin2に、隣接の画素PXLn+2の第1のトータル容量分が合算された容量値に増加するように変更される。
 この容量変更と略並行して、第2の転送期間PT14となる。なお、このとき、容量変更信号BINn+1は、第2の転送期間PT14が経過した後もHレベルのままに保持される。
 第2の転送期間PT14に転送トランジスタTG-Trが、制御信号TGがHレベルの期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
 この第2の転送期間PT14が経過した後(転送トランジスタTG-Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた画素信号をさらに読み出す第3の読み出し期間PRD16となる。
 第3の読み出し期間PRD16が開始された後の時刻t4に、容量変更信号BINn+1がHレベルに保持された状態で、読み出し部70により、フローティングディフュージョンFDの容量(電荷量)が第2のトータル容量Cbin1+Cbin2および画素PXLn+1の第1のトータル容量分が合算された容量値に設定された低変換利得(第2の変換利得)で画素信号の読み出しを行う第2の低変換利得モード読み出しLCG14が行われる。
 このとき、各画素PXLn+1においては、ソースフォロワトランジスタSF-Trにより、フローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換され、列出力の読み出し信号VSL(LCG14)として垂直信号線LSGNに出力され、読み出し回路40に供給されて、たとえば保持される。
 そして、たとえば読み出し部70の一部を構成する読み出し回路40において、第2の高変換利得モード読み出しHCG14の読み出し信号VSL(HCG14)と第1の高変換利得モード読み出しHCG13の読み出し信号VSL(HCG13)との差分{VSL(HCG14)-VSL(HCG13)}がとられてCDS処理が行われる。
 同様に、読み出し回路40において、第2の低変換利得モード読み出しLCG14の読み出し信号VSL(LCG14)と第1の低変換利得モード読み出しLCG13の読み出し信号VSL(LCG13)との差分{VSL(LCG14)-VSL(LCG13)}がとられてCDS処理が行われる。
 以上説明したように、本第1の実施形態の固体撮像装置10では、容量変更信号BINn-1,BINn,BINn+1により第1のビンニングスイッチ81n-1,81n,81n+1をオン、オフすることにより、接続するフローティングディフュージョンFD数を1または複数に切り替えて、読み出し対象画素のフローティングディフュージョンFDの容量を変更し、読み出される画素PXLnまたはPXLn+1のフローティングディフュージョンFDの変換利得を切り替える。
 そして、本第1の実施形態の固体撮像装置10では、第1のビンニングスイッチ81は、寄生容量(MOS容量)と、ビンニングスイッチ81に接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量に付加され、フローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整できるように形成されている。
 これにより、本第1の実施形態の固体撮像装置10によれば、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値に変換利得を得ることができ、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 また、蓄積容量をふやしつつノイズ低減、高感度化が可能となり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となる。
 また、本第1の実施形態によれば、一度の蓄積期間(露光期間)に光電変換された電荷(電子)に対して、画素内部にて、一つの読み出し期間において、高変換利得モードと低変換利得モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力することができ、高変換利得モードおよび低変換利得モード時のリセットノイズがキャンセルでき、動体歪みの発生を抑止しつつ広ダイナミックレンジ化を実現でき、ひいては高画質化を実現することができるという効果を得ることができる。
 さらに、本第1の実施形態によれば、フローティングディフュージョンFDの接続数を柔軟に切り替えることが可能であり、ダイナミックレンジの拡張性に優れる。また、画素内のトランジスタ数が少ないため、PD開口率を高く、光電変換感度や飽和電子数を高めることができる。
(第2の実施形態)
 図11は、本発明の第2の実施形態に係る画素部および容量可変部の構成例を示す図である。
 本第2の実施形態の画PXLAおよび容量可変部80Aが、第1の実施形態の容量可変部80と異なる点は次の通りである。
 本第2の実施形態の固体撮像装置10Aは、図11に示すように、一つのフローティングディフュージョンFDを複数(本例では2)のフォトダイオードPDa,PDb、および転送トランジスタTGa-Tr,TGb-Trで共有する、画素共有構造が採用されている。
 本第2の実施形態によれば、上述した第1の実施形態と同様の効果を得ることができる。
(第3の実施形態)
 図12は、本発明の第3の実施形態に係る画素部および容量可変部の構成例を示す図である。
 本第3の実施形態の容量可変部80Bが、第1の実施形態の容量可変部80と異なる点は次の通りである。
 本第3の実施形態においては、配線WR上に縦続接続され各画素に対応するように形成された第1のビンニングトランジスタ(ビンニングスイッチ)81n-1,81n,81n+1に加えて、各画素PXLn-1,PXLn,PXLn+1のフローティングディフュージョンFDと配線WRのノードNDn-1,NDn,NDn+1との間に、たとえばNMOSトランジスタにより形成される第2のビンニングトランジスタ(ビンニングスイッチ)82n-1,82n,82n+1が接続されている。
 第1のビンニングトランジスタ81n-1,81n,81n+1はそれぞれ第1の容量変更信号BIN1n-1,BIN1n,BIN1n+1により選択的にオン、オフされ、第2のビンニングトランジスタ82n-1,82n,82n+1はそれぞれ第2の容量変更信号BIN2n-1,BIN2n,BIN2n+1により選択的にオン、オフされる。
 本第3の実施形態においては、第1の容量変更信号BIN1n-1,BIN1n,BIN1n+1と、第2の容量変更信号BIN2n-1,BIN2n,BIN2n+1はペアを形成し、同じタイミングで(位相で)Hレベル、Lレベルに切り替えられる。
 このような構成において、第1のビンニングトランジスタ81n-1,81n,81n+1は隣接するFD配線WRの接続および切断に用いられる。
 第2のビンニングトランジスタ82n-1,82n,82n+1は、各画素PXLn-1,PXLn,PXLn+1の転送トランジスタTG-Trの近傍に配置され、高変換利得モードにおいて、フローティングディフュージョンFDノードの寄生容量を最小化するために用いられる。
 さらに、本第3の実施形態の容量可変部80Bにおいては、各画素PXLn-1,PXLn,PXLn+1の第1のビンニングトランジスタ81n-1,81n,81n+1の上側の隣接画素との接続部と電源線VDDとの間に、オーバーフロードレイン(OFD)ゲート83n-1,83n,83n+1が接続されている。
 OFDゲート83n-1,83n,83n+1は、高輝度時にフォトダイオードPDからフローティングディフュージョンFDに溢れだした電子(電荷)が隣接画素に漏れ出さないように、オーバーフロー電子を電源線(端子)に排出する。
 また、OFDゲート83n-1,83n,83n+1の電圧を第1の容量変更信号BIN1n-1,BIN1n,BIN1n+1並びに第2の容量変更信号BIN2n-1,BIN2n,BIN2n+1のLレベルの電圧より高く設定することにより、フォトダイオードPDからオーバーフローする電子(電荷)により、隣接画素のフローティングディフュージョンFDの電位が低下することを防止することができる。
 また、OFDゲート83n-1,83n,83n+1をリセットに用いても良い。リセット素子とビンニングスイッチを備える構成に対して、フローティングディフュージョンFDノードに接続される素子数が少ないため、高変換ゲイン時の特性に優れる。
 なお、以下の説明では、第1のビンニングトランジスタを符号BIN MCで示し、第2のビンニングトランジスタを符号BIN FDで示す場合もある。
 そして、本第3の実施形態では、第1のビンニングトランジスタ81および第2のビンニングトランジスタ82は、寄生容量(MOS容量)と、ビンニングトランジスタ81および82に接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量に付加され、フローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整できるように形成されている。
 すなわち、本第3の実施形態においては、フローティングディフュージョンFDの容量を切り替えするために、2つの第1のビンニングトランジスタ81および第2のビンニングトランジスタ82を有する。
 これにより、変換利得に応じたトータル容量Ctotとして高変換利得を実現する第1のトータル容量Ctot11および低変換利得を実現する第2のトータル容量Ctot12に加えて、高変換利得と低変換利得の間の値をもつ中間変換利得を実現する第3のトータル容量Ctot13を得ることができる。
 なお、この場合、中間変換利得読み出しモードで読み出すように構成することも可能であるが、中間変換利得による読み出しを、高変換利得による読み出し、あるいは低変換利得による読み出しに代えて、高変換利得読み出し、あるいは低変換利得読み出しとして処理するように構成することも可能である。
 このような構成により、本第3の実施形態の固体撮像装置10Bによれば、フローティングディフュージョンFDの容量および接続数を柔軟に切り替えることが可能であり、ダイナミックレンジの拡張性に優れる。
 そして、本第3の実施形態の固体撮像装置10Bは、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができ、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性をえることができ、ひいては高画質の画像を得ることができる。
 ここで、第1のビンニングトランジスタ(ビンニングスイッチ)81および第2のビンニングトランジスタ(ビンニングスイッチ)82のオン、オフに応じた値をもって読み出し対象画素PXLのフローティングディフュージョンFDの容量を最適化してモードに応じて変換利得を最適な値に調整するために付加される主要な付加容量成分について説明する。
 なお、ここでは、ゲートや拡散層等に対する上層との接続のためのいわゆるコンタクトは配線の一部としてコンタクト配線と呼ぶことにする。
 図13は、本発明の第3の実施形態に係る固体撮像装置10Bにおける画素PXLおよび容量可変部80Bの主要部の簡略断面を示す図であって、フローティングディフュージョンFDの容量に付加される付加容量成分について説明するための図である。
 図13の例では、半導体基板(以下、単に基板という)200Bの表面側(一面側に)に、フォトダイオードPD、転送トランジスタTG-Tr、フローティングディフュージョンFD、第2のビンニングトランジスタ(ビンニングスイッチ)82、第1のビンニングトランジスタ(ビンニングスイッチ)81、およびOFDゲート83が並列的に形成されている。
 転送トランジスタTG-Trにおいて、ゲート(GT-TG)221は、ソースドレインとして機能するフォトダイオードPDの光電変換および電荷蓄積領域222の一端側とフローティングディフュージョンFDとして機能するn+拡散層223との間のチャネル形成領域上にゲート酸化膜224を介して形成されている。
 第2のビンニングトランジスタ82は、ゲート(GT-BIN2)225、並びにソースドレインとして機能する一方のn+拡散層223および他方の拡散層226を含んで形成されている。
 第2のビンニングトランジスタ82において、ゲート(GT-BIN2)225は、フローティングディフュージョンFDおよびソースドレインとして機能するn+拡散層223とn+拡散層226との間のチャネル形成領域上にゲート酸化膜227を介して形成されている。
 第1のビンニングトランジスタ81は、ゲート(GT-BIN1)228、並びにソースドレインとして機能する一方のn+拡散層229および他方のn+拡散層230を含んで形成されている。
 第1のビンニングトランジスタ81において、ゲート(GT-BIN1)228は、ソースドレインとして機能するn+拡散層229とn+拡散層230との間のチャネル形成領域上にゲート酸化膜231を介して形成されている。
 なお、第2のビンニングスイッチ82の他方のn+拡散層226と第1のビンニングトランジスタ81の他方のn+拡散層230との間に、一例として素子分離領域(STI)232が形成されている。
 OFDゲート83は、ゲート(GT-OFD)233、並びにソースドレインとして機能する一方のn+拡散層229および他方のn+拡散層234を含んで形成されている。
 OFDゲート83において、ゲート(GT-OFD)233は、ソースドレインとして機能するn+拡散層229とn+拡散層234との間のチャネル形成領域上にゲート酸化膜235を介して形成されている。
 また、基板200Bにおいて、フォトダイオードPDの光電変換および電荷蓄積領域222の他端側には、基準電位VSS(たとえば接地電位GND)との接続電極として機能するp+拡散層236が形成されている。
 基板200に形成された転送トランジスタTG-Trのゲート221、フローティングディフュージョンFDを形成するn+拡散層223、第2のビンニングスイッチ82を形成するゲート225、n+拡散層226、第1のビンニングトランジスタ81を形成するn+拡散層229,230、OFDゲート83を形成するゲート233、n+拡散層234、およびp+拡散層236には、コンタクト配線237~245の一端(下端)側が接続されている。
 転送トランジスタTG-Trのゲート221には、電荷転送ゲート部としての転送トランジスタTG-Trに制御信号TGを伝達するための第1のコンタクト配線237が接続されている。
 n+拡散層223には、フローティングディフュージョンFDを、ソースフォロワ素子としてのソースフォロワトランジスタSF-Trのゲートに接続するための第2のコンタクト配線238が接続されている。
 第2のビンニングトランジスタ82のゲート225には、第2の容量変更信号BIN2を第2のビンニングトランジスタ82に伝達するための第3のコンタクト配線239が接続されている。
 第2のビンニングトランジスタ82の他方のn+拡散層226には、第1のビンニングトランジスタ81の一方の拡散層229に接続された第5のコンタクト配線241と配線WR211を介して電気的に接続される第4のコンタクト配線240が接続されている。
 第1のビンニングトランジスタ81の一方のn+拡散層229には、第5のコンタクト配線241が接続されている。
 第1のビンニングトランジスタ81の他方のn+拡散層230には、次の行の画素側と接続される第6のコンタクト配線242が接続されている。
 OFDゲート83のゲート233には、制御信号OFRSTをゲート233に伝達するための第7のコンタクト配線243が接続されている。
 OFDゲート83の他方のn+拡散層234には、電源電位VDDに接続するための第8のコンタクト配線244が接続されている。
 p+拡散層236には、基準電位VSSに接続するための第9のコンタクト配線245が接続されている。
 なお、第1のビンニングトランジスタ81のゲート228には、第1の容量変更信号BIN1を伝達するための配線WR222が接続されている。
 第1のコンタクト配線237~第9のコンタクト配線245は、第1の導電層(第1のメタル層)M1としての第1のメタル配線246~第9のメタル配線254を含んで形成されている。
 具体的には、第1のコンタクト配線237の他端側が第1のメタル配線246に接続されている。
 第2のコンタクト配線238の他端側が第2のメタル配線247に接続されている。
 第3のコンタクト配線239の他端側が第3のメタル配線248に接続されている。
 第4のコンタクト配線240の他端側が第4のメタル配線249に接続されている。
 第5のコンタクト配線241の他端側が第5のメタル配線250に接続されている。
 第6のコンタクト配線242の他端側が第6のメタル配線251に接続されている。
 第7のコンタクト配線243の他端側が第7のメタル配線252に接続されている。
 第8のコンタクト配線244の他端側が第8のメタル配線253に接続されている。
 第9のコンタクト配線245の他端側が第9のメタル配線254に接続されている。
 図13の例では、第4のメタル配線249と第6のメタル配線251との間に第10のメタル配線255が配置されている(形成されている)。
 そして、第1の導電層(第1のメタル層)M1の配線と容量を形成可能な少なくとも一つの配線を形成する第1の導電層M1と異なる第2の導電層(第2のメタル層)M2としての第11のメタル配線256が形成されている。
 図13の例では、第2の導電層(第2のメタル層)M2の第11のメタル配線256と第1の導電層(第1のメタル層)M1の第10のメタル配線255が第10のコンタクト配線257により接続されている。
 図13の例では、第2の導電層(第2のメタル層)M2としての第11のメタル配線256が、第1のメタル配線246~第10のメタル配線255のうち、第4のメタル配線249、第5のメタル配線250、および第6のメタル配線251(および第10のメタル配線255)と容量を形成可能なように、対向するように配置されている。
 そして、第2の導電層(第2のメタル層)M2としての第11のメタル配線256は、基準電位VSSに接続された配線WR223を介して、第1の導電層(第1のメタル層)M1の第9のメタル配線254に接続されている。
 図13に示す画素PXLおよび容量可変部80Bの構成において、フローティングディフュージョンFDの容量Cfdに付加される付加容量成分としては、次のような11の容量C10~C20を例示することができる。
 第1は、ソースフォロワ素子としてのソースフォロワトランジスタSF-Trのゲート容量C10である。
 第2は、第1のコンタクト配線237と第2のコンタクト配線238間の配線間容量C1である。
 第3は、第2のコンタクト配線238と第3のコンタクト配線239間の配線間容量C12である。
 第4は、フローティングディフュージョンFDを形成するn+拡散層223における接合容量C13である。
 第5は、第2のビンニングトランジスタ82のゲート容量C14である。
 第6は、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第2の導電層(第2のメタル層)M2の第11のメタル配線256間の配線間容量C15である。
 第7は、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第10のメタル配線255間の配線間容量C16である。
 第8は、第1の導電層(第1のメタル層)M1の第5のメタル配線250と第2の導電層(第2のメタル層)M2の第11のメタル配線256間の配線間容量C17である。
 第9は、第1のビンニングトランジスタ81のゲート容量C18である。
 第10は、第1の導電層(第1のメタル層)M1の第6のメタル配線251と第2の導電層(第2のメタル層)M2の第11のメタル配線256間の配線間容量C19である。
 第11は、第1の導電層(第1のメタル層)M1の第6のメタル配線251と第10のメタル配線255間の配線間容量C20である。
 本第3の実施形態において、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdは、第1のビンニングトランジスタ81および第2のビンニングトランジスタ82のオン、オフに応じた値をもってMOSトランジスタの寄生容量(MOS容量、接合容量やゲート容量等)および配線間容量が付加される。
 このように、本第3の実施形態の固体撮像装置10Bは、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができる。これにより、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 図14は、本第3の実施形態における第1のビンニングトランジスタ(スイッチ)81および第2のビンニングトランジスタ(スイッチ)82のオン、オフと変換利得、および調整後のフローティングディフュージョンFDのトータル容量との関係を対比して示す図である。
 図15(A)~(D)は、本第3の実施形態における第1のビンニングトランジスタ(スイッチ)81および第2のビンニングトランジスタ(スイッチ)82のオン、オフと変換利得、および調整後のフローティングディフュージョンFDのトータル容量との関係をポテンシャルの遷移状態に関連付けて示す図である。
 図15(A)が画素および容量可変部80の要部の簡略断面を示している。図15(B)が高変換利得時の状態を、図15(C)が中間変換利得時の状態を、図15(D)が低変換利得時の状態をそれぞれ示している。
 図16(A)~(C)は、本第3の実施形態における第1のビンニングトランジスタ(スイッチ)81および第2のビンニングトランジスタ(スイッチ)82のオン、オフに応じて付加容量が採用される配線上の範囲を模式的に示す図である。
 図16(A)が第2のビンニングスイッチ(BIN FD)82がオフ状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態である高変換利得時の状態を示している。
 図16(B)が第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態である中間変換利得時の状態を示している。
 図16(C)が第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオン状態である低変換利得時の状態を示している。
 本第3の実施形態において、第2のビンニングスイッチ(BIN FD)82がオフ状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態のとき変換利得は高変換利得(High)となる。
 この場合、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdに、ソースフォロワトランジスタSF-Trのゲート容量C0、第1のコンタクト配線237と第2のコンタクト配線238間の配線間容量C11、第2のコンタクト配線238と第3コンタクト配線239間の配線間容量C12、および、フローティングディフュージョンFDを形成するn+拡散層223における接合容量C13が合算されて付加容量Cbin11(=C10+C11+C12+C13)として付加される。
 この高変換利得の場合のフローティングディフュージョンFDの第1のトータル容量Ctot11はCbin11となる。
 本第3の実施形態において、第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態のとき変換利得は中間変換利得(Middle)となる。
 この場合、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdに、ソースフォロワトランジスタSF-Trのゲート容量C0、第1のコンタクト配線237と第2のコンタクト配線238間の配線間容量C11、第2のコンタクト配線238と第3コンタクト配線239間の配線間容量C12、および、フローティングディフュージョンFDを形成するn+拡散層223における接合容量C13が合算された付加容量Cbin11(=C10+C11+C12+C13)に加えて、さらに、次の付加容量が付加される。
 すなわち、第2のビンニングトランジスタ82のゲート容量C14、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第2の導電層(第2のメタル層)M2の第11のメタル配線226間の配線間容量C15、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第2の導電層(第2のメタル層)M2に接続された第10のメタル配線255間の配線間容量C16、および、第1の導電層(第1のメタル層)M1の第5のメタル配線250と第2の導電層(第2のメタル層)M2の第11のメタル配線226間の配線間容量C17が合算されて付加容量Cbin13(=C14+C15+C16+C17)として付加される。
 この中間変換利得の場合のフローティングディフュージョンFDの第3のトータル容量Ctot13はCbin11+Cbin13となる。
 本第3の実施形態において、第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオン状態のとき変換利得は低変換利得(Low)となる。
 この場合、読み出し対象画素PXLのフローティングディフュージョンFDの容量Cfdに、ソースフォロワトランジスタSF-Trのゲート容量C0、第1のコンタクト配線237と第2のコンタクト配線238間の配線間容量C11、第2のコンタクト配線238と第3コンタクト配線239間の配線間容量C12、および、フローティングディフュージョンFDを形成するn+拡散層223における接合容量C13が合算された付加容量Cbin11(=C10+C11+C12+C13)、および、第2のビンニングトランジスタ82のゲート容量C14、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第2の導電層(第2のメタル層)M2の第11のメタル配線226間の配線間容量C15、第1の導電層(第1のメタル層)M1の第4のメタル配線249と第2の導電層(第2のメタル層)M2に接続された第10のメタル配線255間の配線間容量C16、および、第1の導電層(第1のメタル層)M1の第5のメタル配線250と第2の導電層(第2のメタル層)M2の第11のメタル配線226間の配線間容量C17が合算された付加容量Cbin13(=C14+C15+C16+C17)に加えて、さらに、次の付加容量が付加される。
 すなわち、第1のビンニングトランジスタ81のゲート容量C18、第1の導電層(第1のメタル層)M1の第6のメタル配線251と第2の導電層(第2のメタル層)M2の第11のメタル配線226間の配線間容量C19、および、第1の導電層(第1のメタル層)M1の第6のメタル配線251と第2の導電層(第2のメタル層)M2に接続された第10のメタル配線255間の配線間容量C20が合算されて付加容量Cbin12(=C18+C19+C20)として付加される。
 この低変換利得の場合のフローティングディフュージョンFDの第2のトータル容量Ctot12はCbin11+Cbin13+Cbin12となる。
 なお、低変換利得の場合において、隣接の画素PXLn+1の第2のビンニングトランジスタ82がオン状態で、第1のビンニングトランジスタ81がオフ状態の場合には、第2のトータル容量Ctot12(=Cbin11+Cbin13+Cbin12)に、隣接の画素PXLn+1の第3のトータル容量分が合算された容量値となる。
 低変換利得の場合において、隣接の画素PXLn+1の第2のビンニングトランジスタ82がオン状態で、第1のビンニングトランジスタ81がオン状態の場合には、第2のトータル容量Ctot12(=Cbin11+Cbin13+Cbin12)に、隣接の画素PXLn+1の第2のトータル容量分が合算された容量値となる。
 図17は、本第3の実施形態に係る固体撮像装置10における高利得信号と中間利得信号と低利得信号の入出力特性を示す図である。
 図17において、横軸が入力光信号(の変換電荷量)Q[e]を、縦軸が電荷‐電圧変換後の信号電圧Sigを表している。
 図9の比較例の固体撮像装置に対して、本第3の実施形態に係る固体撮像装置10Bにおいては、フローティングディフュージョンFDの容量を調整して最適化し、モードに応じて任意の最適な値の変換利得を得ることができる。これにより、図17に示すように、変換利得の切り替え点におけるSNを最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
 本第3の実施形態の広ダイナミックレンジを実現する動作は、基本的に、読み出し画素、たとえば画素PXLnの上側に隣接する画素PXLn+1の第1および第2の容量変更信号BIN1n+1,BIN2n+1を読み出し画素PXLnの第1および第2の容量変更信号BIN1n,BIN2nと同じタイミングで(位相で)Hレベル、Lレベルに切り替えられる以外は、前述した第1の実施形態と同様の動作が行われる。
 したがって、第3の実施形態の動作の詳細は省略する。
 本第3の実施形態によれば、上述した第1の実施形態と同様の効果を得ることができることはもとより、フローティングディフュージョンFDの容量をさらに最適化でき、モードに応じて任意のさらに最適な値の変換利得を得ることができる。これにより、変換利得の切り替え点におけるSNをさらに最適化することが可能となり、所望の出力特性を得ることができ、ひいては高画質の画像を得ることができる。
(第4の実施形態)
 図18は、本発明の第4の実施形態に係る画素部および容量可変部の構成例を示す図である。
 図19(A)~(C)は、本第4の実施形態における第1のビンニングトランジスタ(スイッチ)81および第2のビンニングトランジスタ(スイッチ)82のオン、オフに応じて付加容量が採用される配線上の範囲を模式的に示す図である。
 図19(A)が第2のビンニングスイッチ(BIN FD)82がオフ状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態である高変換利得時の状態を示している。
 図19(B)が第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオフ状態である中間変換利得時の状態を示している。
 図19(C)が第2のビンニングスイッチ(BIN FD)82がオン状態で、第1のビンニングスイッチ(BIN MC)81がオン状態である低変換利得時の状態を示している。
 本第4の実施形態の画PXLCおよび容量可変部80Cが、第3の実施形態の容量可変部80Bと異なる点は次の通りである。
 本第4の実施形態の固体撮像装置10Cは、図18および図19に示すように、一つのフローティングディフュージョンFDを複数(本例では2)のフォトダイオードPDa,PDb、および転送トランジスタTGa-Tr,TGb-Trで共有する、画素共有構造が採用されている。
 本第4の実施形態によれば、上述した第3の実施形態と同様の効果を得ることができる。
(レイアウトパターンと付加容量の形成方法)
 ここで、図18における画素部および容量可変部の構成に対応したレイアウトパターン例、配線間容量の形成方法、およびMOS容量の調整方法について説明する。
 図20は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第1例を示す図であって、その配線間容量の形成方法について説明するための図である。
 図21は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第2例を示す図であって、その配線間容量の形成方法について説明するための図である。
 図22は、図18における画素部および容量可変部の構成に対応したレイアウトパターンの第3例を示す図であって、その配線間容量の形成方法について説明するための図である。
 図23は、図13の画素部および容量可変部におけるMOS容量の調整方法について説明するための図である。
 図20の例では、一つのフローティングディフュージョンFDを2つのフォトダイオードPDa,PDb、および転送トランジスタTGa-Tr,TGb-Trで共有する画素間を接続し、第1のビンニングトランジスタ(BIN MC)が配置される配線WRが、第1の導電層(第1のメタル層)M1のメタル配線WRMにより略直線状に形成されている。
 そして、メタル配線WRMに平行にかつ容量を形成可能にグランド配線LGNDが第2の導電層(第2のメタル層)M2のメタル配線により形成されている。
 この第1の導電層M1のメタル配線WRMと第2の導電層M2のグランド配線LGND間に、配線間容量C15、C16、C17等が形成される。
 図21の例では、一つのフローティングディフュージョンFDを2つのフォトダイオードPDa,PDb、および転送トランジスタTGa-Tr,TGb-Trで共有する画素間を接続し、第1のビンニングトランジスタ(BIN MC)が配置される配線WRが、第1の導電層(第1のメタル層)M1のメタル配線WRM1により略直線状に形成され、このメタル配線WRM1に沿うようにして、第1の導電層(第1のメタル層)M1の複数(本例では2)のメタル配線WRM2、WRM3が略直線状でかつ平行となるように形成されている。
 そして、メタル配線WRMに平行にかつ容量を形成可能にグランド配線LGNDが第2の導電層(第2のメタル層)M2のメタルベタ配線により形成されている。
 この第1の導電層M1のメタル配線WRMと第2の導電層M2のグランド配線LGND間に、配線間容量C15、C16、C17等が形成される。
 図22の例では、一つのフローティングディフュージョンFDを2つのフォトダイオードPDa,PDb、および転送トランジスタTGa-Tr,TGb-Trで共有する画素間を接続し、第1のビンニングトランジスタ(BIN MC)が配置される配線WRが、第1の導電層(第1のメタル層)M1のメタル配線WRM1により複数個所で屈曲させて形成され、このメタル配線WRM1に沿うようにして、第1の導電層(第1のメタル層)M1の複数(本例では2)のメタル配線WRM2、WRM3が複数個所で屈曲させかつ平行となるように形成されている。
 そして、メタル配線WRMに平行にかつ容量を形成可能にグランド配線LGNDが第2の導電層(第2のメタル層)M2のメタルベタ配線により形成されている。
 この第1の導電層M1のメタル配線WRMと第2の導電層M2のグランド配線LGND間に、配線間容量C15、C16、C17等が形成される。
 MOS容量の調整については、第1のビンニングトランジスタ81および第2のビンニングトランジスタ82のトランジスタサイズを変更することにより対応可能である。
 ちなみに、図23の例では、ゲート228,225の長さを長くたり、ゲート酸化膜231,227の厚さを厚くしたりしてゲート容量を調整してある。
(応用例)
 図24は、本発明の実施形態に係る固体撮像装置が、表面照射型イメージセンサと裏面照射型イメージセンサの両方に適用が可能であることを説明するための図である。
 図24(A)が表面照射型イメージセンサの簡略構成を示し、図24(B)が裏面照射型イメージセンサの簡略構成を示している。
 図24において、符号91がマイクロレンズアレイを、92がカラーフィルタ群を、93が配線層を、94がシリコン基板を、それぞれ示している。
 上述した本実施形態の固体撮像装置10は、図24(A)および(B)に示すように、
表面照射型イメージセンサ(FSI)と裏面照射型イメージセンサ(BSI)の両方に適用可能である。
 以上説明した固体撮像装置10,10A~10Fは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
 図25は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
 本電子機器100は、図25に示すように、本実施形態に係る固体撮像装置10が適用可能なCMOSイメージセンサ110を有する。
 さらに、電子機器100は、このCMOSイメージセンサ110の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)120を有する。
 電子機器100は、CMOSイメージセンサ110の出力信号を処理する信号処理回路(PRC)130を有する。
 信号処理回路130は、CMOSイメージセンサ110の出力信号に対して所定の信号処理を施す。
 信号処理回路130で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
 上述したように、CMOSイメージセンサ110として、前述した固体撮像装置10,10A~10Fを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
 そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

Claims (19)

  1.  画素が配置された画素部を有し、
     前記画素は、
      蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、
      前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、
      前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、
      前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
      前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、
      前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替えられ、
      前記容量可変部は、
       少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間に接続され、前記容量変更信号に応じて選択的にオン、オフされる電界効果トランジスタにより形成されるビンニングスイッチを含み、
       読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替え可能であり、
      前記ビンニングスイッチは、
       少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成されている
     固体撮像装置。
  2.  少なくとも前記ビンニングスイッチの拡散層に接続されている複数の配線を形成する第1の導電層と、
     前記第1の導電層の配線と容量を形成可能な少なくとも一つの配線を形成する前記第1の導電層と異なる第2の導電層と、を含む
     請求項1記載の固体撮像装置。
  3.  前記フローティングディフュージョンを、電界効果トランジスタにより形成される前記ソースフォロワ素子のゲートに接続するための第2の配線と、
     前記フローティングディフュージョンに接続される前記ビンニングスイッチの一方の拡散層と接続された第3の配線と、
     前記ビンニングスイッチの他方の拡散層と接続された第4の配線と、
    を、少なくとも有し、
     前記第2の配線と前記第3の配線は電気的に接続されており、
     前記第2の配線、前記第3の配線、および前記第4の配線は、前記第1の導電層を含み、
     前記第2の導電層は、少なくとも、前記第3の配線および前記第4の配線の前記第1の導電層と対向するように配置されている
     請求項2記載の固体撮像装置。
  4.  前記第1の導電層を含み、前記電荷転送ゲート部に制御信号を伝達する第1の配線を有し、
     前記容量可変部は、
      前記ビンニングスイッチがオフ状態のとき、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第1の配線と前記第2の配線間の配線間容量、
       前記ソースフォロワ素子のゲート容量、
       前記フローティングディフュージョンの接合容量、および
       前記第3の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加する
     請求項3記載の固体撮像装置。
  5.  前記第1の導電層を含み、前記電荷転送ゲート部に制御信号を伝達する第1の配線を有し、
     前記容量可変部は、
      前記ビンニングスイッチがオン状態のとき、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第1の配線と前記第2の配線間の配線間容量、
       前記ソースフォロワ素子のゲート容量、
       前記フローティングディフュージョンの接合容量、および
       前記第3の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加し、かつ、
       前記ビンニングスイッチのゲート容量、および
       前記第4の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加する
     請求項3記載の固体撮像装置。
  6.  前記容量可変部は、
      隣接する2つの前記画素の前記フローティングディフュージョン間の配線に接続され、第1の容量変更信号に応じて選択的にオン、オフされる第1のビンニングスイッチと、
      前記第1のビンニングスイッチより前記電荷転送ゲート部側の配線と前記フローティングディフュージョン間に接続され、第2容量変更信号に応じて選択的にオン、オフされる第2のビンニングスイッチと、を含み、
      前記第1のビンニングスイッチは、
       前記第2のビンニングスイッチがオン状態であることを条件に、少なくとも、寄生容量と、当該第1のビンニングスイッチに接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象の前記画素の前記フローティングディフュージョンの容量に付加されるように形成され、
      前記第2のビンニングスイッチは、
       少なくとも、寄生容量と、当該第2のビンニングスイッチに接続される配線の配線容量が、オン、オフに応じた値をもって読み出し対象の前記画素の前記フローティングディフュージョンの容量に付加されるように形成されている
     請求項1記載の固体撮像装置。
  7.  少なくとも前記第1のビンニングスイッチの拡散層に接続されている配線、並びに、少なくとも前記第2のビンニングスイッチの前記第1のビンニングスイッチ側と接続される拡散層に接続されている複数の配線を形成する第1の導電層と、
     前記第1の導電層の配線と容量を形成可能な少なくとも一つの配線を形成する前記第1の導電層と異なる第2の導電層と、を含む
     請求項6記載の固体撮像装置。
  8.  フローティングディフュージョンとしての機能を有する前記第2のビンニングスイッチの一方の拡散層を、電界効果トランジスタにより形成される前記ソースフォロワ素子のゲートに接続するための第2の配線と、
     前記第2のビンニングスイッチのゲートに前記第2の容量変更信号を伝達する第3の配線と、
     前記第2のビンニングスイッチの他方の拡散層と接続された第4の配線と、
     前記第1のビンニングスイッチの一方の拡散層と接続された第5の配線と、
     前記第1のビンニングスイッチの他方の拡散層と接続された第6の配線と、
    を、少なくとも有し、
     前記第4の配線と前記第5の配線は電気的に接続されており、
     前記第2の配線、前記第3の配線、前記第4の配線、前記第5の配線、および前記第6の配線は、前記第1の導電層を含み、
     前記第2の導電層は、少なくとも、前記第4の配線、前記第5の配線、および前記第6の配線の前記第1の導電層と対向するように配置されている
     請求項7記載の固体撮像装置。
  9.  前記第1の導電層を含み、前記電荷転送ゲート部に制御信号を伝達する第1の配線を有し、
     前記容量可変部は、
      前記第2のビンニングスイッチがオフ状態のとき、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第1の配線と前記第2の配線間の配線間容量、
       前記第2の配線と前記第3の配線間の配線間容量、
       前記ソースフォロワ素子のゲート容量、および
       前記第2のビンニングスイッチの一方の拡散層の接合容量
       のうちの少なくともいずれかを付加する
     請求項8記載の固体撮像装置。
  10.  前記第1の導電層を含み、前記電荷転送ゲート部に制御信号を伝達する第1の配線を有し、
     前記容量可変部は、
      前記第2のビンニングスイッチがオン状態で、前記第1のビンニングスイッチがオフ状態のとき、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第1の配線と前記第2の配線間の配線間容量、
       前記第2の配線と前記第3の配線間の配線間容量、
       前記ソースフォロワ素子のゲート容量、および
       前記第2のビンニングスイッチの一方の拡散層の接合容量
       のうちの少なくともいずれかを付加し、かつ、
       前記第2のビンニングスイッチのゲート容量、
       前記第4の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量、および
       前記第5の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加する
     請求項8記載の固体撮像装置。
  11.  前記第1の導電層を含み、前記電荷転送ゲート部に制御信号を伝達する第1の配線を有し、
     前記容量可変部は、
      前記第2のビンニングスイッチがオン状態で、前記第1のビンニングスイッチがオン状態のとき、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第1の配線と前記第2の配線間の配線間容量、
       前記第2の配線と前記第3の配線間の配線間容量、
       前記ソースフォロワ素子のゲート容量、および
       前記第2のビンニングスイッチの一方の拡散層の接合容量
       のうちの少なくともいずれかを付加し、かつ、
       前記第2のビンニングスイッチのゲート容量、
       前記第4の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量、および
       前記第5の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加し、かつ、
       前記第1のビンニングスイッチのゲート容量、および
       前記第6の配線を含む前記第1の導電層と前記第2の導電層間の配線間容量
       のうちの少なくともいずれかを付加する
     請求項8記載の固体撮像装置。
  12.  前記第1の導電層を形成する前記第4の配線と前記第6の配線との間、および前記第5の配線と前記第6の配線との間の少なくとも一方に、前記第4の配線と前記第6の配線との間、または前記第5の配線と前記第6の配線との間で容量を形成可能な前記第2の導電層に接続された第10の配線が配置され、
     前記容量可変部は、
      前記画素の前記フローティングディフュージョンの容量に、
       前記第10の配線と、前記第4の配線と前記第6の配線との間、および前記第5の配線と前記第6の配線との間の少なくとも一方に形成される容量を、前記第1のビンニングスイッチおよび第2のビンニングスイッチのオン、オフに応じて付加する
     請求項10記載の固体撮像装置。
  13.  前記第2の導電層は基準電位に接続されている
     請求項1記載の固体撮像装置。
  14.  前記ビンニングスイッチを介して接続される複数の画素の全画素で、リセット期間に前記フローティングディフュージョンの電荷を排出するリセット素子を共有している
     請求項1記載の固体撮像装置。
  15.  前記容量可変部は、
      画素間に接続される前記ビンニングスイッチに接続され、前記フローティングディフュージョンから溢れる電荷を排出するオーバーフローゲートを有する
     請求項1記載の固体撮像装置。
  16.  前記画素部は、
      一つの前記フローティングディフュージョンを複数の前記光電変換部および前記電荷転送ゲート部で共有する画素共有構造を有する
     請求項1記載の固体撮像装置。
  17.  前記固体撮像装置は、表面照射型または裏面照射型である
     請求項1記載の固体撮像装置。
  18.  画素が配置された画素部を有し、
     前記画素は、
      蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、
      前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、
      前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、
      前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
      前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、
      前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替える固体撮像装置の駆動方法であって、
     前記容量可変部を少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間を電界効果トランジスタにより形成されるビンニングスイッチにより接続して形成し、
     前記ビンニングスイッチを、少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成し、
     前記容量変更信号に応じて前記ビンイングスイッチを選択的にオン、オフさせて、読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替える
     固体撮像装置の駆動方法。
  19.  固体撮像装置と、
     前記固体撮像装置に被写体像を結像する光学系と、を有し、
     前記固体撮像装置は、
      画素が配置された画素部を含み、
      前記画素は、
       蓄積期間に光電変換により生成した電荷を蓄積する光電変換部と、
       前記光電変換部に蓄積された電荷を転送期間に転送可能な電荷転送ゲート部と、
       前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、
       前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
       前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、
       前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替えられ、
       前記容量可変部は、
        少なくとも隣接する2つの前記画素の前記フローティングディフュージョン間に接続され、前記容量変更信号に応じて選択的にオン、オフされる電界効果トランジスタにより形成されるビンニングスイッチを含み、
        読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替え可能であり、
       前記ビンニングスイッチは、
        少なくとも、寄生容量と、当該ビンニングスイッチに接続される配線の配線容量の少なくとも一方が、オン、オフに応じた値をもって前記画素の前記フローティングディフュージョンの容量に付加されるように形成されている
     電子機器。
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