WO2013018293A1 - 固体撮像装置及びスイッチング回路 - Google Patents

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WO2013018293A1
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transistor
imaging device
state imaging
solid
circuit
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基範 石井
春日　繁孝
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パナソニック株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS

Definitions

  • the present invention relates to a solid-state imaging device and a switching circuit.
  • General solid-state imaging devices use embedded photodiodes as photoelectric conversion units.
  • Patent Document 1 discloses a stacked solid-state imaging device.
  • a photoelectric conversion film is formed on the control electrode, and a transparent electrode layer is formed on the photoelectric conversion film.
  • the stacked solid-state imaging device can change the optical information into an electrical signal with a good S / N ratio by applying the action of the voltage applied to the transparent electrode to the control electrode via the photoelectric conversion film.
  • the stacked solid-state imaging device has a configuration in which a photoelectric conversion film is formed on a semiconductor substrate on which a pixel circuit is formed via an insulating film. For this reason, it is possible to use a material having a large light absorption coefficient such as amorphous silicon for the photoelectric conversion film. For example, when amorphous silicon is used for the photoelectric conversion film, most of the green light having a wavelength of 550 nm can be absorbed by the photoelectric conversion film having a thickness of about 0.4 nm.
  • the stacked solid-state imaging device does not use an embedded photodiode. Therefore, since the capacity
  • the solid-state imaging device disclosed in Patent Document 1 generates noise when the signal charge is reset. That is, the solid-state imaging device disclosed in Patent Document 1 is random due to capacitive coupling between the reset signal line and the pixel electrode due to the trailing edge (rear edge) of the reset pulse included in the reset signal. There is a problem that noise (reset noise) occurs. Since a stacked solid-state imaging device cannot transfer charges completely, even if sampling is performed in a CDS (correlated double sampling) circuit as in a general embedded photodiode-type solid-state imaging device, reset noise ( cancellation of (kTC noise) becomes incomplete.
  • CDS correlated double sampling
  • an object of the present invention is to provide a solid-state imaging device capable of reducing kTC noise.
  • a solid-state imaging device includes a photoelectric conversion unit that converts light into a signal charge, a storage unit that stores the signal charge, the photoelectric conversion unit, and the storage unit. And a transfer transistor that transfers the signal charge converted by the photoelectric conversion unit to the storage unit, and a gate that is connected to the storage unit, and is stored in the storage unit An amplification transistor that generates a voltage signal by amplifying a signal charge, a reset transistor that resets the voltage of the storage unit, and a first amplification that negatively feeds back the voltage signal generated by the amplification transistor to the reset transistor A circuit and a second amplifier circuit for positively feeding back the voltage signal generated by the amplifier transistor to the amplifier transistor.
  • the solid-state imaging device can suppress kTC noise generated in the transfer transistor in addition to kTC noise generated in the reset transistor.
  • a first step of turning off the reset transistor while negatively feeding back the voltage signal to the reset transistor by operating the first amplifier circuit after turning on the transfer transistor and the reset transistor; After turning off the reset transistor and turning on the transfer transistor, the second amplifier circuit is operated to turn off the transfer transistor while positively feeding back the voltage signal to the gate of the amplifier transistor. You may also go through the process.
  • the solid-state imaging device further includes a capacitive element connected between a gate of the amplification transistor and an output terminal of the second amplification circuit, and the second amplification circuit receives the voltage signal, Positive feedback may be provided to the gate of the amplification transistor via the capacitive element.
  • the product of the capacitance value of the capacitive element and the gain of the second amplifier circuit may be substantially equal to the capacitance value of the storage unit.
  • the solid-state imaging device further includes a power supply line for supplying a voltage to one of the source and drain of the amplification transistor, and the second amplification circuit receives the voltage signal via the power supply line. Positive feedback may be provided to one of the source and drain of the amplification transistor.
  • the product of the capacitance value of the power supply line and the gain of the second amplifier circuit may be substantially equal to the capacitance value of the storage unit.
  • the solid-state imaging device may further include a capacitive element connected between the first terminal on the photoelectric conversion unit side and the output terminal of the second amplifier circuit among the source and drain of the transfer transistor.
  • the second amplifier circuit may positively feed back the voltage signal to the gate of the amplifier transistor via the capacitive element and the transfer transistor.
  • the product of the capacitance value of the capacitive element and the gain of the second amplifier circuit may be substantially equal to the capacitance value of the storage unit.
  • the solid-state imaging device includes a plurality of pixels and a pixel sharing circuit provided corresponding to each of two or more of the plurality of pixels, and each of the plurality of pixels includes the photoelectric conversion.
  • the transfer transistor connected to the photoelectric conversion unit, each of the pixel sharing circuits, the storage unit connected to two or more transfer transistors included in the corresponding two or more pixels,
  • the amplifying transistor and the reset transistor may be included.
  • the switching circuit includes a first capacitor, a second capacitor, a transfer transistor connected between the first capacitor and the second capacitor, and the second capacitor.
  • An amplifying transistor that generates a voltage signal by amplifying the charge accumulated in the second capacitor, a third capacitor connected to the gate of the amplifying transistor, And an amplifying circuit that positively feeds back the voltage signal generated by the amplifying transistor to the gate of the amplifying transistor through the third capacitor.
  • the present invention can be realized not only as such a solid-state imaging device but also as a control method of a solid-state imaging device using characteristic means included in the solid-state imaging device as a step.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a solid-state imaging device, or can be realized as an imaging device including such a solid-state imaging device.
  • LSI semiconductor integrated circuit
  • the present invention can provide a solid-state imaging device capable of reducing kTC noise.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device according to Comparative Example 1 of the present invention.
  • FIG. 2 is a cross-sectional view of the solid-state imaging device according to Comparative Example 1 of the present invention.
  • FIG. 3 is a timing chart showing the operation of the solid-state imaging device according to Comparative Example 1 of the present invention.
  • FIG. 4 is a circuit diagram of a solid-state imaging device according to Comparative Example 2 of the present invention.
  • FIG. 5 is a circuit diagram of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram of the switching circuit according to the first embodiment of the present invention.
  • FIG. 8 is a circuit diagram of a solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a solid-state imaging device according to the third embodiment
  • FIG. 1 is a diagram showing a solid-state imaging device 50 according to Comparative Example 1 of the present invention
  • FIG. 2 is a cross-sectional view showing the structure of the pixel 11 in FIG.
  • a solid-state imaging device 50 shown in FIG. 1 includes a semiconductor substrate 31, a plurality of pixels 11 arranged in a matrix on the semiconductor substrate 31, a vertical scanning unit 13 that supplies various timing signals to the pixels 11,
  • the horizontal scanning unit 15 that sequentially reads signals to the horizontal output terminal 142, the vertical signal line 114 formed for each column, the first amplifier circuit 108 connected to the vertical signal line 114, and the first amplifier circuit 108
  • a feedback line 115 provided for each column is provided.
  • the pixel 11 describes only “2 rows and 2 columns”, but the number of rows and the number of columns may be arbitrarily set.
  • Each pixel 11 is connected in series to the photoelectric conversion unit 120, the amplification transistor 105 whose gate is connected to the photoelectric conversion unit 120, the reset transistor 116 whose drain is connected to the photoelectric conversion unit 120, and the amplification transistor 105.
  • the selection transistor 113 is provided.
  • the photoelectric conversion unit 120 includes a photoelectric conversion film 45 that performs photoelectric conversion, a pixel electrode 46 formed on the surface of the photoelectric conversion film on the semiconductor substrate side, and a pixel electrode on the side opposite to the pixel electrode of the photoelectric conversion film. And a transparent electrode 47 formed on the surface.
  • the photoelectric conversion unit 120 is connected between the gate of the amplification transistor 105, the drain of the reset transistor 116, and the photoelectric conversion unit control line 131.
  • the amplification transistor 105 has a gate connected to the pixel electrode 46, and outputs a signal voltage corresponding to the potential of the pixel electrode 46 to the vertical signal line 114 via the selection transistor 113.
  • the potential of the pixel electrode 46 is determined by a value obtained by dividing the charge obtained by photoelectric conversion by the parasitic capacitance of the node to which the gate of the amplification transistor 105 is connected.
  • This parasitic capacitance is a total of a plurality of capacitors between the node and each of a plurality of nodes having a fixed potential such as a ground potential, and is a so-called storage capacitor.
  • One of the source and drain of the reset transistor 116 is connected to the pixel electrode 46, and the other of the source and drain is connected to the corresponding feedback line 115.
  • the gate of the selection transistor 113 is connected to the vertical scanning unit 13 via the address control line 121.
  • the gate of the reset transistor 116 is connected to the vertical scanning unit 13 via the reset control line 123.
  • the address control line 121 and the reset control line 123 are provided for each row.
  • the reset transistor 116 is an n-type MOS transistor, the reset pulse included in the reset signal input to the gate thereof is a positive pulse (upward pulse), and the trailing edge of the reset pulse is a falling edge.
  • the photoelectric conversion unit control line 131 is common to all pixels.
  • the vertical signal line 114 is provided for each column, and is connected to the horizontal scanning unit 15 via the column signal processing unit 21.
  • the column signal processing unit 21 performs noise suppression signal processing represented by correlated double sampling, analog / digital conversion, and the like.
  • the first amplifier circuit 108 is connected to the vertical signal line 114 provided for each column. A reference voltage VR common to all pixels is also input to the first amplifier circuit 108. The output terminal of the first amplifier circuit 108 is connected to the source of the reset transistor 116.
  • the first amplifier circuit 108 receives an output signal from the selection transistor 113 and performs a feedback operation so that the gate potential of the amplification transistor 105 becomes constant. . At this time, the output signal of the first amplifier circuit 108 becomes 0V or a positive voltage in the vicinity of 0V.
  • FIG. 3 is a timing chart showing the most basic imaging operation of the solid-state imaging device 50.
  • SEL1 in the figure indicates a row selection signal for the first row.
  • RST1 indicates a row reset signal for the first row.
  • SEL2 and RST2 are the same except that the corresponding rows are different.
  • One horizontal cycle is a period from when the row selection signal becomes valid until the row selection signal of the next row becomes valid (from the rising edge of SEL1 to the rising edge of SEL2). This is the period required to read.
  • One vertical cycle is a period required to read out signal voltages from pixels in all rows.
  • the feedback operation occurs when the row selection signal and the row reset signal are enabled at the same time. That is, the feedback operation occurs when the selection transistor 113 and the reset transistor 116 are simultaneously turned on.
  • the vertical scanning unit 13 performs control so that reset (feedback operation) is performed after signal reading from the pixels.
  • the vertical scanning unit 13 validates a row selection signal supplied to the gate of the selection transistor 113.
  • the output signal of the amplification transistor 105 is output to the vertical signal line 114.
  • the vertical scanning unit 13 validates the row reset signal after a certain time delay after the row selection signal becomes valid.
  • the output signal of the first amplifier circuit 108 is fed back to the pixel electrode via the reset transistor 116.
  • the frequency of noise generated when resetting the signal charge is on the order of GHz or more, and it is difficult to control this noise using a circuit.
  • this noise can be controlled.
  • a feedback operation is performed while gradually decreasing the voltage applied to the reset control line 123 (hereinafter simply referred to as a taper).
  • the reset control line 123 decreases, the channel resistance of the reset transistor 116 increases.
  • This channel resistance and storage capacitor form a kind of low-pass filter. Therefore, noise below the cutoff frequency of this filter does not pass through the reset transistor 116.
  • this cut-off frequency is below the bandwidth of this feedback circuit, all noise is suppressed by feedback control.
  • the reset noise generated when the signal charge is reset by the reset transistor 116 is suppressed by the feedback operation. And it is reduced that reset noise is superimposed on the next signal charge.
  • the solid-state imaging device 50 can suppress random noise.
  • an amplification transistor 105, a selection transistor 113, and a reset transistor 116 are formed on a semiconductor substrate 31 made of silicon.
  • the amplification transistor 105 includes a gate electrode 41, a diffusion layer 51 that is a drain, and a diffusion layer 52 that is a source.
  • the selection transistor 113 includes a gate electrode 42, a diffusion layer 52 that is a drain, and a diffusion layer 53 that is a source.
  • the source of the amplification transistor 105 and the drain of the selection transistor 113 are a common diffusion layer 52.
  • the reset transistor 116 includes a gate electrode 43, a diffusion layer 54 that is a drain, and a diffusion layer 55 that is a source.
  • the diffusion layer 51 and the diffusion layer 54 are separated by the element isolation region 33.
  • the photoelectric conversion unit 120 includes a photoelectric conversion film 45 made of amorphous silicon or the like, a pixel electrode 46 formed on the lower surface of the photoelectric conversion film 45, and a transparent electrode 47 formed on the upper surface of the photoelectric conversion film 45. Yes.
  • the pixel electrode 46 is connected to the gate electrode 41 of the amplification transistor 105 and the diffusion layer 54 that is the source of the reset transistor 116 via the contact 36.
  • the diffusion layer 54 connected to the pixel electrode 46 functions as a storage diode.
  • the solid-state imaging device 50 according to Comparative Example 1 of the present invention uses the photoelectric conversion unit having a large light absorption coefficient, the quantization efficiency is remarkably good.
  • the solid-state imaging device 50 according to Comparative Example 1 of the present invention can reduce the area of the photodiode, the conversion gain can be increased in a circuit. Furthermore, structurally, since photoelectric conversion is not performed in the semiconductor substrate, the effect when random noise is suppressed is much greater.
  • the reset noise of the stacked solid-state imaging device 50 can be suppressed by performing a feedback operation using the first amplifier circuit 108. As a result, reading out signal charges on which reset noise is superimposed is also reduced, so that the solid-state imaging device 50 can suppress random noise.
  • Comparative Example 2 In Comparative Example 1, there are three transistors per pixel. In order to advance further miniaturization, it is required to reduce the number of transistors per pixel. As a method for reducing the number of transistors per pixel in a general CMOS image sensor using embedded photodiodes, a method in which a reset transistor, an amplification transistor, and a selection transistor are shared by a plurality of photoelectric conversion units is generally known. It has been.
  • FIG. 4 is a diagram showing a configuration of the solid-state imaging device 100 according to Comparative Example 2 of the present invention. In FIG. 4, only the circuit configuration for two pixels is shown for the sake of simplicity.
  • the only transistor essential for each pixel 110 is the transfer transistor 101. Since the other amplifying transistor 105, selection transistor 113, and reset transistor 116 can be shared by a plurality of pixels 110, the number of transistors per pixel can be reduced (this shared circuit is replaced by the pixel sharing circuit 111). ). For example, if the pixel sharing circuit 111 is shared by four pixels, the number of transistors per pixel can be 1.75.
  • the solid-state imaging device 100 includes a column circuit 112 provided for each column of the pixel sharing circuit 111.
  • the column circuit 112 includes a first amplifier circuit 108.
  • a voltage hereinafter referred to as a shared circuit voltage
  • a predetermined voltage For this purpose, it is necessary to turn off the reset transistor 116 after making the shared circuit voltage equal to the voltage of the feedback line 115 by turning on the reset transistor 116.
  • kTC noise is generated.
  • the reset transistor 116 is turned on, and the output voltage from the first amplifier circuit 108 is input to the amplifier transistor 105 as a shared circuit voltage. A voltage corresponding to this voltage is output from the amplification transistor 105, and the output voltage is input to the negative input terminal of the first amplifier circuit 108 via the selection transistor 113. A voltage source is connected to the positive input terminal, and a voltage obtained by subtracting the voltage input to the negative input terminal from the voltage from this voltage source is fed back to the shared circuit voltage via the feedback line 115. If the reset transistor 116 is gradually turned off in this state (the gate voltage of the reset transistor 116 is tapered), kTC noise generated in the reset transistor 116 is suppressed.
  • FIG. 5 is a circuit diagram of the solid-state imaging device 200 according to the first embodiment of the present invention. In FIG. 5, only a circuit configuration for two pixels is shown for the sake of simplicity.
  • a solid-state imaging device 200 illustrated in FIG. 5 is a stacked solid-state imaging device, and includes a plurality of pixels 110 and a pixel sharing circuit 211 provided corresponding to each of two or more of the plurality of pixels 110. .
  • Each of the plurality of pixels 110 includes a photoelectric conversion unit 120 (120a or 120b) and a transfer transistor 101 (101a or 101b) connected to the photoelectric conversion unit 120.
  • Each of the pixel sharing circuits 211 includes an accumulation unit 230 connected to two or more transfer transistors 101 included in the corresponding two or more pixels 110, an amplification transistor 105, a selection transistor 113, a reset transistor 116, and a capacitor element. 204.
  • the pixel sharing circuit 211 is shared by the plurality of pixels 110.
  • the pixel 110 and the pixel sharing circuit 211 are two-dimensionally arranged.
  • the solid-state imaging device 200 includes a column circuit 212 provided for each column of the pixel sharing circuit 211.
  • the entire configuration of the solid-state imaging device 200 excluding the pixel portion (the pixel 110 and the pixel sharing circuit 211) and the column circuit 212 is the same as the configuration illustrated in FIG.
  • the capacitance at the node on the photoelectric conversion unit 120 side of the transfer transistor 101 is shown as a capacitor 202 (202a or 202b), and the capacitance of the storage unit 230 is shown as a capacitor 203.
  • the capacitors 202 and 203 are not only the capacitors added intentionally but also the total values of the parasitic capacitances between the node and the wiring to which the constant voltage is applied. Since the parasitic capacitance always exists in an actual circuit, the capacitors 202 and 203 always exist even when the capacitor is not added intentionally.
  • the constant voltage source refers to a node whose voltage does not change during the operation process of the solid-state imaging device 200 described below.
  • the photoelectric conversion unit 120 converts light into signal charges and accumulates the converted signal charges.
  • the configuration of the photoelectric conversion unit 120 is the same as that of Comparative Example 1 described above.
  • the accumulation unit 230 accumulates the signal charges photoelectrically converted by the photoelectric conversion unit 120.
  • the transfer transistor 101 is connected between the photoelectric conversion unit 120 and the storage unit 230 and transfers the signal charge converted by the photoelectric conversion unit 120 to the storage unit 230.
  • the amplification transistor 105 has a gate connected to the storage unit 230, and generates a voltage signal corresponding to the signal charge (voltage) stored in the storage unit 230.
  • the reset transistor 116 is connected between the storage unit 230 and the feedback line 115. In the vertical scanning operation of the solid-state imaging device 200, when the reset transistor 116 of the selected row is turned on, the voltage of the storage unit 230 is reset by the voltage from the feedback line 115.
  • the selection transistor 113 in the selected row is turned on.
  • the voltage signal generated by the amplification transistor 105 is output to the vertical signal line 114.
  • the selection transistor 113 is connected in series with the amplification transistor 105.
  • the selection transistor 113 may be disposed on the vertical signal line 114 side of the amplification transistor 105 or may be disposed on the power supply side of the amplification transistor 105.
  • a current source (typically a transistor) may be connected in parallel to the vertical signal line 114 so that the amplification transistor 105 operates as a source follower.
  • the column circuit 212 is shared by the pixel sharing circuits 211 arranged in the same column among the plurality of pixel sharing circuits 211 arranged two-dimensionally.
  • the column circuit 212 includes a first amplifier circuit 108, a second amplifier circuit 206, and switches 207 and 209.
  • the first amplifier circuit 108 is typically an operational amplifier.
  • the first amplifier circuit 108 negatively feeds back the voltage signal generated by the amplifier transistor 105 to the reset transistor via the feedback line 115.
  • the negative input terminal (inverting input terminal) of the first amplifier circuit 108 is connected to the vertical signal line 114.
  • the voltage signal generated by the amplification transistor 105 is input to the negative input terminal of the first amplifier circuit 108 via the selection transistor 113 and the vertical signal line 114.
  • a constant voltage (reference voltage) is applied to the positive input terminal (non-inverting input terminal) of the first amplifier circuit 108.
  • the switch 209 is connected between the output terminal of the first amplifier circuit 108 and the feedback line 115. Therefore, the output terminal of the first amplifier circuit 108 is connected to the drain of the reset transistor 116 via the switch 209 and the feedback line 115.
  • the second amplifier circuit 206 is typically an operational amplifier.
  • the second amplifier circuit 206 negatively feeds back the voltage signal generated by the amplifier transistor 105 to the gate of the amplifier transistor 105 through the capacitive element 204.
  • the positive input terminal of the second amplifier circuit 206 is connected to the vertical signal line 114, and a constant voltage (reference voltage) is applied to the negative input terminal.
  • the voltage signal generated by the amplification transistor 105 is input to the positive input terminal of the second amplification circuit 206 via the vertical signal line 114.
  • the switch 207 is connected between the output terminal of the second amplifier circuit 206 and one end of the capacitor 204.
  • the other end of the capacitive element 204 is connected to the storage unit 230.
  • the other end of the switch 207 is connected to a plurality of capacitive elements 204 arranged in the same column.
  • the switch 207 illustrated in FIG. 5 may be disposed between the vertical signal line 114 and the positive input terminal of the second amplifier circuit 206. In this case, the output terminal of the second amplifier circuit 206 and the capacitor 204 are directly connected. In short, the switch 207 is for switching on and off the feedback loop formed by the second amplifier circuit 206. Therefore, the switch 207 may be disposed at any position in the feedback loop.
  • the capacitance value of the capacitive element 204 includes not only the capacitance value of the capacitor added intentionally but also parasitic capacitance.
  • the voltage applied to the gate of the transfer transistor 101a is ⁇ tran1
  • the voltage applied to the gate of the transfer transistor 101b is ⁇ tran2.
  • the voltage applied to the gate of the reset transistor 116 is ⁇ res. Normally, this voltage is also applied simultaneously to all of the pixel sharing circuits 211 in the same row by horizontal wiring.
  • the voltage applied to the gate of the selection transistor 113 is ⁇ sel. Normally, this voltage is also applied simultaneously to all of the pixel sharing circuits 211 in the same row by horizontal wiring.
  • the control voltage applied to the switch 207 is ⁇ SW1.
  • the switch 207 is turned on when this voltage is at a high level and turned off when it is at a low level.
  • a control voltage applied to the switch 209 is assumed to be ⁇ SW2.
  • the switch 209 is turned on when this voltage is at a high level and turned off when it is at a low level.
  • control signals are generated by the vertical scanning unit 13 shown in FIG. 1 or a control circuit (not shown) and applied to each transistor or switch.
  • the pixel 110b is scanned next to the pixel 110a in the vertical scanning operation. That is, it is assumed that the pixel 110a and the pixel 110b are arranged adjacent to each other in the vertical direction.
  • the pixel 110a and the pixel 110b are arrange
  • the driving of the pixel 110 requires four operations: (1) an accumulation signal readout operation, (2) a reset operation, (3) a reset voltage readout operation, and (4) an accumulation operation.
  • FIG. 6 is a diagram for explaining a driving method of the solid-state imaging device 200. The operations (1) to (4) will be described in order with reference to this figure.
  • the transfer transistor 101a and the selection transistor 113 are turned on by setting ⁇ tran1 and ⁇ sel to a high level.
  • the signal charge accumulated according to the light irradiation amount is transferred from the photoelectric conversion unit 120 to the accumulation unit 230.
  • a signal voltage corresponding to the accumulated signal charge is output to the vertical signal line 114.
  • a correlated double sampling circuit (CDS circuit) or the like is normally connected to the vertical signal line 114, and this voltage is sampled by the correlated double sampling circuit.
  • the negative feedback circuit composed of the first amplifier circuit 108, the reset transistor 116, and the amplifier transistor 105 is operated by setting ⁇ res and ⁇ SW2 to a high level. Let Then, the reset transistor 116 is gradually turned off by gradually setting ⁇ res to a low level. Thereby, kTC noise caused by the reset transistor 116 can be suppressed.
  • switch 209 is turned off by setting ⁇ SW2 to a low level.
  • a reset voltage corresponding to the voltage of the storage unit 230 in a reset state is output to the vertical signal line 114.
  • this voltage is sampled as a reset voltage by a correlated double sampling circuit (CDS circuit) or the like.
  • CDS circuit correlated double sampling circuit
  • the switch 207 is turned on by setting ⁇ SW1 to the high level, and then the transfer transistor 101a is turned off by gradually setting ⁇ tran1 to the low level. As a result, kTC noise generated by the transfer transistor 101a can be suppressed. Details of this principle will be described later.
  • the horizontal scanning unit 15 sequentially outputs the signals of the rows after the above (1) accumulated signal reading operation, (2) reset operation, and (3) reset voltage reading operation to the outside of the solid-state imaging device 200. Since this operation is obvious to those skilled in the art, details are omitted.
  • FIG. 7 is a diagram showing a configuration in which the circuit related to the positive feedback operation described above is extracted from the circuit shown in FIG. Further, the circuit shown in FIG. 7 is hereinafter referred to as a switching circuit.
  • This switching circuit can be used not only for the solid-state imaging device as described above but also for other circuits that require a similar switching operation.
  • the capacitance value of the capacitor 202 is C1
  • the capacitance value of the capacitor 203 is C2
  • the capacitance value of the capacitor element 204 is C3.
  • the gain of the second amplifier circuit 206 is ⁇ .
  • the transfer transistor 101 is turned on, and the capacitor 202 and the storage unit 230 are set to the same potential.
  • There are many possible methods for setting the potential For example, it is conceivable to apply a potential to the storage unit 230 via another switch (hereinafter referred to as a potential setting switch).
  • the potential setting switch is the reset transistor 116 described above. This is stroke 1.
  • step 2 the transfer transistor 101 is turned off next, but normally (when the switch 207 side of the capacitive element 204 is a constant voltage in FIG. 7), kTC noise as described below is generated.
  • the charge amount of this kTC noise is determined by the series capacitance value of C1 and C2 + C3. Therefore, the standard deviation of kTC noise is expressed by the following equation (1).
  • the standard deviation of the noise voltage detected by the amplification transistor 105 is expressed by the following formula (2).
  • step 2 the switch 207 is turned on to turn on the feedback loop of the second amplifier circuit 206. Thereafter, the gate voltage of the transfer transistor 101 is gradually lowered. Then, when this gate voltage becomes about the threshold voltage of the transfer transistor 101, the channel resistance of the transfer transistor 101 increases, so that the noise voltage Vn by the transfer transistor 101 is detected by the amplification transistor 105. Then, this voltage is amplified by the second amplifier circuit 206, and the voltage value ⁇ Vn is output to the capacitor 204.
  • Equation (4) can be approximated to Equation (5) below.
  • the kTC noise can be reduced as C2 + (1- ⁇ ) ⁇ C3 is reduced.
  • the product of the capacitance value C3 of the capacitive element 204 and the gain ⁇ of the second amplifier circuit 206 be substantially equal to the capacitance value C2 of the storage unit 230.
  • the product of the capacitance value C3 and the gain ⁇ is preferably 0 to 10% smaller than the capacitance value (C2 + C3).
  • the solid-state imaging device 200 uses the positive feedback by the second amplifier circuit 206. Thereby, the solid-state imaging device 200 can suppress the kTC noise generated in the transfer transistor 101 in addition to the kTC noise generated in the reset transistor 116.
  • FIG. 8 is a circuit diagram of a solid-state imaging device 300 according to the second embodiment of the present invention.
  • the solid-state imaging device 300 shown in FIG. That is, the pixel sharing circuit 311 does not include the capacitor 204 shown in FIG.
  • the solid-state imaging device 300 further includes a switch 317 and a power line 318.
  • the output terminal of the second amplifier circuit 206 is connected to the drain of the amplifier transistor 105 via the switch 207 and the power supply line 318. That is, the second amplifier circuit 206 positively feeds back the voltage signal generated by the amplifier transistor 105 to the drain of the amplifier transistor 105 via the power supply line 318.
  • the power supply line 318 is connected to the drain of the amplification transistor 105 and is used to supply a voltage to the drain of the amplification transistor 105.
  • the switch 317 is connected between the power supply line 318 and the power supply.
  • the power supply line 318 is connected to a plurality of amplification transistors 105 arranged in the same column.
  • the driving method of the solid-state imaging device 300 is almost the same as that of the first embodiment of the present invention.
  • the capacitive element 204 in the solid-state imaging device 200 shown in FIG. 5 does not exist, and the drain-gate capacitance of the amplification transistor 105 is used instead.
  • the operation of the solid-state imaging device 300 according to the second embodiment will be described in comparison with the operation of the first embodiment.
  • the switch 317 is turned on, the switch 207 is turned off, and the power supply is connected to the drain of the amplification transistor 105.
  • the same operation as in the first embodiment can be performed.
  • the switch 317 is turned on and the switch 207 is turned off to connect the power source to the drain of the amplification transistor 105.
  • the same operation as in the first embodiment can be performed.
  • the product of the capacitance value of the power supply line 318 and the gain ⁇ of the second amplifier circuit 206 is calculated as the storage unit 230. It is preferable that the capacitance value is approximately equal to the capacitance value C2. Specifically, the product of the capacitance value of the power supply line 318 and the gain ⁇ is preferably 0 to 10% smaller than the sum of the capacitance value of the power supply line 318 and the capacitance value C2.
  • the solid-state imaging device 300 according to the second embodiment of the present invention is similar to the solid-state imaging device 200 according to the first embodiment described above, in addition to the kTC noise generated in the reset transistor 116, and the transfer transistor 101.
  • the kTC noise generated in the above can be suppressed.
  • FIG. 9 is a circuit diagram of a solid-state imaging device 400 according to the third embodiment of the present invention.
  • the solid-state imaging device 400 illustrated in FIG. 9 is different from the solid-state imaging device 200 illustrated in FIG. 5 in that the output terminal of the second amplifier circuit 206 is on the photoelectric conversion unit 120 side of the transfer transistor 101 via the capacitive element 404. It is different in that it is connected to the node.
  • the pixel 410 (410a or 410b) further includes a capacitor 404 (404a or 404b).
  • the output terminal of the second amplifier circuit 206 is connected to one end of the capacitor 404 via the switch 207.
  • the other end of the capacitor 404 is connected to the node on the photoelectric conversion unit 120 side of the transfer transistor 101.
  • the capacitance value of the capacitor 404 includes not only the capacitance value of the capacitor added intentionally but also parasitic capacitance.
  • a switch 207 in the column is connected to one end of a plurality of capacitor elements 404 corresponding to the pixel sharing circuit 311 arranged in the same column.
  • the second amplification circuit 206 positively feeds back the voltage signal generated by the amplification transistor 105 to the gate of the amplification transistor 105 via the capacitive element 404 and the transfer transistor 101.
  • the driving method of the solid-state imaging device 400 is the same as that in the first embodiment, and a description thereof will be omitted.
  • the product of the capacitance value of the capacitive element 404 and the gain ⁇ of the second amplifier circuit 206 is calculated as the storage unit 230. It is preferable that the capacitance value is approximately equal to the capacitance value C2. Specifically, the product of the capacitance value of the capacitive element 404 and the gain ⁇ is preferably 0 to 10% smaller than the sum of the capacitance value of the capacitive element 404 and the capacitance value C2.
  • the solid-state imaging device 400 according to the third embodiment of the present invention is similar to the solid-state imaging device 200 according to the first embodiment described above, in addition to the kTC noise generated in the reset transistor 116, and the transfer transistor 101.
  • the kTC noise generated in the above can be suppressed.
  • each processing unit included in the solid-state imaging device according to the embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • MOS transistors In the above description, an example using MOS transistors is shown, but other types of transistors may be used.
  • the circuit configuration shown in the circuit diagram is an example, and the present invention is not limited to the circuit configuration. That is, like the above circuit configuration, a circuit that can realize a characteristic function of the present invention is also included in the present invention.
  • the present invention includes a device in which a device such as a switching device (transistor), a resistor, or a capacitor is connected in series or in parallel to a certain device within a range in which a function similar to the above circuit configuration can be realized. It is.
  • “connected” in the above-described embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals (nodes) can be realized within a range in which a similar function can be realized. ) Is connected via an element.
  • the present invention can be applied to a solid-state imaging device.
  • the present invention can be used for a digital still camera using a solid-state imaging device, a digital video camera, and the like.

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Abstract

　本発明の一形態に係る固体撮像装置（２００）は、光を信号電荷に変換する光電変換部（１２０）と、前記信号電荷を蓄積する蓄積部（２３０）と、光電変換部（１２０）と蓄積部（２３０）との間に接続されており、光電変換部（１２０）で変換された前記信号電荷を蓄積部（２３０）へ転送する転送トランジスタ（１０１）と、蓄積部（２３０）にゲートが接続されており、蓄積部（２３０）に蓄積されている信号電荷を増幅することで電圧信号を生成する増幅トランジスタ（１０５）と、蓄積部（２３０）の電圧をリセットするリセットトランジスタ（１１６）と、増幅トランジスタ（１０５）により生成された前記電圧信号をリセットトランジスタ（１１６）に負帰還する第１の増幅回路（１０８）と、増幅トランジスタ（１０５）により生成された前記電圧信号を増幅トランジスタ（１０５）に正帰還する第２の増幅回路（２０６）とを備える。

Description

固体撮像装置及びスイッチング回路
　本発明は、固体撮像装置及びスイッチング回路に関する。
　一般的な固体撮像装置は、光電変換部として埋め込みフォトダイオードを用いている。
　また、特許文献１には、積層型の固体撮像装置が開示されている。この積層型の固体撮像装置では、制御電極の上に光電変換膜が形成され、この光電変換膜の上に透明電極層が形成される。積層型の固体撮像装置は、この透明電極に印加した電圧の作用を、光電変換膜を介して制御電極に及ぼすことにより良好なＳＮ比で光情報を電気信号に変えることができる。
　積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、光電変換膜にアモルファスシリコンを用いた場合、０．４ｎｍ程度の厚さの光電変換膜で、波長５５０ｎｍの緑色の光のほとんどを吸収することができる。
　また、積層型の固体撮像装置は、埋め込みフォトダイオードを用いない。これにより、積層型の固体撮像装置は、光電変換部の容量を大きくすることが可能なので、飽和電荷を大きくすることができる。さらに、積層型の固体撮像装置では、電荷を完全転送しないので、容量を積極的に付加することも可能である。これにより、積層型の固体撮像装置は、微細化された画素においても十分な大きさの容量が実現できる。さらに、積層型の固体撮像装置は、ダイナミックランダムアクセスメモリにおけるスタックセルのような構造を用いることも可能である。
特開昭５５－１２０１８２号公報
　しかしながら、特許文献１に示された固体撮像装置は、信号電荷をリセットするときに雑音が発生する。すなわち、特許文献１に示された固体撮像装置は、リセット信号に含まれるリセットパルスの後縁（後ろ側のエッジ）に起因して、リセット信号線と画素電極等との間の容量結合によりランダムノイズ（リセット雑音）が発生してしまうという問題を有している。積層型の固体撮像装置は、電荷の完全転送ができないために、ＣＤＳ（相関二重サンプリング）回路で一般的な埋め込みフォトダイオード型の固体撮像装置のようなサンプリングを実施しても、リセット雑音（ｋＴＣノイズ）のキャンセルが不完全になる。これにより、雑音が発生した状態において、リセット後の電荷に次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷が読み出される。このため、特許文献１に示された固体撮像装置は、ランダム雑音が大きくなるという問題を有している。
　上記課題を鑑み、本発明は、ｋＴＣノイズを低減できる固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る固体撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する蓄積部と、前記光電変換部と前記蓄積部との間に接続されており、前記光電変換部で変換された前記信号電荷を前記蓄積部へ転送する転送トランジスタと、前記蓄積部にゲートが接続されており、前記蓄積部に蓄積されている信号電荷を増幅することで電圧信号を生成する増幅トランジスタと、前記蓄積部の電圧をリセットするリセットトランジスタと、前記増幅トランジスタにより生成された前記電圧信号を前記リセットトランジスタに負帰還する第１の増幅回路と、前記増幅トランジスタにより生成された前記電圧信号を前記増幅トランジスタに正帰還する第２の増幅回路とを備える。
　この構成によれば、本発明の一形態に係る固体撮像装置は、リセットトランジスタで発生するｋＴＣノイズに加え、転送トランジスタで発生するｋＴＣノイズを抑圧できる。
　また、前記転送トランジスタ及び前記リセットトランジスタをオンした後、前記第１の増幅回路を動作させることで、前記電圧信号を前記リセットトランジスタに負帰還させながら前記リセットトランジスタをオフする第１の行程と、前記リセットトランジスタをオフし、かつ前記転送トランジスタをオンした後、前記第２の増幅回路を動作させることで、前記電圧信号を前記増幅トランジスタのゲートに正帰還させながら前記転送トランジスタをオフする第２の行程とを行ってもよい。
　また、前記固体撮像装置は、さらに、前記増幅トランジスタのゲートと前記第２の増幅回路の出力端子との間に接続された容量素子を備え、前記第２の増幅回路は、前記電圧信号を、前記容量素子を介して前記増幅トランジスタのゲートに正帰還してもよい。
　また、前記容量素子の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値に略等しくてもよい。
　また、前記固体撮像装置は、さらに、前記増幅トランジスタのソース及びドレインの一方に電圧を供給するための電源線を備え、前記第２の増幅回路は、前記電圧信号を前記電源線を介して、前記増幅トランジスタの前記ソース及びドレインの一方に正帰還してもよい。
　また、前記電源線の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値に略等しくてもよい。
　また、前記固体撮像装置は、さらに、前記転送トランジスタのソース及びドレインのうち、前記光電変換部側の第１端子と、前記第２の増幅回路の出力端子との間に接続された容量素子を備え、前記第２の増幅回路は、前記電圧信号を、前記容量素子及び前記転送トランジスタを介して、前記増幅トランジスタのゲートに正帰還してもよい。
　また、前記容量素子の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値と略等しくてもよい。
　また、前記固体撮像装置は、複数の画素と、前記複数の画素のうち２以上の画素毎に対応して設けられた画素共有回路とを有し、前記複数の画素の各々は、前記光電変換部と、当該光電変換部に接続された前記転送トランジスタとを含み、前記画素共有回路の各々は、対応する２以上の画素に含まれる２以上の前記転送トランジスタに接続される前記蓄積部と、前記増幅トランジスタと、前記リセットトランジスタとを含んでもよい。
　また、本発明の一形態に係るスイッチング回路は、第１及び第２の容量と、前記第１の容量と前記第２の容量との間に接続されている転送トランジスタと、前記第２の容量にゲートが接続されており、前記第２の容量に蓄積されている電荷を増幅することで電圧信号を生成する増幅トランジスタと、前記増幅トランジスタのゲートに接続されている第３の容量と、前記増幅トランジスタにより生成された前記電圧信号を、前記第３の容量を介して、前記増幅トランジスタのゲートに正帰還する増幅回路とを備える。
　なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段をステップとする固体撮像装置の制御方法として実現できる。
　さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置として実現したりできる。
　以上より、本発明は、ｋＴＣノイズを低減できる固体撮像装置を提供できる。
図１は、本発明の比較例１に係る固体撮像装置の構成を示す図である。 図２は、本発明の比較例１に係る固体撮像装置の断面図である。 図３は、本発明の比較例１に係る固体撮像装置の動作を示すタイミングチャートである。 図４は、本発明の比較例２に係る固体撮像装置の回路図である。 図５は、本発明の第１の実施形態に係る固体撮像装置の回路図である。 図６は、本発明の第１の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図７は、本発明の第１の実施形態に係るスイッチング回路の回路図である。 図８は、本発明の第２の実施形態に係る固体撮像装置の回路図である。 図９は、本発明の第３の実施形態に係る固体撮像装置の回路図である。
　以下、本発明に係る実施形態について、図面を参照しながら説明する。図で、同じ符号のものは同一の構成要素を表す。
　なお、以下で説明する実施形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（比較例１）
　まず、本発明の実施形態を説明する前に、本発明の比較例に係る固体撮像装置について説明する。
　図１は、本発明の比較例１に係る固体撮像装置５０を示す図であり、図２は図１の画素１１の構造を示す断面図である。
　図１に示す固体撮像装置５０は、半導体基板３１と、半導体基板３１に行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部１３と、画素１１の信号を順次水平出力端子１４２へ読み出す水平走査部１５と、列毎に形成された垂直信号線１１４と、垂直信号線１１４に接続された第１の増幅回路１０８と、第１の増幅回路１０８の出力信号を対応する列の画素１１にフィードバックするために列毎に設けられたフィードバック線１１５とを備えている。図１において、画素１１は「２行２列」分だけを記載しているが、行数及び列数は任意に設定してよい。
　また、各画素１１は、光電変換部１２０と、ゲートが光電変換部１２０と接続された増幅トランジスタ１０５と、ドレインが光電変換部１２０と接続されたリセットトランジスタ１１６と、増幅トランジスタ１０５と直列に接続された選択トランジスタ１１３とを有している。
　光電変換部１２０は、図２に示すように、光電変換する光電変換膜４５と、光電変換膜の半導体基板側の面に形成された画素電極４６と、光電変換膜の画素電極と反対側の面に形成された透明電極４７とを有する。この光電変換部１２０は、増幅トランジスタ１０５のゲート及びリセットトランジスタ１１６のドレインと、光電変換部制御線１３１との間に接続されている。増幅トランジスタ１０５は、画素電極４６に接続されたゲートを有し、画素電極４６の電位に応じた信号電圧を、選択トランジスタ１１３を介して垂直信号線１１４に出力する。ここで、画素電極４６の電位は、光電変換によって得られる電荷を、増幅トランジスタ１０５のゲートが接続されているノードの寄生容量で割った値で決定される。この寄生容量は、当該ノードと、接地電位などの固定電位となっている複数のノードの各々との間の複数の容量の合計であり、いわゆる蓄積容量である。
　リセットトランジスタ１１６のソース及びドレインの一方は画素電極４６に接続され、ソース及びドレインの他方は対応するフィードバック線１１５に接続されている。選択トランジスタ１１３のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１６のゲートは、リセット制御線１２３を介して垂直走査部１３と接続されている。アドレス制御線１２１、リセット制御線１２３は行毎に設けられている。本比較例では、リセットトランジスタ１１６がｎ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが正パルス（上向きのパルス）であり、リセットパルスの後縁が立ち下がりエッジである例について説明する。
　光電変換部制御線１３１は、全画素に共通となっている。垂直信号線１１４は、列毎に設けられ、列信号処理部２１を介して水平走査部１５と接続されている。列信号処理部２１は、相関二重サンプリングに代表される雑音抑圧信号処理及び、アナログ／デジタル変換等を行う。
　また、列毎に設けられた垂直信号線１１４には、第１の増幅回路１０８がそれぞれ接続されている。第１の増幅回路１０８には、全画素共通の参照電圧ＶＲも入力されている。第１の増幅回路１０８の出力端子はリセットトランジスタ１１６のソースに接続されている。この第１の増幅回路１０８は、選択トランジスタ１１３及びリセットトランジスタ１１６が導通状態にある時、選択トランジスタ１１３からの出力信号を受け取り、増幅トランジスタ１０５のゲート電位が、一定になるように、フィードバック動作する。この時、第１の増幅回路１０８の出力信号は、０Ｖ、又は０Ｖ近傍の正電圧となる。
　図３は、固体撮像装置５０の最も基本的な撮像動作を示すタイミングチャートである。同図のＳＥＬ１は、１行目の行選択信号を示す。ＲＳＴ１は、１行目の行リセット信号を示す。ＳＥＬ２、ＲＳＴ２も、対応する行が異なる点以外同様である。１水平周期は、行選択信号が有効になってから、次の行の行選択信号が有効になるまで（ＳＥＬ１の立ち上がりからＳＥＬ２の立ち上がりまで）の期間であり、１行分の画素から信号電圧を読み出すのに要する期間である。１垂直周期は、全行の画素から信号電圧を読み出すのに要する期間である。
　フィードバック動作は、行選択信号と行リセット信号とが同時に有効になったときに起こる。つまり、フィードバック動作は、選択トランジスタ１１３とリセットトランジスタ１１６とが同時にオンのとき起こる。図３に示すように、垂直走査部１３は、画素からの信号読み出しの後にリセット（フィードバック動作）を行うように制御する。まず、垂直走査部１３は、選択トランジスタ１１３のゲートに供給する行選択信号を有効にする。これにより、増幅トランジスタ１０５の出力信号が垂直信号線１１４に出力される。次に、垂直走査部１３は、行選択信号が有効になってから一定時間遅れて行リセット信号を有効にする。これにより、第１の増幅回路１０８の出力信号がリセットトランジスタ１１６を介して画素電極にフィードバックされる。
　通常、信号電荷をリセットするときに発生するノイズの周波数はＧＨｚオーダー以上であり、回路を用いてこのノイズを制御することは困難である。しかし、以下のようにすることでノイズ周波数を下げることができるので、このノイズを制御できる。リセット制御線１２３に与える電圧を徐々に低下（以下、これを単にテーパーと記す）させながら、フィードバック動作を行う。リセット制御線１２３の電圧が低下すると、リセットトランジスタ１１６のチャネル抵抗が増大する。このチャネル抵抗と蓄積容量とが一種の低域通過フィルタを形成する。よって、このフィルタのカットオフ周波数以下のノイズはリセットトランジスタ１１６を通過しなくなる。このカットオフ周波数が、このフィードバック回路の帯域以下になったとき、全ノイズがフィードバック制御により抑圧される。
　このように、フィードバック動作により、リセットトランジスタ１１６で信号電荷をリセットするときに発生するリセット雑音は抑圧される。そして、次の信号電荷にリセット雑音が重畳されることが軽減される。このように、固体撮像装置５０は、ランダム雑音を抑圧することができる。
　また、図２に示すようにシリコンからなる半導体基板３１に増幅トランジスタ１０５、選択トランジスタ１１３及びリセットトランジスタ１１６が形成されている。増幅トランジスタ１０５は、ゲート電極４１と、ドレインである拡散層５１及びソースである拡散層５２とを有している。選択トランジスタ１１３はゲート電極４２と、ドレインである拡散層５２及びソースである拡散層５３とを有している。増幅トランジスタ１０５のソースと選択トランジスタ１１３のドレインとは、共通の拡散層５２である。リセットトランジスタ１１６は、ゲート電極４３と、ドレインである拡散層５４及びソースである拡散層５５とを有している。拡散層５１と拡散層５４とは素子分離領域３３により分離されている。
　また、半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換部１２０が形成されている。光電変換部１２０は、アモルファスシリコン等からなる光電変換膜４５と、光電変換膜４５の下面に形成された画素電極４６と、光電変換膜４５の上面に形成された透明電極４７とを有している。画素電極４６は、コンタクト３６を介して増幅トランジスタ１０５のゲート電極４１及びリセットトランジスタ１１６のソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。
　以上のように、本発明の比較例１に係る固体撮像装置５０は、光吸収係数が大きな光電変換部を用いているので、量子化効率が格段に良い。
　また、本発明の比較例１に係る固体撮像装置５０は、フォトダイオードの面積を小さくできるので、回路的に変換ゲインを大きくできる。さらに、構造的に、半導体基板内で光電変換が行われないので、ランダム雑音が抑圧された時の効果が格段に大きい。
　さらに、第１の増幅回路１０８を用いてフィードバック動作をさせることにより、積層型の固体撮像装置５０のリセット雑音を抑圧が可能となる。これにより、リセット雑音が重畳された信号電荷を読み出すことも軽減されるので、固体撮像装置５０はランダム雑音を抑圧することができる。
　（比較例２）
　比較例１において、１画素当たりのトランジスタは３個である。より微細化を進めるためには、１画素当たりのトランジスタ数を削減することが求められる。一般的な埋め込みフォトダイオードを用いたＣＭＯＳイメージセンサにおいて、１画素当たりのトランジスタ数を削減する方法として、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタを複数の光電変換部で共有させる方法が一般的に知られている。
　そこで、同様に、積層型の固体撮像装置において、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタを複数の光電変換部で共有させた場合を説明する。
　図４は、本発明の比較例２に係る固体撮像装置１００の構成を示す図である。なお、図４では、説明の簡略化のため２画素分の回路構成のみを記載している。
　図４に示す固体撮像装置１００では、各画素１１０に必須なトランジスタは転送トランジスタ１０１のみである。その他の増幅トランジスタ１０５、選択トランジスタ１１３、及びリセットトランジスタ１１６は、複数の画素１１０で共有することができるため、１画素当たりのトランジスタ数を削減することができる（この共有する回路を画素共有回路１１１と記す）。例えば、４画素で画素共有回路１１１を共有すれば、１画素当たりのトランジスタを１．７５個にできる。
　また、固体撮像装置１００は、画素共有回路１１１の列毎に設けられた列回路１１２を備える。列回路１１２は、第１の増幅回路１０８を備える。
　ここで、図４に示す回路では、増幅トランジスタ１０５のゲートに入力される電圧（以下これを共有回路電圧と記す）を所定の電圧にリセットすることが必要となる。これには、リセットトランジスタ１１６をオンすることで、共有回路電圧をフィードバック線１１５の電圧に等しくした後、リセットトランジスタ１１６をオフすることが必要となる。このときｋＴＣノイズが発生する。
　このリセットトランジスタ１１６において発生するｋＴＣノイズを削減するために、比較例１と同様の駆動を行なった場合を考える。まず、リセットトランジスタ１１６をオンし、第１の増幅回路１０８からの出力電圧が共有回路電圧として増幅トランジスタ１０５に入力される。この電圧に対応した電圧が増幅トランジスタ１０５から出力され、出力された電圧は、選択トランジスタ１１３を介して第１の増幅回路１０８の負入力端子に入力される。正入力端子には電圧源が接続されており、この電圧源からの電圧から負入力端子に入力された電圧を差し引いた電圧がフィードバック線１１５を介して共有回路電圧に帰還される。この状態でリセットトランジスタ１１６を徐々にオフ（リセットトランジスタ１１６のゲート電圧にテーパーをかける）すれば、リセットトランジスタ１１６において発生するｋＴＣノイズが抑圧される。
　しかしながら、図４に示す回路では、共有回路電圧のリセットに加え、転送トランジスタ１０１の光電変換部１２０側のノードの電圧（以下これを画素電圧と記す）もリセットすることが必要である。これには、共有回路電圧のリセット時に、転送トランジスタ１０１をオン及びオフすることが必要である。これにより、転送トランジスタ１０１によるｋＴＣノイズが発生する。ところが、この回路ではこのｋＴＣノイズを抑圧することができない。なぜなら、上に述べた負帰還のループ内に転送トランジスタ１０１が存在せず、この負帰還による制御を掛けることができないためである。さらに、画素電圧のノードは孤立（フローティング）にする必要があるため、負帰還ループ内に転送トランジスタ１０１を配置する構成は不可能である。すなわち、このｋＴＣノイズを抑圧するには、新たな原理により、ｋＴＣノイズが抑圧できるスイッチング回路が必要になるといえる。
　（第１の実施形態）
　以下、本発明の第１の実施形態を、図面を参照しながら説明する。なお、既に説明した要素と同様の要素には同一の符号を付し、説明を省略する場合がある。また、以下で、トランジスタはｎ型ＭＯＳを想定しているが、ｐ型ＭＯＳの場合も同様に動作できることはいうまでもない。さらに以下で、トランジスタのソース・ドレインと記述する場合、ソース又はドレインのいずれか一方を表す（実際の素子では、ソースとドレインとは同じであり、区別できないため）。ただし、これらのうちの一方に与える電圧がもう一方よりも高い場合、ドレインと記す。
　まず、本発明の第１の実施形態に係る固体撮像装置の構成を説明する。
　図５は、本発明の第１の実施形態に係る固体撮像装置２００の回路図である。なお、図５では、説明の簡略化のため２画素分の回路構成のみを記載している。
　図５に示す固体撮像装置２００は、積層型の固体撮像装置であり、複数の画素１１０と、複数の画素１１０のうち２以上の画素毎に対応して設けられた画素共有回路２１１とを有する。
　複数の画素１１０（１１０ａ又は１１０ｂ）の各々は、光電変換部１２０（１２０ａ又は１２０ｂ）と、光電変換部１２０に接続された転送トランジスタ１０１（１０１ａ又は１０１ｂ）とを含む。
　画素共有回路２１１の各々は、対応する２以上の画素１１０に含まれる２以上の転送トランジスタ１０１に接続される蓄積部２３０と、増幅トランジスタ１０５と、選択トランジスタ１１３と、リセットトランジスタ１１６と、容量素子２０４とを含む。
　この構成において、１つの画素共有回路２１１に接続されている複数個の転送トランジスタ１０１のうち、１つだけをオンすることで、画素共有回路２１１を複数個の画素１１０で共有する。実際には画素１１０及び画素共有回路２１１は２次元状に配置される。
　また、固体撮像装置２００は、画素共有回路２１１の列毎に設けられた列回路２１２を備える。
　なお、固体撮像装置２００の、画素部（画素１１０及び画素共有回路２１１）、及び列回路２１２を除く全体の構成は、図１に示す構成と同様であり、説明は省略する。
　また、図５において、転送トランジスタ１０１の光電変換部１２０側のノードにおける容量を容量２０２（２０２ａ又は２０２ｂ）として示し、蓄積部２３０の容量を容量２０３として示している。この容量２０２及び２０３は意図的に付加したキャパシタのみならず、当該ノードと定電圧が印加されている配線との間の寄生容量の全てを合計した値である。寄生容量は現実の回路では必ず存在するため、意図的にキャパシタを付加しない場合も必ず容量２０２及び２０３は存在する。また、ここで定電圧源とは、以下に述べる固体撮像装置２００の動作工程中に電圧が変化しないノードを言う。
　光電変換部１２０は、光を信号電荷に変換し、変換した信号電荷を蓄積する。なお、光電変換部１２０の構成は、上述した比較例１と同様である。
　蓄積部２３０は、光電変換部１２０により光電変換された信号電荷を蓄積する。
　転送トランジスタ１０１は、光電変換部１２０と蓄積部２３０との間に接続されており、光電変換部１２０で変換された信号電荷を蓄積部２３０へ転送する。
　増幅トランジスタ１０５は、蓄積部２３０にゲートが接続されており、蓄積部２３０に蓄積されている信号電荷（電圧）に応じた電圧信号を生成する。
　リセットトランジスタ１１６は、蓄積部２３０とフィードバック線１１５との間に接続されている。固体撮像装置２００の垂直走査動作において、選択される行のリセットトランジスタ１１６がオンすることで、フィードバック線１１５からの電圧により蓄積部２３０電圧がリセットされる。
　また、固体撮像装置２００の垂直走査動作において、選択される行の選択トランジスタ１１３はだけがオンする。この選択トランジスタ１１３がオンすることで、増幅トランジスタ１０５により生成された電圧信号が垂直信号線１１４に出力される。この選択トランジスタ１１３は、増幅トランジスタ１０５と直列に接続される。
　なお、選択トランジスタ１１３は、図５に示すように、増幅トランジスタ１０５の垂直信号線１１４側に配置されていてもよいし、増幅トランジスタ１０５の電源側に配置されていてもよい。
　また、増幅トランジスタ１０５の閾値設定によって、増幅トランジスタ１０５がオン及びオフする機能を付加し、選択トランジスタ１１３を不要にする構成も考えられる。この構成は一般に知られている構成なので、ここでは説明を省略する。
　また、垂直信号線１１４に電流源（典型的にはトランジスタ）を並列接続し、増幅トランジスタ１０５がソースフォロワとして動作するようにしてもよい。
　列回路２１２は、２次元状に配置された複数の画素共有回路２１１のうち、同列に配置された画素共有回路２１１で共有される。この列回路２１２は、第１の増幅回路１０８と、第２の増幅回路２０６と、スイッチ２０７及び２０９とを備える。
　第１の増幅回路１０８は、典型的にはオペアンプである。この第１の増幅回路１０８は、増幅トランジスタ１０５により生成された電圧信号を、フィードバック線１１５を介してリセットトランジスタに負帰還する。具体的には、第１の増幅回路１０８の負入力端子（反転入力端子）は垂直信号線１１４に接続されている。これにより、第１の増幅回路１０８の負入力端子には、選択トランジスタ１１３及び垂直信号線１１４を介して、増幅トランジスタ１０５で生成された電圧信号が入力される。また、第１の増幅回路１０８の正入力端子（非反転入力端子）には、定電圧（参照電圧）が印加されている。
　スイッチ２０９は、第１の増幅回路１０８の出力端子と、フィードバック線１１５との間に接続されている。よって、第１の増幅回路１０８の出力端子は、スイッチ２０９及びフィードバック線１１５を介してリセットトランジスタ１１６のドレインに接続される。
　第２の増幅回路２０６は、典型的にはオペアンプである。この第２の増幅回路２０６は、増幅トランジスタ１０５により生成された電圧信号を、容量素子２０４を介して増幅トランジスタ１０５のゲートに負帰還する。具体的には、第２の増幅回路２０６の正入力端子は垂直信号線１１４に接続されており、負入力端子には定電圧（参照電圧）が印加されている。これにより、増幅トランジスタ１０５で生成された電圧信号は、垂直信号線１１４を介して、第２の増幅回路２０６の正入力端子に入力される。
　スイッチ２０７は、第２の増幅回路２０６の出力端子と、容量素子２０４の一端との間に接続されている。また、容量素子２０４の他端は蓄積部２３０に接続されている。また、スイッチ２０７の他端は、同一の列に配置されている複数の容量素子２０４に接続されている。
　なお、図５に示すスイッチ２０７を、垂直信号線１１４と第２の増幅回路２０６の正入力端子との間に配置していてもよい。この場合は、第２の増幅回路２０６の出力端子と容量素子２０４とは直接接続される。要するに、スイッチ２０７は、第２の増幅回路２０６で構成される帰還ループのオンとオフとを切り替えるためのものである。よって、スイッチ２０７は、当該帰還ループ内のいずれかの位置に配置されていればよい。
　また、容量素子２０４の容量値は、意図的に付加したキャパシタの容量値のみでなく、寄生容量も含まれる。
　また、図５において、転送トランジスタ１０１ａのゲートに印加される電圧をφｔｒａｎ１とし、転送トランジスタ１０１ｂのゲートに印加される電圧をφｔｒａｎ２とする。これらの電圧は通常、横配線により、同じ行の画素１１０の全てに同時に印加される。
　また、リセットトランジスタ１１６のゲートに印加される電圧をφｒｅｓとする。この電圧も横配線により、同じ行の画素共有回路２１１の全てに同時に印加されるのが通常である。
　また、選択トランジスタ１１３のゲートに印加される電圧をφｓｅｌとする。この電圧も横配線により、同じ行の画素共有回路２１１の全てに同時に印加されるのが通常である。
　スイッチ２０７に与える制御電圧をφＳＷ１とする。この電圧がハイレベルのときスイッチ２０７はオンし、ローレベルのときオフする。スイッチ２０９に印加される制御電圧をφＳＷ２とする。この電圧がハイレベルのときスイッチ２０９はオンし、ローレベルのときオフする。
　なお、これらの制御信号は、図１に示す垂直走査部１３又は図示しない制御回路等により生成され、各トランジスタ又はスイッチに印加される。
　以下、この固体撮像装置２００の駆動方法を説明する。なお、図５には記載していないが、各画素１１０で得られる信号を垂直走査動作及び水平走査動作を用いて読み出す動作は、通常の固体撮像装置と同様である。このことは当業者ならば明らかである。したがって、以下では、各画素１１０に着目した駆動方法のみを説明する。
　また、ここでは、垂直走査動作において、画素１１０ａの次に画素１１０ｂが走査されるとする。すなわち、画素１１０ａと画素１１０ｂとは上下方向に隣接されて配置されていると仮定する。なお、画素１１０ａと画素１１０ｂとが左右方向、又は斜め方向に配置されている場合も考えられるが、これらの場合でも以下に説明する方法から類推して駆動できることはいうまでもない。
　画素１１０の駆動に必要なのは、（１）蓄積信号読出し動作、（２）リセット動作、（３）リセット電圧読出し動作、（４）蓄積動作の４つの動作である。
　動画撮影の場合はこれら（１）～（４）の動作を循環的に繰り返し行う。静止画撮影の場合は、（２）リセット動作から動作が開始し、順次（３）リセット電圧読出し動作、（４）蓄積動作、（１）蓄積信号読出し動作が行われ動作が終了する。
　また、電子シャッタを使用する場合は、（４）蓄積動作の期間に電子シャッタリセット動作が挿入される。さらに、電子シャッタを使用する場合、（３）リセット電圧読出し動作は行われない。
　図６は、固体撮像装置２００の駆動方法を説明する図である。この図を参照しながら順番に（１）～（４）の動作を説明する。
　（１）蓄積信号読出し動作について説明する。
　まず、φｔｒａｎ１及びφｓｅｌをハイレベルにすることで、転送トランジスタ１０１ａ及び選択トランジスタ１１３をオンする。このことにより、光照射量に応じて蓄積された信号電荷が、光電変換部１２０から蓄積部２３０に転送される。そして、この蓄積信号電荷に応じた信号電圧が垂直信号線１１４に出力される。また、図５には記載していないが、垂直信号線１１４には相関二重サンプリング回路（ＣＤＳ回路）などが通常接続されており、当該相関二重サンプリング回路により、この電圧がサンプリングされる。
　（２）リセット動作及び（３）リセット電圧読出し動作について説明する。
　転送トランジスタ１０１ａ及び選択トランジスタ１１３がオンしている状態において、φｒｅｓ及びφＳＷ２をハイレベルにすることで、第１の増幅回路１０８、リセットトランジスタ１１６、及び増幅トランジスタ１０５より構成される負帰還回路を動作させる。そして、φｒｅｓを徐々にローレベルにすることでリセットトランジスタ１１６を徐々にオフする。これにより、リセットトランジスタ１１６によるｋＴＣ雑音を抑制することができる。
　そのあと、φＳＷ２をローレベルにすることでスイッチ２０９をオフする。この状態で、垂直信号線１１４に、リセットされた状態の蓄積部２３０の電圧に対応するリセット電圧が出力される。そして、相関二重サンプリング回路（ＣＤＳ回路）などにより、この電圧がリセット電圧としてサンプリングされる。その後、φＳＷ１をハイレベルにすることにより、スイッチ２０７をオンし、その後、φｔｒａｎ１を徐々にローレベルにすることで転送トランジスタ１０１ａをオフする。このことにより、転送トランジスタ１０１ａにより発生するｋＴＣノイズを抑圧することができる。なお、この原理の詳細については後述する。
　（４）蓄積動作では、画素１１０ａ及び画素共有回路２１１をリセット電圧読出し動作（３）の終了時のままの状態にしておく。これにより、入力される光に応じた電荷が光電変換部１２０に蓄積される。また、電子シャッタを用いない場合は、以上の期間が１フレームになる。
　なお、図６に示すこれ以降の動作は、画素１１０ｂに対する画素１１０ａと同様の動作であり詳細は省略する。
　また、水平走査部１５は、上記（１）蓄積信号読出し動作、（２）リセット動作及び（３）リセット電圧読出し動作が終わった行の信号を、固体撮像装置２００の外へ順次出力する。この動作は当業他者には明らかであるから詳細は省略する。
　以下、本発明の第１の実施形態に係る固体撮像装置２００により、転送トランジスタ１０１で発生するｋＴＣノイズを抑圧できる原理を説明する。
　図７は、図５に示す回路のうち、上述した正帰還動作に関する回路を抜き出した構成を示す図である。また、図７に示す回路を、以下ではスイッチング回路と呼ぶ。なお、このスイッチング回路は、上述したような固体撮像装置に用いるだけなく、その他の同様のスイッチング動作が必要な回路にも用いることができる。
　また、容量２０２の容量値をＣ１、容量２０３の容量値をＣ２、容量素子２０４の容量値をＣ３とする。また、第２の増幅回路２０６の利得をαとする。
　まず、転送トランジスタ１０１をオンし、容量２０２と蓄積部２３０とを同電位にする。電位を設定する方法は多数考えられるが、例えば、蓄積部２３０にもう１つのスイッチ（電位設定スイッチと以下で呼ぶ）を介して電位を与えることが考えられる。例えば、この電位設定スイッチは、上述したリセットトランジスタ１１６である。これを行程１とする。
　このあと、容量２０３には転送トランジスタ１０１のみ、蓄積部２３０には転送トランジスタ１０１、増幅トランジスタ１０５及び容量素子２０４のみが接続された状態にする。上記の電位設定スイッチを使用する場合は電位設定スイッチをこのときオフにすることになる。厳密にはこのときｋＴＣノイズが発生するが、ここではこのノイズは０であるとする（上述した第１の増幅回路１０８による負帰還を用いることでこのｋＴＣノイズを実質的に０にできる）。これを行程２とする。
　行程２のあと、次に転送トランジスタ１０１をオフにするが、通常（図７で容量素子２０４のスイッチ２０７側が定電圧の場合）、以下に述べるようなｋＴＣノイズが発生する。このｋＴＣノイズの電荷量は、Ｃ１とＣ２＋Ｃ３の直列容量値で決定される。よって、ｋＴＣノイズの標準偏差は、下記式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　よって、増幅トランジスタ１０５で検出されるノイズ電圧の標準偏差は、下記式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　ここで、ｋはボルツマン定数であり、Ｔはこの系の絶対温度である。これに対して、以下に述べるような動作をさせた場合、このｋＴＣノイズを低減することができる。
　行程２のあと、スイッチ２０７をオンすることで、第２の増幅回路２０６による帰還ループをオンする。そのあと、転送トランジスタ１０１のゲート電圧を徐々に低下させる。すると、このゲート電圧が、転送トランジスタ１０１の閾値電圧程度になった時点で、転送トランジスタ１０１のチャネル抵抗が大きくなっていくので、転送トランジスタ１０１によるノイズ電圧Ｖｎが増幅トランジスタ１０５により検出される。すると、第２の増幅回路２０６によりこの電圧が増幅され、容量素子２０４には、電圧値αＶｎが出力される。
　このときのＣ２及びＣ３に充電されるノイズによる電荷Ｑｎを考える。ここで、増幅トランジスタ１０５側の電荷を正とする。まず、Ｃ２はノイズ電圧Ｖｎにより電圧Ｖｎだけ充電されるので、Ｃ２に充電されるノイズ電荷は、Ｃ２×Ｖｎとなる。
　また、ノイズ電圧ＶｎによりＣ３の両端の電圧差が（Ｖｎ－α）×Ｖｎになるので、Ｃ３のノイズ電荷は、Ｃ３×（Ｖｎ－α）×Ｖｎとなる。
　したがって、電荷Ｑｎは、下記式（３）で表される。
　Ｑｎ＝Ｃ２×Ｖｎ＋Ｃ３×（Ｖｎ－α）×Ｖｎ
　　　＝｛Ｃ２＋（１－α）×Ｃ３｝×Ｖｎ　　　　・・・（３）
　容量値の定義は、電荷の電圧に対する比例係数であることを考慮すると、電荷Ｑｎ及び電圧Ｖｎに対してあたかも｛Ｃ２＋（１－α）×Ｃ３｝が容量値として動作することがわかる。
　したがってこのとき、式（１）においてＣ２＋Ｃ３が｛Ｃ２＋（１－α）×Ｃ３｝に置き換わった式で、ｋＴＣノイズ電荷の標準偏差が表される。すなわち、ｋＴＣノイズ電荷の標準偏差は、下記式（４）で表される。
Figure JPOXMLDOC01-appb-M000003
　さらに、Ｃ２＋（１－α）×Ｃ３＜＜Ｃ１、Ｃ２となるようにα、Ｃ３を設定すれば、式（４）は、下記式（５）に近似できる。
Figure JPOXMLDOC01-appb-M000004
　つまり、Ｃ２＋（１－α）×Ｃ３を小さくすればするほどｋＴＣノイズが低減できることがわかる。
　実際には、Ｃ２＋（１－α）×Ｃ３を０に近づければ、Ｖｎが無限大に発散してしまうため、ｋＴＣノイズの低減にはある程度の限度がある。しかし、式（１）で示される値に対して式（４）で示される値を１０分の１程度にするのは十分可能である。
　つまり、容量素子２０４の容量値Ｃ３と第２の増幅回路２０６の利得αとの積を、蓄積部２３０の容量値Ｃ２に略等しくすることが好ましい。具体的には、容量値Ｃ３と利得αとの積が、容量値（Ｃ２＋Ｃ３）の０～１０％小さいことが好ましい。
　以上より、本発明の第１の実施形態に係る固体撮像装置２００は、第２の増幅回路２０６による正帰還を用いる。これにより、固体撮像装置２００は、リセットトランジスタ１１６で発生するｋＴＣノイズに加え、転送トランジスタ１０１で発生するｋＴＣノイズを抑圧できる。
　（第２の実施形態）
　以下、本発明における第２の実施形態を、図面を参照しながら説明する。なお、以下では、第１の実施形態との相違点を主に説明し、重複する説明は省略する。
　図８は、本発明の第２の実施形態に係る固体撮像装置３００の回路図である。
　図８に示す固体撮像装置３００は、図５に示す固体撮像装置２００に対して、第２の増幅回路２０６の出力端子が、増幅トランジスタ１０５のソースに接続されている点が異なる。つまり、画素共有回路３１１は、図５に示す容量素子２０４を備えない。また、固体撮像装置３００は、さらに、スイッチ３１７と、電源線３１８とを備える。
　具体的には、第２の増幅回路２０６の出力端子は、スイッチ２０７及び電源線３１８を介して、増幅トランジスタ１０５のドレインに接続されている。つまり、第２の増幅回路２０６は、増幅トランジスタ１０５により生成された電圧信号を、電源線３１８を介して増幅トランジスタ１０５のドレインに正帰還する。
　電源線３１８は、増幅トランジスタ１０５のドレインに接続されており、増幅トランジスタ１０５のドレインに電圧を供給するために用いられる。スイッチ３１７は、電源線３１８と電源との間に接続されている。また、この電源線３１８は、同一の列に配置された複数の増幅トランジスタ１０５に接続されている。
　この固体撮像装置３００の駆動方法は、本発明の第１の実施形態とほとんど同じである。ただし、この回路では、図５に示す固体撮像装置２００における容量素子２０４が存在せず、その代わりに増幅トランジスタ１０５のドレイン－ゲート間容量を使用することが異なる。以下、第１の実施形態の動作と対比しながら、第２の実施形態に係る固体撮像装置３００の動作を説明する。
　まず、（１）蓄積信号読出し動作時には、スイッチ３１７をオンし、スイッチ２０７をオフして、増幅トランジスタ１０５のドレインに電源を接続する。このことで、第１の実施形態と同様の動作をさせることができる。
　（２）リセット動作及び（３）リセット電圧読出し動作でも当初はそのままだが、スイッチ２０７をオンした後、スイッチ３１７をオフすることで、増幅トランジスタ１０５のドレインに第２の増幅回路２０６の出力端子を接続する。これにより、正帰還回路が動作する。また、この状態では、第２の増幅回路２０６の出力端子と、増幅トランジスタ１０５のゲートとの間に、ドレイン－ゲート間容量が存在する。そして、このドレイン－ゲート間容量が、図５に示す固体撮像装置２００における容量素子２０４のように機能する。よって、第１の実施形態で述べた原理により、転送トランジスタ１０１により発生するｋＴＣノイズを抑圧することができる。
　そのあとは、スイッチ３１７をオンし、かつスイッチ２０７をオフすることで、増幅トランジスタ１０５のドレインに電源を接続する。これにより、第１の実施形態と同様の動作をさせることができる。
　また、上述した第１の実施形態と同様に、ｋＴＣノイズの低減を十分に低減するためには、電源線３１８の容量値と第２の増幅回路２０６の利得αとの積を、蓄積部２３０の容量値Ｃ２に略等しくすることが好ましい。具体的には、電源線３１８の容量値と利得αとの積が、電源線３１８の容量値と容量値Ｃ２との和より０～１０％小さいことが好ましい。
　以上より、本発明の第２の実施形態に係る固体撮像装置３００は、上述した第１の実施形態に係る固体撮像装置２００と同様に、リセットトランジスタ１１６で発生するｋＴＣノイズに加え、転送トランジスタ１０１で発生するｋＴＣノイズを抑圧できる。
　（第３の実施形態）
　以下、本発明における第３の実施形態を、図面を参照しながら説明する。なお、以下では、第１の実施形態との相違点を主に説明し、重複する説明は省略する。
　図９は、本発明の第３の実施形態に係る固体撮像装置４００の回路図である。
　図９に示す固体撮像装置４００は、図５に示す固体撮像装置２００に対して、第２の増幅回路２０６の出力端子が、容量素子４０４を介して、転送トランジスタ１０１の光電変換部１２０側のノードに接続されている点が異なる。
　具体的には、画素４１０（４１０ａ又は４１０ｂ）は、さらに、容量素子４０４（４０４ａ又は４０４ｂ）を備える。第２の増幅回路２０６の出力端子は、スイッチ２０７を介して、容量素子４０４の一端に接続されている。容量素子４０４の他端は、転送トランジスタ１０１の光電変換部１２０側のノードに接続されている。なお、容量素子４０４の容量値は、意図的に付加したキャパシタの容量値のみでなく、寄生容量も含まれる。また、同一の列に配置されている画素共有回路３１１に対応する複数の容量素子４０４の一端に、当該列のスイッチ２０７が接続されている。
　つまり、第２の増幅回路２０６は、増幅トランジスタ１０５により生成された電圧信号を、容量素子４０４及び転送トランジスタ１０１を介して増幅トランジスタ１０５のゲートに正帰還する。
　なお、固体撮像装置４００の駆動方法は、第１の実施形態と同様であり、説明は省略する。
　また、上述した第１の実施形態と同様に、ｋＴＣノイズの低減を十分に低減するためには、容量素子４０４の容量値と第２の増幅回路２０６の利得αとの積を、蓄積部２３０の容量値Ｃ２に略等しくすることが好ましい。具体的には、容量素子４０４の容量値と利得αとの積が、容量素子４０４の容量値と容量値Ｃ２との和より０～１０％小さいことが好ましい。
　以上より、本発明の第３の実施形態に係る固体撮像装置４００は、上述した第１の実施形態に係る固体撮像装置２００と同様に、リセットトランジスタ１１６で発生するｋＴＣノイズに加え、転送トランジスタ１０１で発生するｋＴＣノイズを抑圧できる。
　以上、本発明の実施形態に係る固体撮像装置について説明したが、本発明は、この実施形態に限定されるものではない。
　また、上記実施形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
　また、上記実施形態に係る固体撮像装置、及びそれら変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。
　また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　更に、本発明の主旨を逸脱しない限り、本実施形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は固体撮像装置に適用できる。また、本発明は、固体撮像装置を用いるデジタルスチルカメラ、及びデジタルビデオカメラなどに利用できる。
　１１　画素
　１３　垂直走査部
　１５　水平走査部
　２１　列信号処理部
　３１　半導体基板
　３３　素子分離領域
　３５　絶縁膜
　３６　コンタクト
　４１、４２、４３　ゲート電極
　４５　光電変換膜
　４６　画素電極
　４７　透明電極
　５０、１００、２００、３００、４００　固体撮像装置
　５１、５２、５３、５４、５５　拡散層
　１０１、１０１ａ、１０１ｂ　転送トランジスタ
　１０５　増幅トランジスタ
　１０８　第１の増幅回路
　１１０、１１０ａ、１１０ｂ、４１０、４１０ａ、４１０ｂ　画素
　１１１、２１１、３１１　画素共有回路
　１１２、２１２　列回路
　１１３　選択トランジスタ
　１１４　垂直信号線
　１１５　フィードバック線
　１１６　リセットトランジスタ
　１２０、１２０ａ、１２０ｂ　光電変換部
　１２１　アドレス制御線
　１２３　リセット制御線
　１３１　光電変換部制御線
　１４２　水平出力端子
　２０２、２０３　容量
　２０４、４０４　容量素子
　２０６　第２の増幅回路
　２０７、２０９、３１７　スイッチ
　２３０　蓄積部
　３１８　電源線

Claims (10)

  1. 　光を信号電荷に変換する光電変換部と、
    　前記信号電荷を蓄積する蓄積部と、
    　前記光電変換部と前記蓄積部との間に接続されており、前記光電変換部で変換された前記信号電荷を前記蓄積部へ転送する転送トランジスタと、
    　前記蓄積部にゲートが接続されており、前記蓄積部に蓄積されている信号電荷を増幅することで電圧信号を生成する増幅トランジスタと、
    　前記蓄積部の電圧をリセットするリセットトランジスタと、
    　前記増幅トランジスタにより生成された前記電圧信号を前記リセットトランジスタに負帰還する第１の増幅回路と、
    　前記増幅トランジスタにより生成された前記電圧信号を前記増幅トランジスタに正帰還する第２の増幅回路とを備える
    　固体撮像装置。
  2. 　前記転送トランジスタ及び前記リセットトランジスタをオンした後、前記第１の増幅回路を動作させることで、前記電圧信号を前記リセットトランジスタに負帰還させながら前記リセットトランジスタをオフする第１の行程と、
    　前記リセットトランジスタをオフし、かつ前記転送トランジスタをオンした後、前記第２の増幅回路を動作させることで、前記電圧信号を前記増幅トランジスタのゲートに正帰還させながら前記転送トランジスタをオフする第２の行程とを行う
    　請求項１記載の固体撮像装置。
  3. 　前記固体撮像装置は、さらに、
    　前記増幅トランジスタのゲートと前記第２の増幅回路の出力端子との間に接続された容量素子を備え、
    　前記第２の増幅回路は、前記電圧信号を、前記容量素子を介して前記増幅トランジスタのゲートに正帰還する
    　請求項１又は２記載の固体撮像装置。
  4. 　前記容量素子の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値に略等しい
    　請求項３記載の固体撮像装置。
  5. 　前記固体撮像装置は、さらに、
    　前記増幅トランジスタのソース及びドレインの一方に電圧を供給するための電源線を備え、
    　前記第２の増幅回路は、前記電圧信号を前記電源線を介して、前記増幅トランジスタの前記ソース及びドレインの一方に正帰還する
    　請求項１又は２記載の固体撮像装置。
  6. 　前記電源線の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値に略等しい
    　請求項５記載の固体撮像装置。
  7. 　前記固体撮像装置は、さらに、
    　前記転送トランジスタのソース及びドレインのうち、前記光電変換部側の第１端子と、前記第２の増幅回路の出力端子との間に接続された容量素子を備え、
    　前記第２の増幅回路は、前記電圧信号を、前記容量素子及び前記転送トランジスタを介して、前記増幅トランジスタのゲートに正帰還する
    　請求項１又は２記載の固体撮像装置。
  8. 　前記容量素子の容量値と前記第２の増幅回路の利得との積は、前記蓄積部の容量値と略等しい
    　請求項７に記載の固体撮像装置。
  9. 　前記固体撮像装置は、複数の画素と、前記複数の画素のうち２以上の画素毎に対応して設けられた画素共有回路とを有し、
    　前記複数の画素の各々は、前記光電変換部と、当該光電変換部に接続された前記転送トランジスタとを含み、
    　前記画素共有回路の各々は、対応する２以上の画素に含まれる２以上の前記転送トランジスタに接続される前記蓄積部と、前記増幅トランジスタと、前記リセットトランジスタとを含む
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  10. 　第１及び第２の容量と、
    　前記第１の容量と前記第２の容量との間に接続されている転送トランジスタと、
    　前記第２の容量にゲートが接続されており、前記第２の容量に蓄積されている電荷を増幅することで電圧信号を生成する増幅トランジスタと、
    　前記増幅トランジスタのゲートに接続されている第３の容量と、
    　前記増幅トランジスタにより生成された前記電圧信号を、前記第３の容量を介して、前記増幅トランジスタのゲートに正帰還する増幅回路とを備える
    　スイッチング回路。
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