JP6886267B2 - 撮像素子および撮像装置 - Google Patents
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Description
1.第1の実施の形態(ローリングシャッタ方式の撮像を行う場合の例)
2.第2の実施の形態(増幅部の利得を変更する場合の例)
3.第3の実施の形態(ダイナミックレンジに応じて基準電圧を変更する場合の例)
4.第4の実施の形態(増幅部とアナログデジタル変換部の比較部とを併用する場合の例)
5.第5の実施の形態(制御信号の波形を変更する場合の例)
6.第6の実施の形態(グローバルシャッタ方式の撮像を行う場合の例)
7.第7の実施の形態(2つの半導体チップにより構成される場合の例)
[撮像装置の構成]
図1は、本技術の第1の実施の形態における撮像装置1の構成例を示す図である。この撮像装置1は、画素アレイ部10と、垂直駆動部20と、カラム信号処理部30と、基準信号供給部40と、参照信号生成部50とを備える。
図2は、本技術の第1の実施の形態における画素100の構成例を示す図である。この画素100は、光電変換部105と、電荷保持部106と、画像信号検出部107と、画像信号選択部108と、結合キャパシタ104と、リセット電圧保持部103と、リセット部102と、リセット電圧制御部101とを備える。
図3は、本技術の第1の実施の形態におけるカラム信号処理部30の構成例を示す図である。このカラム信号処理部30は、定電流電源310と、増幅部320と、アナログデジタル変換部330と、画像信号転送部340とを備える。なお、定電流電源310、増幅部320およびアナログデジタル変換部330は、画素アレイ部10における画素100の列毎に配置される。
図4は、本技術の第1の実施の形態におけるアナログデジタル変換部330の構成例を示す図である。このアナログデジタル変換部330は、比較部331と、カウント部332と、保持部333とを備える。
図5は、本技術の第1の実施の形態における基準信号供給部40の構成例を示す図である。この基準信号供給部40は、電圧源42および43と、選択部44とを備える。
図6は、本技術の第1の実施の形態における画素回路の一例を示す図である。同図は画素100、増幅部320および基準信号供給部40により構成される回路においてリセット動作を説明する図である。
ここで、Qnは、ノイズ電荷を表す。kは、ボルツマン定数を表す。Tは、温度を表す。Cは、電荷保持部106の静電容量を表す。このように、電荷保持部106の静電容量Cを小さくすることにより、kTCノイズ電荷を低減することができる。しかし、静電容量Cはノードの寄生容量に依存するため、変更することは困難である。また、静電容量Cを小さくした場合には、電荷保持容量が減少することとなり、画素100のダイナミックレンジが低下する。
図7は、本技術の第1の実施の形態におけるリセット動作の一例を示す図である。同図において、FBおよびRSTは、それぞれフィードバック信号線FBおよびリセット信号線RSTにより画素100に入力される制御信号を表す。これらは2値化された波形のうち値「1」がオン信号の入力を表す。また、基準信号は、基準信号供給部40から供給される基準信号を表す。この基準信号において、破線は、基準信号における0Vのレベルを表す。また、増幅部出力は、増幅部320の出力電圧波形を表す。リセット電圧保持部および電荷保持部は、それぞれリセット電圧保持部103および電荷保持部106に印加される電圧波形を表す。なお、同図においては、画像信号選択部108は導通状態にあるものと想定する。
図8は、本技術の第1の実施の形態における画像信号生成処理の一例を示す図である。同図は、画素アレイ部10における第1行および第2行に配置された画素100の画像信号生成処理を表したものである。同図において、基準信号は、基準信号供給部40により供給される基準信号を表す。この基準信号において、破線は、基準信号の0Vの電位を表す。参照信号は、図1において説明した参照信号生成部50により生成される参照信号を表す。比較部出力は、図4において説明した比較部331の出力を表す。SEL、FBおよびRSTは、それぞれ選択信号線SEL、フィードバック信号線FBおよびリセット信号線RSTにより入力される制御信号を表す。これらは、行毎に異なる制御信号が入力されるため、行番号を付して区別する。例えば、SEL1およびSEL2は、それぞれ第1行および第2行の画素100に配線された選択信号線SELにより入力される制御信号を表す。また、図7と同様に値「1」がオン信号の入力を表す。画像信号は、画素100から出力される画像信号の波形を表す。この画像信号も行番号を付して区別する。
上述の第1の実施の形態では、リセット電圧制御部101およびリセット部102を介してリセット電圧が供給されていた。これに対し、本技術の第1の実施の形態の変形例では、リセット電圧を直接リセット部102に供給する点において、第1の実施の形態と異なる。
図9は、本技術の第1の実施の形態の変形例における画素100の構成例を示す図である。同図の画素100は、リセット部102のドレインが信号線13に接続される点で、図2において説明した画素100と異なる。リセット電圧がリセット電圧制御部101を経由することなくリセット部102に供給されるため、リセット電圧を伝達する経路の等価抵抗を低くし、リセットに要する時間を短縮することができる。
上述の第1の実施形態では、単一の増幅部320を使用してリセット電圧等を画素100に対して出力していた。これに対し、帯域幅の異なる複数の増幅器を使用してリセット等を行ってもよい。本技術の第2の実施の形態では、2つの増幅器を使用する点において、第1の実施の形態と異なる。
図10は、本技術の第2の実施の形態における画素回路の一例を示す図である。同図の画素回路は、次の点で図6において説明した画素回路と異なる。同図のカラム信号処理部30は、増幅部350および選択部360をさらに備える。増幅部350は、増幅部320とは異なる帯域幅において画像信号と基準信号との差分を増幅する。また、選択部360は、増幅部320および350の何れかを選択し、選択した増幅部の出力を信号線13に対して伝達するものである。また、同図の基準信号供給部40は、第1の基準信号Vb1を増幅部320の非反転入力端子に供給し、第2の基準信号Vb2を増幅部350の非反転入力端子に供給する。
上述の第2の実施の形態では、選択部360により増幅部320および350の出力を選択していた。これに対し、本技術の第2の実施の形態の変形例では、増幅部320および350の出力をそれぞれ個別に画素100に配線する。選択部360を必要としない点において、第2の実施の形態と異なる。
図11は、本技術の第2の実施の形態の変形例における画素回路の一例を示す図である。同図の画素回路は、図10において説明した画素回路と比較して、選択部360を備える必要はない。また、同図の増幅部320の出力は信号線14を介してリセット部102のドレインに接続され、増幅部350の出力は信号線13を介してリセット電圧制御部101のドレインに接続される。
上述の第1の実施形態では、第1および第2の基準電圧に基づくリセット電圧等を電荷保持部106に印加していた。これに対し、画素100に要求されるダイナミックレンジに応じて基準電圧を変更し、リセット電圧等を変更してもよい。本技術の第3の実施の形態では、ダイナミックレンジに応じてリセット電圧を変更する点において、第1の実施の形態と異なる。
図12は、本技術の第3の実施の形態における基準信号供給部40の構成例を示す図である。同図の基準信号供給部40は以下の点で、図5において説明した基準信号供給部40と異なる。同図の基準信号供給部40は、選択部44の代わりに選択部47を備える。また、同図の基準信号供給部40は、電圧源45および46をさらに備える。
上述の第1の実施の形態では、アナログデジタル変換部330において、比較部331により画像信号と参照信号との比較を行っていた。これに対し、この比較を増幅部320が行ってもよい。本技術の第4の実施の形態では、増幅部320がアナログデジタル変換における画像信号と参照信号との比較をさらに行う点において、第1の実施の形態と異なる。
図13は、本技術の第4の実施の形態におけるカラム信号処理部30の構成例を示す図である。同図のカラム信号処理部30は、以下の点で図3において説明したカラム信号処理部30と異なる。同図のカラム信号処理部30は、アナログデジタル変換部330の代わりにアナログデジタル変換部390を備える。また、同図のカラム信号処理部30は、選択部370および380をさらに備える。
上述の第1の実施の形態では、リセット電圧制御部101が非導通状態に移行する際に生じるノイズを結合キャパシタ104および電荷保持部106により分圧することにより、上記ノイズの影響を削減していた。これに対し、リセット電圧制御部101の非導通状態への移行を緩慢なものにしてノイズを低減してもよい。本技術の第5の実施の形態では、リセット電圧制御部101の非導通状態への移行速度を変更する点において、第1の実施の形態と異なる。
図14は、本技術の第5の実施の形態における制御信号の一例を示す図である。同図は、フィードバック信号線FBおよびリセット信号線RSTにより伝達される制御信号の波形を表したものである。
上述の第1の実施の形態では、ローリングシャッタ方式の撮像を行っていた。これに対し、グローバルシャッタ方式の撮像を行ってもよい。本技術の第6の実施の形態では、グローバルシャッタ方式を採用する点において、第1の実施の形態と異なる。
図15は、本技術の第6の実施の形態における画素100の構成例を示す図である。同図の画素100は、以下の点で図2において説明した画素100と異なる。同図の画素100は、オーバーフローゲート111および電荷転送部112をさらに備える。また、同図の画素100には、オーバーフロー信号線OFG(Overflow)および転送信号線TRG(Transfer Gate)がさらに配線される。オーバーフロー信号線OFGは、オーバーフローゲート111にオン信号を伝達する信号線である。転送信号線TRGは、電荷転送部112にオン信号を伝達する信号線である。
図16は、本技術の第6の実施の形態における画像信号生成処理の一例を示す図である。同図は、画素アレイ部10における第1行乃至第3行に配置された画素100の画像信号生成処理を表したものである。同図の記載は図8と同様であるため、説明を省略する。
上述の第1の実施の形態では、画素アレイ部10とカラム信号処理部30とを同一の半導体チップに形成していた。これに対し、これらを異なる半導体チップに形成してもよい。本技術の第7の実施の形態では、2つ半導体チップにより撮像装置1が形成される点において、第1の実施の形態と異なる。
図17は、本技術の第7の実施の形態における撮像装置1の構成例を示す図である。同図の撮像装置1は、画素チップ2と、回路チップ3とを備える。
(1)照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と
を具備する撮像素子。
(2)前記基準信号供給部は、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号より低い電圧の基準信号を前記増幅部に供給する前記(1)に記載の撮像素子。
(3)前記増幅部の出力と前記結合キャパシタとの間に配置されて前記出力されたリセット電圧の前記結合キャパシタへの伝達を制御するリセット電圧制御部と、
前記リセット電圧制御部の出力に接続されて前記制御されたリセット電圧を保持するリセット電圧保持部と
をさらに具備する前記(1)または(2)に記載の撮像素子。
(4)前記増幅部は、前記差分の電圧の増幅をさらに行い、前記電荷検出ノードと前記増幅部の出力との間が導通状態か否かに応じて前記増幅における帯域幅を変更する前記(1)から(3)のいずれかに記載の撮像素子。
(5)前記電荷検出ノードに接続されて前記検出された画像信号を出力する画像信号出力部をさらに具備する前記(1)から(4)のいずれかに記載の撮像素子。
(6)前記出力された画像信号をアナログデジタル変換する際の基準となる参照信号を生成する参照信号生成部と、
前記参照信号に応じたデジタルの信号を前記出力された画像信号と前記生成された参照信号との比較の結果に基づいて保持して当該保持したデジタルの信号を前記画像信号に対するアナログデジタル変換の結果として出力する保持部と
をさらに具備し、
前記増幅部は、前記出力された画像信号と前記生成された参照信号との差分の電圧を前記比較の結果として前記保持部に対してさらに出力する
前記(1)から(5)のいずれかに記載の撮像素子。
(7)前記増幅部は、前記出力された画像信号と前記供給された基準信号との差分の電圧の増幅を行い、前記出力された画像信号と前記生成された参照信号との差分の電圧に対して前記増幅の際とは異なる利得により増幅を行う前記(6)に記載の撮像素子。
(8)照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と、
前記検出された画像信号を処理する処理回路と
を具備する撮像装置。
3 回路チップ
10 画素アレイ部
20 垂直駆動部
30 カラム信号処理部
40 基準信号供給部
42、43、45、46 電圧源
44、47、360、370、380 選択部
50 参照信号生成部
100 画素
101 リセット電圧制御部
102 リセット部
103 リセット電圧保持部
104 結合キャパシタ
105 光電変換部
106 電荷保持部
107 画像信号検出部
108 画像信号選択部
109 電荷検出ノード
111 オーバーフローゲート
112 電荷転送部
122、123、132、133 パッド
310 定電流電源
320、350 増幅部
330、390 アナログデジタル変換部
331 比較部
332、392 カウント部
333、393 保持部
340 画像信号転送部
Claims (6)
- 照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号より低い電圧の基準信号を前記増幅部に供給する基準信号供給部と
を具備する撮像素子。 - 前記増幅部の出力と前記結合キャパシタとの間に配置されて前記出力されたリセット電圧の前記結合キャパシタへの伝達を制御するリセット電圧制御部と、
前記リセット電圧制御部の出力に接続されて前記制御されたリセット電圧を保持するリセット電圧保持部と
をさらに具備する請求項1記載の撮像素子。 - 前記増幅部は、前記差分の電圧の増幅をさらに行い、前記電荷検出ノードと前記増幅部の出力との間が導通状態か否かに応じて前記増幅における帯域幅を変更する請求項1記載の撮像素子。
- 前記電荷検出ノードに接続されて前記検出された画像信号を出力する画像信号出力部をさらに具備する請求項1記載の撮像素子。
- 照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号とは異なる基準信号を前記増幅部に供給する基準信号供給部と、
前記出力された画像信号をアナログデジタル変換する際の基準となる参照信号を生成する参照信号生成部と、
前記参照信号に応じたデジタルの信号を前記出力された画像信号と前記生成された参照信号との比較の結果に基づいて保持して当該保持したデジタルの信号を前記画像信号に対するアナログデジタル変換の結果として出力する保持部と
を具備し、
前記増幅部は、前記出力された画像信号と前記生成された参照信号との差分の電圧を前記比較の結果として前記保持部に対してさらに出力し、
前記増幅部は、前記出力された画像信号と前記供給された基準信号との差分の電圧の増幅を行い、前記出力された画像信号と前記生成された参照信号との差分の電圧に対して前記増幅の際とは異なる利得により増幅を行う
撮像素子。 - 照射された光に応じた電荷を保持して当該保持された電荷に応じた電圧を画像信号として検出するための電荷検出ノードに接続される電荷保持部と、
前記画像信号の基準となる基準信号と前記検出された画像信号との差分の電圧を前記電荷保持部のリセット電圧として出力する増幅部と、
前記電荷検出ノードと前記増幅部の出力との間を導通させることにより前記電荷保持部をリセットするリセット部と、
前記電荷検出ノードと前記増幅部の出力との間に配置されて前記出力されたリセット電圧を前記電荷保持部に伝達する結合キャパシタと、
前記電荷検出ノードと前記増幅部の出力との間が導通状態の場合に前記基準信号を前記増幅部に供給し、前記電荷検出ノードと前記増幅部の出力との間が非導通状態の場合に前記基準信号より低い電圧の基準信号を前記増幅部に供給する基準信号供給部と、
前記検出された画像信号を処理する処理回路と
を具備する撮像装置。
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