TWI451567B - Semiconductor device, manufacturing method of semiconductor device, design method of semiconductor device, and electronic device - Google Patents

Semiconductor device, manufacturing method of semiconductor device, design method of semiconductor device, and electronic device Download PDF

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TWI451567B
TWI451567B TW100106797A TW100106797A TWI451567B TW I451567 B TWI451567 B TW I451567B TW 100106797 A TW100106797 A TW 100106797A TW 100106797 A TW100106797 A TW 100106797A TW I451567 B TWI451567 B TW I451567B
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semiconductor
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Hiroshi Takahashi
Shunichi Sukegawa
Keishi Inoue
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Sony Corp
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Description

半導體裝置、半導體裝置之製造方法、半導體裝置之設計方法及電子機器
本發明係關於一種固態攝像裝置等半導體裝置及其製造方法、設計方法、及包含該固態攝像裝置之相機等電子機器。
作為固態攝像裝置，已知有一種以CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)等MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型影像感測器為代表之放大型固態攝像裝置。又，已知有一種以CCD(Charge Coupled Device，電荷耦合元件)影像感測器為代表之電荷傳輸型固態攝像裝置。該等固態攝像裝置廣泛用於數位靜態相機、數位攝像機等。近年來，作為搭載於附相機之行動電話或PDA(Personal Digital Assistant，個人數位助理)等行動機器之固態攝像裝置，就電源電壓較低、消耗電力之觀點等而言多使用MOS型影像感測器。
MOS型固態攝像裝置中，單位像素由成為光電轉換部之光電二極體與複數個像素電晶體形成，該複數個單位像素具有排列成二維陣列狀之像素陣列(像素區域)與周邊電路區域而構成。複數個像素電晶體由MOS電晶體形成，由傳輸電晶體、重置電晶體、放大電晶體之三個電晶體、或者加上選擇電晶體之四個電晶體所構成。
先前，提出有各種於此種MOS型固態攝像裝置中，將形成有排列有複數個像素之像素區域之半導體晶片、與形成有進行信號處理之邏輯電路之半導體晶片電性連接而構成為一個器件的固態攝像裝置。例如，專利文獻1中揭示有一種半導體模組，其係藉由微凸塊來連接每個像素單元中具有微墊之背面照射型之影像感測器晶片與形成有信號處理電路且具有微墊之信號處理晶片。
專利文獻2中，揭示有一種於內插件(中間基板)上安裝著設置有攝像像素部之背面照射型之MOS固態攝像元件即感測器晶片、及設置有進行信號處理之周邊電路之信號處理晶片的器件。專利文獻3為包含影像感測器晶片、薄型電路基板及進行信號處理之邏輯電路晶片之構成。而且，揭示有如下構成：將該薄膜電路基板與邏輯電路晶片電性連接，薄膜電路基板自影像感測器晶片之背面起經由通孔通道而電性連接。
又，專利文獻4中，揭示有如下固態攝像裝置：於支持於透明基板之固態攝像元件設置貫通電極，經由該貫通電極而將固態攝像元件與可撓性電路基板電性連接。進而，專利文獻5中揭示有於背面照射型之固態攝像裝置中設置貫通支持基板之電極的構成。
如專利文1~3所示，提出有各種將影像感測器晶片與邏輯電路等異質電路晶片混載之技術。先前技術之特徵在於：均使用功能晶片大致完成之狀態者，形成貫通連接孔，於可將上下積層之晶片間相互連接之狀態下形成於一個晶片上。
[先行技術文獻] [專利文獻]
[專利文獻1]日本專利特開2006-49361號公報
[專利文獻2]日本專利特開2007-13089號公報
[專利文獻3]日本專利特開2008-130603號公報
[專利文獻4]日本專利第4000507號公報
[專利文獻5]日本專利特開2003-31785號公報
如上述之先前之固態攝像裝置所見，已知有藉由貫通基板之連接導體來連接所積層之異質晶片間而構成半導體器件的觀念。然而，必需於較深之基板確保絕緣並且開出連接孔，而就連接孔之加工及連接導體之填埋所需之製造製程的成本經濟性而言難以實用化。
另一方面，為了形成例如1 μm左右之小的接觸孔，必需將上部晶片薄化至極限為止。於此情形時，招致於薄化前將上部晶片貼附於支持基板等複雜之步驟及成本增加。而且，為了利用連接導體來埋設於高縱橫比之連接孔，必然要求使用鎢(W)等被覆性較佳之CVD(Chemical Vapor Deposition，化學氣相沈積)膜作為連接導體，從而連接導體材料受到制約。
為了具有可簡單地應用於量產之經濟性，較理想為可選擇如下技術：急遽降低該連接孔之縱橫比，從而容易形成，並且不使用特別之連接孔加工而可於先前在晶圓製造製程內進行加工。此時，連接於上部晶片之接觸孔與貫通上部晶片而到達下部晶片之接觸孔雖然深度不同，但要求儘可能地可於相同之蝕刻步驟或金屬填埋步驟中形成。
又，固態攝像裝置等中，較理想為以可充分發揮各自之性能之方式形成圖像區域及進行信號處理之邏輯電路，從而實現高性能化。
業界期望並不限於固態攝像裝置，而於其他具有半導體積體電路之半導體裝置中，亦以可充分發揮各自之半導體積體電路之性能之方式形成，從而實現高性能化。
然而，若進行分別對上下之晶片添加必要之功能之設計，則導致具有共同之功能之部分之電路面積重複，因此晶片尺寸變大，從而難以降低成本。因此，期望至少為了削減成本，以儘量共同地使用上下之晶片中具有相同功能之部分之面積的構成進行設計。
本發明鑒於上述內容，提供一種充分發揮積層之半導體晶圓之各自之性能而實現高性能化、且實現量產性、成本降低之固態攝像裝置等半導體裝置及其製造方法。又，本發明提供一種包含上述固態攝像裝置之相機等電子機器。
本發明之半導體裝置之製造方法包括下述步驟：將於表面側具備多層配線層且具備半成品狀態之電路之半導體晶圓積層複數個並予以貼合，而形成包含複數個半導體晶圓之積層體。又，包括將積層體中之上層之半導體晶圓薄化之步驟。進而包括下述步驟：藉由自上層之半導體晶圓側開口而形成連接孔及貫通連接孔；上述連接孔係到達形成於上層之半導體晶圓之表面側之配線者；上述貫通連接孔係貫通上層之半導體晶圓而到達形成於下層之半導體晶圓之表面側之配線者。此時，貫通連接孔以具有較連接孔之直徑更大之直徑之方式形成。又，包括下述步驟：藉由於連接孔及貫通連接孔內填埋導電材料，而形成將所積層之半導體晶圓電性連接之基板間配線。
本發明之半導體裝置之製造方法中，因貫通連接孔以具有較連接孔之直徑更大之直徑之方式形成，故可於填埋導電材料時防止空隙之產生。
本發明之半導體裝置設為藉由基板間配線將第1半導體晶圓與第2半導體晶圓連接之構成。
第1半導體晶圓於表面側具備第1多層配線層，且具備半成品狀態之第1半導體積體電路。
第2半導體晶圓於表面側具備第2多層配線層，且具備半成品狀態之第2半導體積體電路。而且，該第2半導體晶圓於第1多層配線層與第2多層配線層之間具有貼合面，且積層於第1半導體晶圓之下層。
基板間配線係於連接孔與貫通連接孔內填埋導電材料而形成。連接孔係以自第1半導體晶圓之背面側起到達第1多層配線層之配線之方式形成。又，貫通連接孔係以自第1半導體晶圓之背面側起貫通第1多層配線層與第2多層配線層之貼合面而到達第2多層配線層之配線之方式形成，且形成為較連接孔之直徑更大。藉由該基板間配線，第1半導體積體電路與第2半導體積體電路得以電性連接。
本發明之半導體裝置中，因貫通連接孔以具有較連接孔之直徑更大之直徑之方式形成，故能夠不產生空隙地將導電材料填埋於貫通連接孔內。
本發明之電子機器包括固態攝像裝置、光學透鏡及信號處理電路。
固態攝像裝置設為藉由基板間配線連接第1半導體晶圓與第2半導體晶圓之構成。第1半導體晶圓於表面具備第1多層配線層，且具備半成品狀態之第1半導體積體電路。第2半導體晶圓於表面側具備第2多層配線層，且具備半成品狀態之第2半導體積體電路。而且，該第2半導體晶圓於第1多層配線層與第2多層配線層之間具有貼合面，且積層於第1半導體晶圓之下層。基板間配線係於連接孔與貫通連接孔內填埋導電材料而形成者。連接孔係以自第1半導體晶圓之背面側起到達第1多層配線層之配線之方式形成。又，貫通連接孔係以自第1半導體晶圓之背面側起貫通第1多層配線層與第2多層配線層之貼合面而到達第2多層配線層之配線之方式形成，且形成為較連接孔之直徑更大。藉由該基板間配線，第1半導體積體電路與第2半導體積體電路得以電性連接。
光學透鏡將入射光導引至固態攝像裝置之光電二極體。
信號處理電路處理固態攝像裝置之輸出信號。
根據本發明，利用最佳之製程技術而設為積層有複數個形成著可充分發揮各自之性能之電路之半導體晶圓的構成，因此可獲得量產性優異、低成本且高性能之半導體裝置。又，將半導體裝置作為背面照射型之固態攝像裝置，將該固態攝像裝置用於電子機器，藉此可獲得高性能之電子機器。
以下，對用以實施發明之形態(以下稱為實施形態)進行說明。再者，說明以如下順序進行。
1. MOS型固態攝像裝置之概略構成例
2.　第1實施形態(背面照射型之固態攝像裝置之構成例及其製造方法例)
3.　第2實施形態(半導體裝置之構成例及其製造方法例)
4.　第3實施形態(固態攝像裝置之構成例及其設計方法)
5.　第4實施形態(電子機器之構成例)
<1. MOS型固態攝像裝置之概略構成例>
圖1表示應用於本發明之半導體裝置之MOS型固態攝像裝置之概略構成。該MOS型固態攝像裝置應用於各實施形態之固態攝像裝置。本例之固態攝像裝置1包含將複數個包含光電轉換部之像素2於未圖示之半導體基板例如矽基板規則地排列成二維陣列狀的像素區域(即像素陣列)3及周邊電路部而構成。像素2具有成為光電轉換部之例如光電二極體及複數個像素電晶體(即MOS電晶體)而成。複數個像素電晶體可由例如傳輸電晶體、重置電晶體及放大電晶體之三個電晶體構成。另外，亦可追加選擇電晶體而由四個電晶體構成。關於單位像素之等效電路之後敍述。像素2可構成作為一個單位像素，或亦可設為由複數個像素共有電晶體之共有像素構造。該共有像素構造為複數個光電二極體共有構成傳輸電晶體之浮動擴散及除了傳輸電晶體以外之其他電晶體之構造。
周邊電路部包含垂直驅動電路4、行信號處理電路5、水平驅動電路6、輸出電路7及控制電路8等而構成。
控制電路8接受對輸入時脈與動作模式等指令之資料，或輸出固態攝像裝置之內部資訊等之資料。即，控制電路8中，根據垂直同步信號、水平同步信號及主時脈而生成成為垂直驅動電路4、行信號處理電路5及水平驅動電路6等之動作之基準的時脈信號或控制信號。而且，將該等信號輸入至垂直驅動電路4、行信號處理電路5及水平驅動電路6等。
垂直驅動電路4例如由移位暫存器構成，其選擇像素驅動配線，且對所選擇之像素驅動配線供給用以驅動像素之脈衝，以列單位驅動像素。即，垂直驅動電路4以列單位依次於垂直方向選擇掃描像素區域3之各像素2，通過垂直信號線9將在成為各像素2之光電轉換部之例如光電二極體中基於對應於光接收量而生成之信號電荷的像素信號供給至行信號處理電路5。
行信號處理電路5針對像素2之例如每一行配置，進行將自1列之像素2輸出之信號依像素行逐行去除雜訊等信號處理。即，行信號處理電路5進行用以將像素2固有之固定圖案雜訊予以去除之CDS(Correlated Double Sampling，相關雙重取樣)或信號放大、AD轉換等信號處理。於行信號處理電路5之輸出段中，於與水平信號線10之間連接而設置有水平選擇開關(未圖示)。
水平驅動電路6例如由移位暫存器構成，藉由依次輸出水平掃描脈衝，按順序選擇行信號處理電路5之各個，使自行信號處理電路5之各個將像素信號輸出至水平信號線10。
輸出電路7對於自行信號處理電路5之各個通過水平信號線10而依次供給之信號進行信號處理並輸出。例如有僅進行緩衝之情形，亦有進行黑位準調整、行偏差修正、各種數位信號處理等之情形。輸入輸出端子12與外部進行信號之交換。
其次，對本實施形態之MOS型固態攝像裝置之構造進行說明。圖2A係表示先前之MOS型固態攝像裝置之構造之概略構成圖，圖2B及圖2C係表示本實施形態之MOS型固態攝像裝置之構造之概略構成圖。
如圖2A所示，先前之MOS型固態攝像裝置151係於一個半導體晶片152內搭載像素區域153、控制電路154、及用以進行信號處理之邏輯電路155而構成。通常，由像素區域153與控制電路154構成影像感測器156。
相對於此，如圖2B所示，本實施形態例之MOS型固態攝像裝置21中，於第1半導體晶片部22搭載像素區域23及控制區域24，於第2半導體晶片部26搭載包含用以進行信號處理之信號處理電路之邏輯電路25。將該第1半導體晶片部22與第2半導體晶片部26相互電性連接作為一個半導體晶片而構成MOS型固態攝像裝置21。
如圖2C所示，本發明之其他實施形態例中之MOS型固態攝像裝置27中，於第1半導體晶片部22搭載像素區域23，於第2半導體晶片部26搭載控制區域24及包含信號處理電路之邏輯電路25。將該第1半導體晶片部22與第2半導體晶片部26相互電性連接作為一個半導體晶片而構成MOS型固態攝像裝置27。
圖3係表示單位像素2之電路構成之一例之電路圖。本電路例之單位像素2包含光電轉換部例如為光電二極體PD、及四個像素電晶體而構成。四個像素電晶體例如為傳輸電晶體11、重置電晶體13、放大電晶體14及選擇電晶體15。該等像素電晶體例如使用n通道之MOS電晶體。
傳輸電晶體11連接於光電二極體PD之陰極與浮動擴散部16之間。由光電二極體PD進行光電轉換，藉由對閘極賦予傳輸脈衝ΦTRG而將此處所儲存之信號電荷(此處為電子)傳輸至浮動擴散部16。
重置電晶體13中，於電源VDD連接有汲極，於浮動擴散部16連接有源極。而且，在自光電二極體PD向浮動擴散部16之信號電荷之傳輸之前，藉由對閘極賦予重置脈衝ΦRST而重置浮動擴散部16之電位。
選擇電晶體15中，例如於電源VDD連接有其汲極，於放大電晶體14之汲極連接有其源極。而且藉由對選擇電晶體15之閘極賦予選擇脈衝ΦSEL而變為接通狀態，藉由對放大電晶體14供給電源VDD而可進行像素2之選擇。再者，關於該選擇電晶體15，亦可採用連接於放大電晶體14之源極與垂直信號線9之間之構成。
放大電晶體14成為於浮動擴散部16連接有閘極、於選擇電晶體15之源極連接有汲極、於垂直信號線9連接有源極之源極隨耦構成。放大電晶體14將藉由重置電晶體13重置後之浮動擴散部16之電位作為重置位準而輸出至垂直信號線9。進而放大電晶體14將藉由傳輸電晶體11傳輸信號電荷後之浮動擴散部16之電位作為信號位準而輸出至垂直信號線9。
本實施形態例之固態攝像裝置1中，例如光電二極體及複數個MOS電晶體等元件形成於圖2B或圖2C之第1半導體晶片部22。又，傳輸脈衝、重置脈衝、選擇脈衝、電源電壓係自圖2B或圖2C之控制區域24供給。又，自與選擇電晶體之汲極連接之垂直信號線9起後段之元件於圖2B或圖2C之邏輯電路25中構成，形成於第2半導體晶片部26。
上述實施形態例之MOS型固態攝像裝置具有異質之半導體晶片積層而成之構造，如後述般，其製造方法及根據其製造方法而獲得之構成具有特徵。
以下所說明之實施形態例中，對本發明之固態攝像裝置及其製造方法進行說明。
<2.　第1實施形態>
[固態攝像裝置之構成例及其製造方法例]
利用圖4~圖19，作為本發明之第1實施形態例之半導體裝置，與製造方法一併對背面照射型之MOS型固態攝像裝置進行說明。
圖4係本實施形態例之固態攝像裝置81之包含電極墊部78之概略剖面構成圖(完成圖)。本實施形態例之固態攝像裝置81中，包含像素陣列(以下稱為像素區域)23及控制區域24之第1半導體晶片部22與搭載有邏輯電路25之第2半導體晶片部26於電性連接之狀態上下積層。
利用圖5~圖19，對本實施形態例之固態攝像裝置81之製造方法進行說明。
第1實施形態例中，首先，如圖5所示，於成為第1半導體晶圓(以下稱為第1半導體基板)31之各晶片部之區域形成半成品狀態之影像感測器、即像素區域23及控制區域24。即，於成為包含矽基板之第1半導體基板31之各晶片部之區域，形成成為各像素之光電轉換部之光電二極體(PD)，於該半導體井區域32形成各像素電晶體之源極/汲極區域33。半導體井區域32係導入第1導電型、例如p型之雜質而形成，源極/汲極區域33係導入第2導電型、例如n型之雜質而形成。光電二極體(PD)及各像素電晶體之源極/汲極區域33係利用來自基板表面之離子注入形成。
光電二極體(PD)具有n型半導體區域34及基板表面側之p型半導體區域35而形成。於構成像素之基板表面上隔著閘極絕緣膜而形成閘極電極36，藉由與閘極電極36成對之源極/汲極區域33形成像素電晶體Tr1、Tr2。圖5中，以兩個像素電晶體Tr1、Tr2為代表而表示複數個像素電晶體。鄰接於光電二極體(PD)之像素電晶體Tr1相當於傳輸電晶體，該源極/汲極區域相當於浮動擴散(FD，Floating Diffusion)。各單位像素30由元件分離區域38而分離。
另一方面，於控制區域24側，於第1半導體基板31形成構成控制電路之MOS電晶體。圖4中，以MOS電晶體Tr3、Tr4為代表而表示構成控制區域24之MOS電晶體。各MOS電晶體Tr3、Tr4藉由n型之源極/汲極區域33及隔著閘極絕緣膜形成之閘極電極36而形成。
其次，於第1半導體基板31之表面上形成第1層之層間絕緣膜39，其後，於層間絕緣膜39形成接觸孔，形成與所需要之電晶體連接之連接導體44。形成高度不同之連接導體44時，於包含電晶體上表面之整個面利用例如矽氧化膜形成第1絕緣薄膜43a，利用例如氮化矽膜形成成為蝕刻終止層之第2絕緣薄膜43b並加以積層。於該第2絕緣薄膜43b上形成第1層之層間絕緣膜39。第1層之層間絕緣膜39例如可藉由如下方式形成：將P-SiO膜(電漿氧化膜)以10~150 nm成膜後，以50 nm~1000 nm形成NSG(Nondoped Silicate Glass，非摻雜矽酸玻璃)膜或PSG膜(Phospho Silicate Glass，磷矽玻璃)。其後，將dTEOS膜以100~1000 nm成膜後，將P-SiH4 膜(電漿氧化膜)以50~200 nm成膜。
其後，於第1層之層間絕緣膜39選擇性地形成深度不同之接觸孔直至成為蝕刻終止層之第2絕緣薄膜43b為止。其次，以與各接觸孔連接之方式，於各部選擇蝕刻相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43b而形成接觸孔。繼而，於各接觸孔內填埋連接導體44。
又，第2絕緣薄膜43b形成後，形成將第1半導體基板31之半導體井區域32內之所期望之區域予以分離之絕緣間隔層42。絕緣間隔層42係藉由第2絕緣薄膜43b形成後自表面側將第1半導體基板31之所期望之位置開口，並填埋絕緣材料而形成。該絕緣間隔層42形成於包圍圖4之基板間配線68之區域。
其次，以與各連接導體44連接之方式，隔著層間絕緣膜39形成複數層、本例中為三層之銅配線40，從而形成第1多層配線層41。通常，各銅配線40為了防止Cu擴散而由未圖示之位障金屬層覆蓋。位障金屬層可藉由例如將SiN膜、SiC膜以10~150 nm成膜而形成。又，自第2層起之層間絕緣膜39可藉由將dTEOS膜(藉由電漿CVD(Chemical Vapor Deposition)法而形成之矽氧化膜)以100~1000 nm成膜而形成。藉由交替形成層間絕緣膜39與隔著位障金屬層而形成之銅配線40，而形成第1多層配線層41。本實施形態例中，例舉利用銅配線40形成第1多層配線層41，但亦可為其他金屬材料之金屬配線。
至此為止之步驟中，形成於上部具有第1多層配線層41、構成有半成品狀態之像素區域23及控制區域24的第1半導體基板31。
另一方面，如圖6所示，於成為例如包含矽之第2半導體基板(半導體晶圓)45之各晶片部之區域，形成包含用以進行半成品狀態之信號處理之信號處理電路的邏輯電路25。即，於第2半導體基板45之表面側之p型之半導體井區域46，以由元件分離區域50分離之方式形成構成邏輯電路25之複數個MOS電晶體。此處，以MOS電晶體Tr6、Tr7、Tr8代表複數個MOS電晶體。各MOS電晶體Tr6、Tr7、Tr8係分別具有1對n型之源極/汲極區域47及隔著閘極絕緣膜形成之閘極電極48而形成。邏輯電路25可由CMOS電晶體構成。
其次，於第2半導體基板45之表面上形成第1層之層間絕緣膜49，其後，於層間絕緣膜49形成接觸孔，從而形成與所需要之電晶體連接之連接導體54。形成高度不同之連接導體54時，與上述內容同樣地，於包含電晶體上表面之整個面積層第1絕緣薄膜43a、例如矽氧化膜，及成為蝕刻終止層之第2絕緣薄膜43b、例如氮化矽膜。於該第2絕緣薄43b上形成第1層之層間絕緣膜49。繼而，於第1層之層間絕緣膜39選擇性地形成深度不同之接觸孔直至成為蝕刻終止層之第2絕緣薄膜43b為止。其次，以與各接觸孔連接之方式，於各部選擇蝕刻相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43b而形成接觸孔。繼而，於各接觸孔內填埋連接導體54。
其後，藉由重複層間絕緣膜49之形成及複數層之金屬配線之形成，而形成第2多層配線層55。本實施形態例中，例舉與形成於第1半導體基板31上之第1多層配線層41之形成步驟相同之步驟同樣地形成三層銅配線53後，於最上層形成鋁配線57。鋁配線57之形成時，首先於最上層之銅配線53上部形成層間絕緣膜49形成後，以露出最上層之銅配線53上部之所期望之位置之方式將層間絕緣膜49蝕刻去除，從而形成接觸孔。繼而，於包含接觸孔內之區域，將成為位障金屬層56之包含TiN(下層)/Ti(上層)之積層膜以5~10 nm成膜，或將包含TaN(下層)/Ta(上層)之積層膜以10~100 nm成膜。其後，被覆接觸孔而由鋁以500~2000 nm成膜後，圖案化成所期望之形狀，藉此形成鋁配線57。進而，於鋁配線57上部形成後述步驟所必需之位障金屬層58。該位障金屬層58亦可設為與成膜於鋁配線57之下層之位障金屬層56相同之構成。
繼而，被覆於上部形成有位障金屬層58之鋁配線57而形成層間絕緣膜49。鋁配線57上部之層間絕緣膜49可藉由如下方式形成：將例如HDP膜(高密度電漿氧化膜)或P-SiO膜(電漿氧化膜)以500~2000 nm成膜後，於其上部進而將P-SiO膜以100~2000 nm之厚度成膜。藉由上述方式，形成包含隔著層間絕緣膜49形成之三層之銅配線53與形成於最上層之鋁配線57的第2多層配線層55。
繼而，於第2多層配線層55上部，形成第1半導體基板31與第2半導體基板45貼合時用以減輕翹曲之翹曲矯正膜59。翹曲矯正膜59可藉由將例如P-SiN膜或P-SiON膜(電漿氮氧化膜)以100~2000 nm成膜而形成。
至此為止之步驟，形成於上部具有第2多層配線層55且構成半成品狀態之邏輯電路之第2半導體基板45。
其次，如圖7所示，以使第1多層配線層41及第2多層配線層55相向之方式貼合第1半導體基板31與第2半導體基板45。例如利用接著劑進行貼合。於利用接著劑接合之情形時，於第1半導體基板31或第2半導體基板45之接合面之一方之側形成接著劑層60，經由該接著劑層60而將兩者重合並接合。本實施形態例中，將構成像素區域之第1半導體基板31配置於上層、將第2半導體基板45配置於下層而予以貼合。
又，本實施形態例中，例舉經由接著劑層60而將第1半導體基板31上部之第1多層配線層41與第2半導體基板45上部之第2多層配線層55貼合，但此外亦可為以電漿接合而貼合之例。於電漿接合之情形時，於第1多層配線層41與第2多層配線層55之接合面分別形成電漿TEOS(tetraethoxysilane，四乙氧基矽烷)膜、電漿SiN膜、SiON膜(塊膜)、或者SiC膜等。對形成有該膜之接合面進行電漿處理並予以重合，其後進行退火處理而將兩者接合。貼合處理較佳為於不對配線等賦予影響之400℃以下之低溫製程進行。
繼而，將於上部具有多層配線層之第1半導體基板31與第2半導體基板45積層並貼合，藉此形成包含兩個異質基板之積層體81a。
其次，如圖8所示，自第1半導體基板31之背面側進行研削、研磨而將第1半導體基板31薄化。該薄化係以臨向光電二極體(PD)之方式進行。作為第1半導體基板31，藉由使用將例如p型之高濃度雜質層作為蝕刻終止層(未圖示)而形成之半導體基板，將基板蝕刻去除直至蝕刻終止層為止，藉此可平坦地進行薄化。薄化後，於光電二極體(PD)之背面形成用以抑制暗電流之p型半導體層(未圖示)。第1半導體基板31之厚度例如為600 μm左右，薄化至例如3~5 μm左右。
先前，此種薄化係將另外準備之支持基板貼合於形成於第1半導體基板31上之第1多層配線層41側而進行。然而，本實施形態中，將形成有邏輯電路25之第2半導體基板45兼用作支持基板而進行第1半導體基板31之薄化。該第1半導體基板31之背面於作為背面照射型之固態攝像裝置而構成時，成為光入射面。
其次，如圖9所示，於第1半導體基板31之背面上形成反射防止膜61。反射防止膜61例如將TaO2 或HfO2 以5~100 nm而成膜，藉由進行必要之熱處理而可附加抑制暗電流之效果。其後，於反射防止膜61上將電漿SiO膜以100~1500 nm之厚度而成膜，藉此形成絕緣膜62。
其次，如圖10所示，於絕緣間隔層42之內側之所期望之區域形成槽部64，於遮光所必要之遮光區域形成遮光膜用槽部82。該槽部64及遮光膜用槽部82藉由自形成於第1半導體基板31之背面測之絕緣膜62上表面利用蝕刻形成開口而形成，形成為例如不到達第1半導體基板31之深度。
其次，如圖11所示，自形成於絕緣間隔層42之內側之槽部64之所期望之底部區域起開口至即將到達第1多層配線層41之最下層(圖11中為最上側)之銅配線40的深度為止，從而形成連接孔66。
又，同樣地，形成自形成於絕緣間隔層42之內側之槽部64之所期望之底部區域起貫通第1多層配線層41與第2多層配線層55之貼合面的貫通連接孔65。該貫通連接孔65係藉由開口至即將到達形成於第2半導體基板45上部之第2多層配線層55之最上層之鋁配線57之深度為止而形成。此時，貫通連接孔65之直徑較佳為形成得較大，為連接孔66之直徑之1.5~10倍左右，更佳為3~4倍左右。
於貫通連接孔65之直徑小於連接孔66之1.5倍之情形時，貫通連接孔65之縱橫比變大，後述步驟中將導電材料填埋於孔內時，會有產生空隙之虞。又，於貫通連接孔65之直徑大於連接孔66之10倍之情形時，貫通連接65所占區域變大，會有無法實施裝置之小型化之問題。因此，藉由使貫通連接孔65之直徑大至連接孔66之直徑之1.5~10倍左右，能夠形成對於導電材料之填埋而言最佳之縱橫比且佈局空間亦不會變大之孔。
連接孔66及貫通連接孔65係於將第1半導體基板31薄化(圖8之步驟)後所形成，因此縱橫比變小，可形成作為微細孔。又，連接孔66係開口至即將到達第1半導體基板31上部之第1多層配線41中的最下層、也就是距第1半導體基板31最近側之銅配線40為止而形成，因此開口深度變得更淺，有利於微細孔之形成。
其次，於包含連接孔66及貫通連接孔65之側壁及底部之區域，將例如包含SiO2 膜之絕緣層67成膜，其後進行蝕刻。藉此，如圖12所示僅於連接孔66及貫通連接孔65之側壁保留絕緣層67。其後，進而將連接孔66及貫通連接孔65之底部蝕刻去除。藉此，連接孔66中使第1多層配線層41之最下層之銅配線40露出，貫通連接孔65中使第2多層配線層55之最上層之鋁配線57(嚴格而言為鋁配線上部之位障金屬層58)露出。
其結果為，連接孔66到達第1多層配線層41之銅配線40。又，貫通連接孔65貫通第1多層配線41及第2多層配線層55之貼合面，到達形成於第2多層配線層55之鋁配線57。
此時間點時仍未經過晶載彩色濾光片、晶載透鏡之加工步驟作為像素陣列之製造製程，為未完成。並且，形成於銅配線40上之連接孔66與形成於鋁配線57上之貫通連接孔65可於先前之晶圓製程之延長進行加工、形成。另一方面，邏輯電路25中亦為至作為電路技術最佳之最上層之金屬配線為止之步驟，為未完成。如此，因貼合作為半成品之異質基板，故而可較貼合完成為完成品之異質基板之情形進一步抑制製造成本。
其後，如圖13所示，於包含槽部64、遮光膜用槽部82、連接孔66及貫通連接孔65之區域形成例如銅等導電材料，利用CMP(Chemical Mechanical Polising，化學機械拋光)法研磨表面。藉此，僅使槽部64、遮光膜用槽部82、連接孔66、及貫通連接孔65之導電材料殘存。藉此，於絕緣間隔層42內之區域形成有基板間配線68，並且於遮光區域形成有遮光膜63。本實施形態例中，形成於連接孔66內之基板間配線68及形成於貫通連接孔65內之基板間配線68藉由形成於槽部64之包含金屬鑲嵌配線之連接配線68a而電性連接。又，遮光膜63亦藉由金屬鑲嵌法而形成。繼而，利用導電材料填埋槽部64、遮光膜用槽部82、連接孔66及貫通連接孔65，藉此形成於第1多層配線層41之銅配線40與形成於第2多層配線層55之鋁配線57電性連接。
而且此時，因於形成於第2半導體基板45上之第2多層配線層55之鋁配線57上部形成有位障金屬層58，故而即便於由銅形成基板間配線68之情形時，亦可防止銅之擴散。又，於連接孔66及貫通連接孔65之孔內的貫通第1半導體基板31之側壁形成有絕緣層67。因此，基板間配線68與第1半導體基板31電性分離，未連接。又，本實施形態例中，基板間配線68因形成於形成在第1半導體基板31的絕緣間隔層42之區域內，故藉此亦防止基板間配線68與第1半導體基板31電性連接。
本實施形態例之基板間配線68之形成步驟中，槽部64與遮光膜用槽部82、連接孔66、貫通連接孔65分三階段形成，且使用填埋銅之金屬鑲嵌法，但並不限定於此。只要為形成有將第1半導體基板31上部之第1多層配線層41之銅配線40與第2半導體基板45上部之第2多層配線層55之鋁配線57電性連接之基板間配線68之例，亦可進行各種變更。
例如，基板間配線68藉由CVD法或濺鍍法等而形成，雖可藉由通常之微影法及乾式蝕刻而形成，但由於層疊配線層而難以容許感度劣化。因此，較理想為應用絕緣膜之堆積較少之金屬鑲嵌配線構造。
又，本實施形態例中，為將用以形成遮光膜63之遮光膜用槽部82與用以形成基板間配線68之槽部64同時加工的構成，但亦可於形成槽部64、連接孔66、貫通連接孔65及絕緣間隔層42之後形成。於此情形時，亦為遮光膜用槽部82與槽部64形成於同層，向遮光膜用槽部82內之導電材料之填埋與向槽部64、連接孔66及貫通連接孔65之導電材料之填埋同時進行。將遮光膜用槽部82與槽部64、連接孔66、及貫通連接孔65同時加工可簡化步驟。然而，於此情形時，形成絕緣間隔層42時亦於遮光膜用槽部82內絕緣間隔層42，有可能無法獲得所期望之遮光膜63之線寬。於像素之微細化推進之情形時，更理想為於與槽部64、連接孔66及貫通連接孔65不同步驟形成遮光膜用槽部82。
先前，遮光膜63於形成基板間配線68前之步驟中，藉由鎢或鋁等另外形成，利用與基板間配線68之形成同時之金屬鑲嵌法而形成，藉此可簡化步驟。並且可將第1半導體基板31之光接收部側(背面側)之絕緣膜厚薄膜化，從而可有助於提高感度。
又，貫通連接孔65深至相對於連接孔66之深度為1.5~10倍之範圍內，因此為相同開口尺寸時，即便連接孔66由導電材料填埋，亦有可能於貫通連接孔65內之導電材料產生空隙。
本實施形態例中，對應於深度將開口尺寸不同之貫通連接孔65及連接孔66開口，藉此可形成對於導電材料之填埋而言最佳之縱橫比、且佈局空間亦不會變大之孔。藉此，深度較深之貫通連接孔65中，亦可防止導電材料之填埋時之空隙之產生。
又，本實施形態例中，為連接孔66連接於第1半導體塞板31上部之第1多層配線層41之最下層之銅配線40之構成，因此可將連接孔66之周邊及其正下方之空間靈活使用作為可通過配線之有效空間。因此，有利於進行晶片之縮小化。
再者，本實施形態例中，例舉基板間配線68與第1半導體基板31之絕緣由絕緣層67及絕緣間隔層42進行，但亦可例舉由任何一方構成。於不形成絕緣間隔層42之情形時，不需要相當於絕緣間隔層42之區域，因此可縮小像素面積或擴大光電二極體(PD)之面積。
其次，如圖14所示，以覆蓋基板間配線68及遮光膜63之上部之方式形成頂蓋膜72。該頂蓋膜72可藉由將例如SiN膜或SiCN膜以10~150 nm成膜而形成。其後，於光電二極體(PD)上部之絕緣膜62形成開口部，於包含該開口部之所期望之區域形成波導材料膜69。作為波導材料膜69，例如可使用SiN，藉由形成於開口部之波導材料膜69，構成波導70。藉由形成波導70，自第1半導體基板31之背面側入射之光有效地於光電二極體(PD)聚光。其後，於包含波導材料膜69之整個面形成平坦化膜71。
本實施形態例中，於不同之步驟中分別形成頂蓋膜72及其上部之波導材料膜69，但亦可例舉將波導材料膜69兼用作頂蓋膜72。又，本實施形態例中，例舉於光電二極體(PD)之光入射面側形成波導70，但亦可例舉不形成波導70。
其次，如圖15所示，於平坦化膜71上對應於各像素形成例如紅(R，red)、綠(G，green)、藍(B，blue)之晶載彩色濾光片73。晶載彩色濾光片73可藉由將含有所期望之顏色之顏料或染料之有機膜成膜並圖案化，從而形成於構成所期望之像素陣列之光電二極體(PD)上部。其後，於包含晶載彩色濾光片73上部之像素陣列區域成膜晶載透鏡材料74a。作為晶載透鏡材料74a，例如可使用有機膜或SiO、SiN、SiON等無機膜，且成膜為3000 nm~4500 nm。
其次，如圖16所示，於與晶載透鏡材料74a上部之各像素對應之區域以將晶載透鏡用之抗蝕劑膜75以例如300 nm~1000 nm之厚度形成，並進行蝕刻處理。藉此，晶載透鏡用之抗蝕劑膜75之形狀被轉印於晶載透鏡材料74a，如圖17所示，於各像素上部形成有晶載透鏡74。其後，藉由CF4 系之氣體(流量10~200 sccm)，蝕刻形成於第1半導體基板31上部之絕緣膜62等氧化膜，使第1半導體基板31露出。
其次，如圖18所示，於晶載透鏡74上部形成將圖3之電極墊部78開口之抗蝕劑膜76。該抗蝕劑膜76如圖18所示，以開口端部較晶載透鏡74之端部更靠近像素側之方式形成。
其次，將抗蝕劑膜76作為遮罩而以所期望之蝕刻條件進行蝕刻處理。藉此，如圖19所示，自作為最上層之基板之第1半導體基板31側起進行蝕刻，從而形成有貫通第1多層配線層41與第2多層配線層55之接合面之貫通開口部77。繼而，直至於形成於作為最下層之基板之第2半導體基板45上部之第2多層配線層55所形成之鋁配線57露出為止形成貫通開口部77。該蝕刻步驟中，例如利用SF6 /O2 系之氣體(流量為SF6 ：50~500 sccm，O2 ：10~300 sccm)進行1~60分鐘蝕刻處理，藉此可將第1半導體基板31蝕刻去除。其後，利用CF4 系之氣體(流量10~150 sccm)進行1~100分鐘蝕刻處理，藉此可將直至到達鋁配線57為止之氧化膜等蝕刻去除。
繼而，以此種方式露出之鋁配線57可作為進行與外部配線之連接時所使用之電極墊部78。以下，將所露出之鋁配線57稱為電極墊部78。該電極墊部78較佳為於形成於各晶片之像素區域之外側之3邊或者4邊各形成有複數個。
繼而，如圖19所示之將兩個半導體基板積層而形成之積層體81a其後藉由切晶加工而分割為各晶片部。藉此，如圖4所示，完成包含第1半導體晶片部22與第2半導體晶片部26之固態攝像裝置81。
如圖4所示，以此種方式形成之固態攝像裝置81對電極墊部78連接接線79，藉由接線79而可與安裝基板之外部配線連接。而且，藉由於電極墊部78與外部配線電性連接，由基板間配線68連接之第1多層配線層41及第2多層配線層55之各配線間亦電性連接。
第1實施形態之固態攝像裝置81中，例舉對電極墊部78連接接線79，但可使用焊料凸塊而將電極墊部78與外部配線連接。可根據使用者之希望而選擇接線或焊料凸塊。
再者，第1實施形態中，對半導體晶圓中之固態攝像裝置81之檢查係利用電極墊部78而進行。又，檢查為晶圓狀態下之檢查及切斷為晶片而於最終模組狀態下之檢查兩次。
根據第1實施形態之固態攝像裝置81及其製造方法，於第1半導體基板31側之晶片部形成像素區域23及控制區域24，於第2半導體基板45側之晶片部形成進行信號處理之邏輯電路25。為如此將像素陣列之功能與邏輯功能形成於不同之晶片部之構成，因而可使用對於像素陣列、邏輯電路之各者最佳之製程形成技術。因此，可充分發揮像素陣列、邏輯電路各自之性能，從而可提供高性能之固態攝像裝置。
若採用圖2C之構成，則於第1半導體晶片部22側只需形成接收光之像素區域23即可，該控制區域24及邏輯電路25可分離地形成於第2半導體晶片部26。藉此，可獨立選擇對於各功能晶片而言最佳之製程技術，並且亦可削減成品模組之面積。
因先前之晶圓製程技術中可將像素陣列與邏輯電路混載，故而製造亦容易。
又，本實施形態例中，將具有像素區域23及控制區域24之第1半導體基板31與具有邏輯電路25之第2半導體基板45均以半成品狀態而貼合，並將第1半導體基板31薄化。即，將第2半導體基板45用作第1半導體基板31之薄化時之支持基板。藉此，可實現構件之節約、製造步驟之縮減。進而，因於薄化後進行貫通連接孔65、連接孔66之形成，故而孔之縱橫比變小，從而可形成高精度之連接孔。
又，基板間配線68可藉由於低縱橫比之貫通連接孔65及連接孔66內填埋導電材料而形成，因此除了被覆性較佳之鎢(W)等金屬材料，還可使用被覆性較差之例如銅(Cu)等金屬材料。即，不受到構成基板間配線68之導體材料之制約。藉此，能以高精度進行像素區域及控制電路與邏輯電路之電性連接。因此，可實現量產性、抑制製造成本且製造搞性能之固態攝像裝置。
進而，本實施形態例中，用於將電極墊部78開口而形成之貫通開口部77係貫通第1多層配線層41與第2多層配線層55之接合面而形成，電極墊部78由較接合面更下層之第2多層配線層55之配線構成。藉此，電極墊部78形成於較第1多層配線層41與第2多層配線層55之間成為脆性面之接合面更下層。因此，例如將接線79按壓至電極墊部78時，可降低施加至成為脆性面之接合面之接合應力。藉此，線接合時可防止自脆性接合面產生龜裂。
本實施形態例中，例舉積層兩層半導體晶圓，但可於積層兩層以上之複數層之構成中應用本發明。於此情形時，以構成最下層之半導體晶圓之配線層之配線露出之方式形成貫通開口部，將該露出之配線作為配線墊部。藉此，進行外部配線與電極墊部之連接時，可降低於基板間之脆性接合面產生應力。
又，如本實施形態例般，背面照射型之固態攝像裝置中，必需使成為光接收部之光電二極體靠近電路，因此必需進行如上所述之半導體層之薄化。又，用以使較接合面更下側之配線露出之開口為更淺者較佳。因此，如本實施形態例般，於上層之半導體基板(本實施形態例中為第1半導體基板)包含像素陣列之固態攝像元件之情形時，較佳為自半導體層被薄化之第1半導體基板側將電極墊部開口。
再者，上述實施形態之固態攝像裝置中，將信號電荷作為電子，將第1導電型設為p型、第2導電型設為n型而構成，但亦可應用於將信號電荷作為電洞之固態攝像裝置。於此情形時，使各半導體基板、半導體晶圓區域或者半導體區域之導電型相反，n型成為第1導電型，p型成為第2導電型。
上述第1實施形態例中，例舉MOS型固態攝像裝置，但本發明亦可應用於半導體裝置。其次，作為本發明之第2實施形態，對具有積層有異質晶片之構造之半導體裝置進行說明。
<3.　第2實施形態>
[半導體裝置之構成例及其製造方法例]
利用圖20~圖26，將本發明之第2實施形態之半導體裝置與其製造方法一併進行說明。本實施形態例之半導體裝置140係形成有第1半導體積體電路之第1半導體基板101與形成有第2半導體積體電路之第2半導體基板102積層而構成之半導體裝置。圖20中，對與圖4對應之部分附上相同符號並省略重複說明。
第2實施形態中，首先如圖21所示，於成為第1半導體基板(半導體晶圓)101之各晶片部之區域形成半成品狀態之第1半導體積體電路、本例中為邏輯電路。即，於成為形成於包含矽基板之第1半導體基板101之半導體井區域108之各晶片部之區域形成複數個MOS電晶體Tr9、Tr10、Tr11。各MOS電晶體Tr9~Tr11分別具有一對源極/汲極區域105及隔著閘極絕緣膜形成之閘極電極106而構成。各MOS電晶體Tr9~Tr11藉由像素分離區域100而分離。
MOS電晶體係形成有複數個，圖21中以MOS電晶體Tr9~Tr11為其代表而表示。邏輯電路可由CMOS電晶體構成。因此，作為該等複數個MOS電晶體Tr9~Tr11，可作為n通道MOS電晶體或者p通道MOS電晶體而構成。因此，形成n通道MOS電晶體時，於p型之半導體井區域108形成有n型之源極/汲極區域。形成p通道MOS電晶體時，於n型之半導體井區域形成有p型之源極/汲極區域。
再者，作為第1半導體積體電路，亦可設為例如半導體記憶體電路代替邏輯電路。於此情形時，成為後述之第2半導體積體電路之邏輯電路供半導體記憶體電路之信號處理。
又，第2絕緣薄膜43b形成後，與第1實施形態同樣地形成將第1半導體基板101之半導體井區域108內之所期望之區域予以分離之絕緣間隔層113。絕緣間隔層113藉由如下方式形成：第2絕緣薄43b形成後，自背面側將第1半導體基板101之所期望之位置開口並填埋絕緣材料。該絕緣間隔113係形成於包圍圖20之基板間配線115之區域。
其次，於第1半導體基板101上隔著層間絕緣膜103形成積層複數層、本例中為三層之銅配線104而成之第1多層配線層107。本實施形態例中，例舉將構成第1多層配線層107之配線利用銅來構成，但亦可利用其它金屬材料構成金屬配線。該等第1多層配線層107能以與第1實施形態例相同之方式形成。再者，各MOS電晶體Tr9~Tr11經由連接導體112而與所需要之第1層之銅配線104連接。又，三層銅配線104經由連接導體112而相互連接。
另一方面，如圖22所示，於成為第2半導體基板(半導體晶圓)102之各晶片部之區域形成半成品狀態之第2半導體積體電路、本例中為邏輯電路。即，與圖20同樣地於成為形成於包含矽之第2半導體基板102之半導體井區域116之各晶片部之區域形成複數個MOS電晶體Tr12、Tr13、Tr14。各MOS電晶體Tr12~Tr14分別具有一對源極/汲極區域117及隔著閘極絕緣膜形成之閘極電極118而構成。又，各MOS電晶體Tr12~Tr14藉由元件分離區域127而分離。
MOS電晶體係形成有複數個，圖24中以MOS電晶體Tr12~Tr14為代表而表示。邏輯電路可由CMOS電晶體構成。因此，作為該等複數個MOS電晶體，可作為n通道MOS電晶體或者p通道MOS電晶體而構成。因此，形成n通道MOS電晶體時，於p型半導體井區域形成有n型源極/汲極區域。形成P通道MOS電晶體時，於n型半導體井區域形成有p型源極/汲極區域。
其次，於第2半導體基板102上隔著層間絕緣膜119形成積層複數層、本例中為四層之金屬配線之第2多層配線層124。本實施形態例中，例舉形成三層銅配120及形成於最上層之一層鋁配線121之例。再者，各MOS電晶體Tr12~Tr14經由連接導體126而與所需要之第1層之銅配線120連接。又，三層之銅配線120與鋁配線121經由連接導體126而相互連接。進而，本實施形態例中亦於鋁配線121之上下形成位障金屬層129、130，鋁配線121經由下層之位障金屬層129而與下層之銅配線120連接。該第2多層配線層124能以與第1實施形態之多層配線層相同之方式形成。
繼而，於第2多層配線層124上部形成第1半導體基板101與第2半導體基板102之貼合時用以減輕翹曲之翹曲矯正膜123。翹曲矯正膜123亦能以與第1實施形態相同之方式形成。
其次，如圖23所示，以彼此之第1多層配線層107及第2多層配線層124面對面之方式貼合第1半導體基板101與第2半導體基板102。貼合例如利用接著劑進行。於利用接著劑接合之情形時，於第1半導體基板101或第2半導體基板102之接合面之一方之側形成接著劑層125，經由該接著劑層125重合而將兩者接合。本實施形態例中，例舉經由接著劑層125而貼合第1半導體基板101與第2半導體基板102，另外亦可例舉以電漿接合而貼合。於電漿接合之情形時，於第1半導體基板101與第2半導體基板102之接合面分別形成電漿TEOS膜、電漿SiN膜、SiON膜(塊膜)或SiC膜等。對形成有該膜之接合面進行電漿處理並加以重合，其後進行退火處理而將兩者接合。貼合處理較佳為於不對配線等帶來影響之400℃以下之低溫製程進行。繼而，將第1半導體基板101與第2半導體基板102積層而貼合，藉此形成有包含兩個異質基板之積層體140a。
其次，如圖24所示，自背面側將一方之第1半導體基板101研削、研磨而薄化。第1半導體基板101之厚度例如為600 μm左右時，以膜厚變為例如5~10 μm左右之方式進行薄化。
其次，如圖25所示，薄化後，利用與第1實施形態中之圖10~圖13相同之步驟於絕緣間隔層113內形成槽部164、貫通連接孔165及連接孔166。其後，於槽部164、貫通連接孔165及連接孔166內隔著絕緣層114而形成基板間配線115。又，雖省略圖示，但視需要與第1實施形態同樣地於遮光區域形成遮光膜。本實施形態例中，亦因貫通連接孔165及連接孔166於將第1半導體基板101薄化後形成，故而縱橫比變小，可形成作為微細孔。又，本實施形態例中，亦對應於深度分別將開口尺寸不同之貫通連接孔165及連接孔166開口，藉此可形成對於導電材料之填埋而言最佳之縱橫比、且佈局空間亦不會變大之孔。藉此，深度較深之貫通連接孔165中，亦可防止導電材料之填埋時之空隙之產生。
繼而，藉由基板間配線115而將形成於第1半導體基板101之電路與形成於第2半導體基板102之電路電性連接。其後，以與第1實施形態相同之方式，於包含基板間配線115上部之整個面形成頂蓋膜72。
其次，利用將所期望之區域開口之遮罩(未圖示)，如圖26所示般進行蝕刻，藉此形成貫通第1半導體基板101之貫通開口部132，使鋁配線121露出。藉此，形成有包含所露出之鋁配線121之電極墊部142。
其後，藉由進行切晶加工，分割為各晶片部，藉此完成圖20所示之本實施形態例之半導體裝置140。
如圖20所示，所分割之各晶片對電極墊部142連接接線131，藉由接線131而可與安裝基板之外部配線連接。而且，藉由於電極墊部142與外部配線電性連接，由基板間配線115而連接之第1半導體基板101及第2半導體基板102上所形成之各配線間(電路間)亦電性連接。
根據第2實施形態之半導體裝置140及其製造方法，與上述內容同樣地能以最佳之製程技術於不同之晶片分別形成第1半導體積體電路、第2半導體積體電路，從而可提供高性能之半導體積體電路。又，於半成品狀態下將第1及第2半導體晶圓貼合、薄化，又，第1及第2半導體積體電路之電性連接之後，進行晶片化而作為完成品狀態，藉此可實現製造成本之降低。
另外，可獲得與第1實施形態相同之效果。
上述第1實施形態及第2實施形態中，表示基板間配線僅用作將形成於第1半導體基板之第1半導體積體電路與形成於第2半導體基板之第2半導體積體電路電性連接之配線之例。然而，並不限定於此，例如藉由利用基板間配線，可將於第1半導體基板與第2半導體基板個別所形成之同電位之配線(例如電源配線或接地配線)之一部分於各基板共同地使用。
以下，對將基板間配線作為共同地用於第1半導體基板及第2半導體基板之電源配線、及接地配線而形成之例進行說明。
<4.　第3實施形態>
圖27表示本發明之第3實施形態之固態攝像裝置之概略構成圖。圖27中，對與圖4對應之部分附上相同符號並省略重複說明。
圖27表示包含固態攝像裝置之像素區域23與控制區域24之區域，為簡化而省略了電晶體或光電二極體之圖示。
如圖27所示，像素區域23中，將輸出形成於第1半導體基板31之像素信號之銅配線40a經由基板間配線68而與由第2多層配線層55之最上層之配線所形成之信號配線57a連接。於此情形時，圖3所示之電路構成中，於與形成於第1半導體基板31之選擇電晶體之汲極連接之配線與信號配線之間形成有基板間配線。而且，較信號配線57a更後段之處理係於由第2半導體基板45構成之邏輯電路25內進行。
本實施形態例中，經由基板間配線68將由第2多層配線層55之最上層之配線形成之電源配線57b及接地配線57c與由第1多層配線層41之最上層之配線形成之銅配線40b、40c加以連接。藉此，於第1半導體基板31與第2半導體基板45之間，電源配線57b及接地配線57c為共有。
將兩片半導體基板貼合併由基板間配線加以連接之三維器件中，存在為了減小基板之貼合面中之段差而無法較厚地形成配線層(圖27中，相當於第1多層配線層41及第2多層配線層55)之問題。因此，先前之三維器件中，配線間之距離變近，無法降低配線間電阻，於兩個半導體基板上分開形成電源配線及接地配線時受到較大之負荷電阻，成為元件之擴大化、或電源降所致之雜訊之原因。
本實施形態例之固態攝像裝置中，經由基板間配線68，於上下地形成電源配線57b及接地配線57c之第1半導體基板31及第2半導體基板45之間共有化，藉此可實效地形成低電阻之配線。又，藉由於薄化之第1半導體基板31之背面側形成與基板間配線68連接之背面配線，亦可跨越元件或異電位配線。
以下對積層有第1半導體晶片(以下為上晶片)與第2半導體晶片(以下為下晶片)之積層晶片中之配線佈局及其設計方法進行說明。
圖28A表示本實施形態例之固態攝像裝置中，由背面配線99來形成電源供給電路92之一部分之情形的積層晶片90之概略構成圖，其中電源供給電路92中形成有電源配線57b。又，圖28B表示使形成有電源配線57b之電源供給電路92全部形成於第2多層配線層55內之情形之積層晶片91的概略構成圖作為比較例。
如圖28A所示，於第1半導體基板31與第2半導體基板45之間經由基板間配線68而共有晶片間之電源配線。而且，與電源供給電路92之電源配線連接之端子對安裝基板之連接係經由第2多層配線層55之最上層之電源配線57b而進行。又，由第1多層配線層41形成之電源供給電路92之一部分於可使佈局之重複最小之位置處中斷，經由基板間配線68而由背面配線99構成。即，本實施形態例中由形成於第1半導體基板31之背面側之背面配線99構成作為比較例而表示之圖28B之構成中之電源供給電路92之一部分(由虛線包圍之區域a)。於此情形時，背面配線99可與形成於基板間配線68上部之連接配線68a同樣地利用金屬鑲嵌法形成。
如此，圖28A之例中，使電源供給電路92之一部分向第1半導體基板31之背面側移動，由背面配線99而構成，藉此可將配線縱向積層。因此，與圖28B之構成相比，可縮小電源供給電路92之面積。
圖29A表示本實施形態例中之積層晶片90之自電源配線至電源端子之連接及自接地配線至接地端子之連接的方塊圖。又，圖29B表示比較例中之積層晶片91中之電路部之自電源配線至電源端子之連接及自接地配線至接地端子之連接的方塊圖。
圖29A、圖29B中，係自上表面觀察積層有上晶片與下晶片之積層晶片90、91時之要部的概略構成圖，且係模式性地表示形成於上晶片之電路部96與形成於下晶片之電路部97者。
比較例中，如圖29B所示，上晶片之電路部96之電源配線40b及接地配線40c與下晶片之電路部97之電源配線57b及接地配線57c分別與各電源端子95及接地端子94連接。於此情形時，上晶片及下晶片之雙方中，需要電源配線40b、57b及接地配線40c、57c之引導。
如此，積層晶片之設計中，為了使上下之晶片分別獨立動作，必需使直至電源配線或接地配線等之輸入輸出端子為止之接線及輸入輸出部之保護電路(未圖示)於各自之晶片內完成。然而，如圖29B所示之積層晶片91中，電源配線或接地配線等之共有電位之配線或將未圖示之保護電路於雙方之晶片重複配置之構成成為佈局效率較差、提高晶片成本之原因。
相對於此，本實施形態例之構成中，如圖29A所示，上晶片及下晶片內之電源配線40b、57b及接地配線40c、57c分別經由形成於連接孔66及貫通連接孔65之基板間配線或背面配線99而連接。而且，對接地端子94及電源端子95之連接係由下晶片之電源配線57b及接地配線57c進行。因此，上晶片中，將電源配線40b及接地配線40c連接於基板間配線68之後，無需配線之引導。藉此，與圖29B之例相比，於由圖29A所示之虛線包圍之區域z存在剩餘空間，因此亦可於該剩餘空間內形成新的電路。其結果為，可實現最大限度地利用晶片面積之最佳之配置。
本實施形態例中，例舉由形成於第1半導體基板31之背面側之背面配線99構成電路之一部分，但只要在配線之佔用面積中於剩餘之空間更多之基板側形成兩個晶片間為共同之電路即可。藉此，可抑制彼此之多層配線層之配線層數或佈局面積。
然而，於在原本同一基板上形成有電源配線或接地配線等同電位之配線之情形時，可容易地實現於鄰接之電路間共有，從而抑制佈局面積。然而，於不同之基板形成兩層晶片之構成中，因相互之電路之接線路徑受到基板間配線限定，故而不容易共有共同電位之配線。
以下，對用以實現本實施形態例之固態攝像裝置之設計之設計方法進行說明。
圖30表示本實施形態例之固態攝像裝置之設計方法，圖31~圖34表示按照該設計製程之上晶片(圖31~圖34之A)與下晶片(圖31~圖34之B)製造步驟圖。
本實施形態例之固態攝像裝置中，為了由基板間配線連接積層之上晶片22及下晶片26間，重要的是於不與電路或配線對接之位置處配置基板間配線68。
首先，由電路面積之總和決定晶片尺寸(步驟S1)。其次，對配置於上晶片22及下晶片26中之電路進行分類(步驟S2)。本實施形態例中，如圖31A、圖31B所示，例舉於上晶片22形成像素區域23與控制電路96，於下晶片26形成邏輯電路97與輸入輸出端子12。
其次，決定基板間配線之佈局。基板間配線之佈局係如於上晶片22及下晶片26之間較多之信號線直接連接般之部位(固態攝像裝置中為像素與信號配線之間之連接部位)等，由自訂設計(根據顧客之要求之設計)之區域決定(步驟S2)。藉此，於由圖31A、圖31B之區域z1表示之區域決定自訂設計之基板間配線之配置區域。如圖31A、圖31B所示，直接連接之電路面(即，自訂設計中之基板間配線之位置)必需為上晶片22及下晶片26位於相同之位置，若決定該位置則電路之大致配置受到限定。
其次，定義搭載於上晶片22及下晶片26之電路零件之暫時之外形尺寸而確定暫時佈局，確定未配置有電路之間隙之區域。藉此，確定除自訂設計以外之基板間配線之可配置區域(圖32A之區域z2)(步驟S4)。關於下晶片26，只要可放置接受基板間配線之配線，亦可於其正下方放置電路。然而，上晶片22於配置基板間配線之情形時，於其正下方與周邊不放置電路，因此配置基板間配線之區域主要由上晶片22之電路配置而限定。
其次，藉由與通常之電路設計相同之自動配線求出下晶片26中之輸入輸出端子12與各電路之連接接線之配線路徑(圖32B之配線88)(步驟S5)。藉此，如圖32B所示，下晶片26中之輸入輸出端子12與邏輯電路97藉由配線88而接線。
其次，將欲於上晶片22及下晶片26間接線之同電位之配線提取(步驟S6)。藉此，如圖33A所示，上晶片22中，佈局有欲與下晶片26之配線88接線之配線89。其次，如圖34A、圖34B所示，於由步驟S4所確定之基板間配線之可配置區域內，藉由自動配置於上晶片22之配線89與下晶片26之配線88間之距離包含背面配線而成為最短之位置處決定貫通連接孔65及連接孔66之配置位置。藉此，決定基板間配線之配置位置(步驟S7)。即，此處，亦決定背面配線99之配線路徑。藉此，下晶片26與上晶片22之所期望之電極間由基板間配線連接，連接於下晶片26之基板間配線與連接於上晶片22之基板間配線藉由背面配線99而連接。
以此種方式設計、製造之固態攝像裝置與一般之流程同樣地進行連接驗證、物理驗證、時序驗證等而完成。
如上所述，本實施形態例之固態攝像裝置中，因形成貫通積層之晶片間之基板間配線，故而必需於不與電路或配線敲擊之位置處形成基板間配線，必需追加先前之設計製程中沒有之製程。
而且，根據本實施形態例之固態攝像裝置之設計方法，可於上晶片22及下晶片26之間，由基板間配線連接並形成共同電位之配線，且可藉由利用背面配線而簡化形成於晶片內之電路。藉此，可有效利用晶片面積，或實現晶片尺寸之縮小化。
再者，本實施形態例中，以固態攝像裝置為例進行了說明，第2實施形態之半導體裝置之製造中亦可應用本實施形態例之設計方法。
先前之積層晶片之半導體裝置之設計中，電路逐功能方塊被切分，各自被分為上下之晶片。另一方面，本發明之半導體裝置中，亦可使連接孔及貫通連接孔之間距足夠小(例如至1 μm以下為止)，因此不增大基板間配線之配置面積，可將功能方塊之一部分移動至另一基板。藉此，可使電路之一部分自配線之配置面積不足之基板移動至剩餘面積較多之基板，或共同地使用電路之一部分，從而可實現整體上剩餘面積較少之最佳之佈局。
<5.第4實施形態>
[電子機器之構成例]
上述本發明之固態攝像裝置可應用於例如數位相機或攝像機等相機系統或具有攝像功能之行動電話、或包含攝像功能之其他機器等電子機器。
圖35表示本發明之第4實施形態之電子機器之概略構成圖。圖35中例舉相機200作為本發明之電子機器。本實施形態例之相機200例如為可拍攝靜止圖像或動畫之攝像機。本實施形態例之相機200包含：固態攝像裝置203；光學系統201，其向由固態攝像裝置203之光電二極體構成之光電轉換部導入入射光；及快門裝置202。進而，相機200包含：驅動電路205，其驅動固態攝像裝置203；及信號處理電路204，其處理固態攝像裝置203之輸出信號。
固態攝像裝置203可應用上述第1實施形態中之固態攝像裝置。光學系統(光學透鏡)201使來自被攝體之像光(入射光)於固態攝像裝置203之攝像面上成像。藉此，於固態攝像裝置203內儲存有固定期間信號電荷。光學系統201亦可設為包含複數個光學透鏡之光學透鏡系統。快門裝置202控制對固態攝像裝置203之光照射期間及遮光期間。驅動電路205供給對固態攝像裝置203之傳輸動作及快門裝置202之快門動作進行控制之驅動信號。藉由自驅動電路205供給之驅動信號(時序信號)，進行固態攝像裝置203之信號傳輸。信號處理電路204進行各種信號處理。進行有信號處理之影像信號記憶於記憶體等記憶媒體，或輸出至顯示器。
根據第4實施形態之相機200等電子機器，固態攝像裝置203中可實現高性能化，且實現製造成本之減少。因此，本實施形態可提供一種廉價且可靠性較高之電子機器。
1、81、203．．．固態攝像裝置
2．．．像素
3、23、153．．．像素區域
4．．．垂直驅動電路
5．．．行信號處理電路
6．．．水平驅動電路
7．．．輸出電路
8、154、96．．．控制電路
9．．．垂直信號線
10．．．水平信號線
11．．．傳輸電晶體
12．．．輸入輸出端子
13．．．重置電晶體
14．．．放大電晶體
15．．．選擇電晶體
16．．．浮動擴散部
21、27、151．．．MOS型固態攝像裝置
22．．．第1半導體晶片部
24．．．控制區域
25、155、97．．．邏輯電路
26．．．第2半導體晶片部
30．．．單位像素
31、101．．．第1半導體基板
31b．．．背面
32、46、108、116．．．半導體井區域
33、47、105、117．．．源極/汲極區域
34．．．n型半導體區域
35．．．p型半導體區域
36、48、106、118．．．閘極電極
38、50、127．．．元件分離區域
39、49、103、119．．．層間絕緣膜
40、53、104、120．．．銅配線
41、107．．．第1多層配線層
42、113．．．絕緣間隔層
43a．．．第1絕緣薄膜
43b．．．第2絕緣薄膜
44、54、112、126．．．連接導體
45、102．．．第2半導體基板
49b、57b．．．電源配線
49c、57c．．．接地配線
55、124．．．第2多層配線層
56、58、129、130．．．位障金屬層
57、121．．．鋁配線
57a．．．信號配線
59、123．．．翹曲矯正膜
60、125．．．接著劑層
61．．．反射防止膜
62．．．絕緣膜
63．．．遮光膜
64、164．．．槽部
65、165．．．貫通連接孔
66、166．．．連接孔
67、114．．．絕緣層
68、115．．．基板間配線
68a．．．連接配線
69．．．波導材料膜
70．．．波導
71．．．平坦化膜
72．．．頂蓋膜
73．．．晶載彩色濾光片
74．．．晶載透鏡
74a．．．晶載透鏡材料
75、76．．．抗蝕劑膜
77、132．．．貫通開口部
78、142．．．電極墊部
79、131．．．接線
81．．．固態攝像裝置
81a、140a．．．積層體
82．．．遮光膜用槽部
88、89．．．配線
90、91．．．積層晶片
92．．．電源供給電路
94．．．接地端子
95．．．電源端子
99．．．背面配線
100．．．像素分離區域
140．．．半導體裝置
152．．．半導體晶片
156．．．影像感測器
200．．．相機
201．．．光學系統
202．．．快門裝置
204．．．信號處理電路
205．．．驅動電路
a、z、z1、z2．．．區域
FD．．．浮動擴散
PD．．．光電二極體
S1~S7．．．步驟
Tr1、Tr2．．．像素電晶體
Tr3~Tr4．．．MOS電晶體
Tr6~Tr14
VDD．．．電源
ΦRST．．．重置脈衝
ΦSEL．．．選擇脈衝
ΦTRG．．．傳輸脈衝
圖1係表示應用於本發明之MOS固態攝像裝置之一例之概略構成圖；
圖2A係先前之固態攝像裝置之模式圖，圖2B、圖2C係本發明之實施形態之固態攝像裝置之模式圖；
圖3係表示應用於本發明之MOS固態攝像裝置之像素構成之電路之一例的圖；
圖4係表示第1實施形態之固態攝像裝置之要部之概略構成圖；
圖5係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其1)；
圖6係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其2)；
圖7係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其3)；
圖8係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其4)；
圖9係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其5)；
圖10係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其6)；
圖11係表示第1實施形態之固態攝像裝置之製造方法例之製造步驟圖(其7)；
圖12係表示第1實施形態之固態攝像裝置及其製造方法之製造步驟圖(其8)；
圖13係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其9)；
圖14係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其10)；
圖15係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其11)；
圖16係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其12)；
圖17係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其13)；
圖18係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其14)；
圖19係表示第1實施形態之固態攝像裝置之製造方法之製造步驟圖(其15)；
圖20係表示本發明之第2實施形態之固態攝像裝置之概略剖面構成圖；
圖21係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其1)；
圖22係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其2)；
圖23係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其3)；
圖24係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其4)；
圖25係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其5)；
圖26係表示第2實施形態之半導體裝置之製造方法之製造步驟圖(其6)；
圖27係表示本發明之第3實施形態之固態攝像裝置之要部之概略剖面構成圖；
圖28A係於第1半導體基板之背面側使用背面配線之例，圖28B係不使用背面配線之例；
圖29A係於積層之晶片間連接共同之電位之配線之情形之平面佈局的構成例，圖29B係不連接共同之電位之配線之情形之平面佈局的構成例；
圖30係表示本發明之固態攝像裝置之設計方法之流程圖；
圖31A、圖31B係按照本發明之設計方法之上晶片及下晶片之製造步驟圖；
圖32A、圖32B係按照本發明之設計方法之上晶片及下晶片之製造步驟圖；
圖33A、圖33B係按照本發明之設計方法之上晶片及下晶片之製造步驟圖；
圖34A、圖34B係按照本發明之設計方法之上晶片及下晶片之製造步驟圖；及
圖35係表示本發明之第4實施形態之電子機器之概略構成圖。
31．．．第1半導體基板
32、46．．．半導體井區域
33、47．．．源極/汲極區域
34．．．n型半導體區域
35．．．p型半導體區域
36、48．．．閘極電極
38、50．．．元件分離區域
39、49．．．層間絕緣膜
40、53．．．銅配線
41．．．第1多層配線層
42．．．絕緣間隔層
43a．．．第1絕緣薄膜
43b．．．第2絕緣薄膜
44、54．．．連接導體
45．．．第2半導體基板
55．．．第2多層配線層
56、58．．．位障金屬層
57．．．鋁配線
59．．．翹曲矯正膜
60．．．接著劑層
61．．．反射防止膜
62．．．絕緣膜
63．．．遮光膜
67．．．絕緣層
68．．．基板間配線
69．．．波導材料膜
70．．．波導
71．．．平坦化膜
72．．．頂蓋膜
74．．．晶載透鏡
77．．．貫通開口部
78．．．電極墊部
79．．．接線
81．．．固態攝像裝置
FD．．．浮動擴散
PD．．．光電二極體
Tr1、Tr2．．．像素電晶體
Tr3~Tr4、Tr6~Tr8．．．MOS電晶體

Claims (18)

  1. 一種半導體裝置之製造方法，其包括下述步驟：將於表面側具備多層配線層且具備半成品狀態之電路的半導體晶圓積層複數個並予以貼合，而形成包含上述複數個半導體晶圓之積層體；將上述積層體中上層之半導體晶圓薄化；藉由自上述上層之半導體晶圓側開口而形成連接孔及貫通連接孔；上述連接孔係到達形成於上述上層之半導體晶圓之表面側之配線者；上述貫通連接孔係貫通上述上層之半導體晶圓而到達形成於下層之半導體晶圓之表面側之配線，且具有較上述連接孔之直徑更大之直徑者；及藉由於上述連接孔及貫通連接孔內填埋導電材料，而形成將所積層之半導體晶圓電性連接之基板間配線。
  2. 如請求項1之半導體裝置之製造方法，其中上述貫通連接孔係以貫通上述上層之半導體晶圓而使形成於下層之半導體晶圓上部之多層配線層中最上層之配線露出之方式形成；上述連接孔係以使形成於上述上層之半導體晶圓上部之多層配線層中最下層之配線露出之方式形成。
  3. 如請求項1或2之半導體裝置之製造方法，其中於包含上述連接孔及上述貫通連接孔之區域之上述連接孔及上述貫通連接孔上部形成槽部，藉由上述導電材料填埋上述槽部，藉此將形成於上述連接孔內之基板間 配線與形成於上述貫通連接孔內之基板間配線電性連接。
  4. 如請求項1之半導體裝置之製造方法，其中於與形成有上述槽部之層同層之所期望之遮光區域形成遮光膜用槽部，並以導電材料填埋上述遮光膜用槽部，藉此形成遮光膜。
  5. 如請求項1之半導體裝置之製造方法，其中上述基板間配線係連接所積層之上述半導體晶圓之電路間之具有共同之電位的配線。
  6. 如請求項5之半導體裝置之製造方法，其中藉由形成於上述上層之半導體晶圓之背面側、且與上述基板間配線電性連接之背面配線，而形成在所積層之上述半導體晶圓之電路間共同地使用之電路之一部分。
  7. 如請求項1之半導體裝置之製造方法，其中於上述最上層之半導體晶圓上形成包含生成與光接收量相應之信號電荷之光電轉換部及複數個像素電晶體之像素，而構成作為背面照射型之固態攝像裝置。
  8. 如請求項7之半導體裝置之製造方法，其包括下述步驟：於形成上述基板間配線後，於形成有上述像素之半導體晶圓上部形成晶載彩色濾光片及晶載透鏡。
  9. 一種半導體裝置，其包括：第1半導體晶圓，其於表面側具備第1多層配線層，且具備半成品狀態之第1半導體積體電路；第2半導體晶圓，其於表面側具備第2多層配線層，且 具備半成品狀態之第2半導體積體電路，且該第2半導體晶圓於上述第1多層配線層與上述第2多層配線層之間具有貼合面，且積層於上述第1半導體晶圓之下層；及基板間配線，其係於連接孔與貫通連接孔內填埋導電材料而形成者，且將上述第1半導體積體電路與上述第2半導體積體電路電性連接；上述連接孔係以自上述第1半導體晶圓之背面側起到達上述第1多層配線層之配線之方式形成；上述貫通連接孔係以自上述第1半導體晶圓之背面側起貫通上述第1多層配線層與上述第2多層配線層之貼合面而到達上述第2多層配線層之配線之方式形成，且形成為較上述連接孔之直徑更大。
  10. 如請求項9之半導體裝置，其中上述連接孔係以到達上述第1多層配線層之配線中、形成於上述第1半導體晶圓側之最下層之配線之方式形成；上述貫通連接孔係以到達上述第2多層配線層之配線中、形成於與上述第2半導體晶圓側相反側之最上層之配線之方式形成。
  11. 如請求項9或10之半導體裝置，其中於上述連接孔及上述貫通連接孔之側壁形成有包含絕緣材料之絕緣間隔層，且上述基板間配線與上述第1半導體晶圓係電性分離。
  12. 如請求項9之半導體裝置，其中於包含上述連接孔及上述貫通連接孔之區域之上述連接孔及上述貫通連接孔上部形成有槽部，藉由導電材料 填埋上述槽部，藉此將形成於上述連接孔內之基板間配線與形成於上述貫通連接孔內之基板間配線電性連接。
  13. 如請求項9之半導體裝置，其中於上述第1半導體晶圓上形成有包含生成與光接收量相應之信號電荷之光電轉換部與複數個像素電晶體之像素，而構成作為背面照射型之固態攝像裝置。
  14. 如請求項9之半導體裝置，其包含遮光膜，該遮光膜係藉由於與形成有上述槽部之層同層之所期望之遮光區域形成遮光膜用槽部，並以導電材料填埋上述遮光膜用槽部而形成。
  15. 如請求項9之半導體裝置，其中藉由上述基板間配線而連接在上述第1半導體積體電路與上述第2半導體積體電路中具有共同之電位的配線。
  16. 如請求項15之半導體裝置，其中藉由形成於上述第1半導體晶圓之背面側、且與上述基板間配線電性連接之背面配線，而形成在上述第1半導體積體電路與上述第2半導體積體電路中共同地使用之電路之一部分。
  17. 一種半導體裝置之設計方法，其包括下述步驟：將配置於上層及下層之晶片之電路加以分類；藉由自訂設計而決定連接上述上層之晶片與上述下層之晶片之間的基板間配線之配置區域；暫時定義搭載於上述上層及下層之晶片之電路之外形尺寸，確定未配置有電路之間隙之區域，且決定另一基 板間配線之可配置區域；藉由自動配線而求出下層之晶片之輸入輸出端子與各電路之連接接線之配線路徑；及提取欲於上層及下層之晶片間接線之同電位之配線，於上述基板間配線之可配置區域內，藉由自動配置而將基板間配線之配置位置決定為上下之配線間之距離為最短之位置。
  18. 一種電子機器，其具備：固態攝像裝置；光學透鏡，其將入射光導引至上述固態攝像裝置之光電二極體；及信號處理電路，其處理上述固態攝像裝置之輸出信號；上述固態攝像裝置具備：第1半導體晶圓，其於表面側具備第1多層配線層，且具備半成品狀態之第1半導體積體電路；第2半導體晶圓，其於表面側具備第2多層配線層，且具備半成品狀態之第2半導體積體電路，且該第2半導體晶圓於上述第1多層配線層與上述第2多層配線層之間具有貼合面，且積層於上述第1半導體晶圓之下層；及基板間配線，其係於連接孔與貫通連接孔內填埋導電材料而形成者，且將上述第1半導體積體電路與上述第2半導體積體電路電性連接；上述連接孔係以自上述第1半導體晶圓之背面側起到達上述第1多層配線層之配線之方式形成；上述貫通連接孔係以自上述第1半導體晶圓之 背面側起貫通上述第1多層配線層與上述第2多層配線層之貼合面而到達上述第2多層配線層之配線之方式形成，且形成為較上述連接孔之直徑更大。
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