KR102326820B1 - 스위치드-커패시터 디시-디시 컨버터의 제조방법 - Google Patents

스위치드-커패시터 디시-디시 컨버터의 제조방법 Download PDF

Info

Publication number
KR102326820B1
KR102326820B1 KR1020150180176A KR20150180176A KR102326820B1 KR 102326820 B1 KR102326820 B1 KR 102326820B1 KR 1020150180176 A KR1020150180176 A KR 1020150180176A KR 20150180176 A KR20150180176 A KR 20150180176A KR 102326820 B1 KR102326820 B1 KR 102326820B1
Authority
KR
South Korea
Prior art keywords
wiring layer
layer pattern
forming
mos transistor
insulating layer
Prior art date
Application number
KR1020150180176A
Other languages
English (en)
Other versions
KR20170071934A (ko
Inventor
황재호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150180176A priority Critical patent/KR102326820B1/ko
Priority to US15/130,806 priority patent/US9640445B1/en
Priority to TW105115161A priority patent/TWI684262B/zh
Priority to CN201610374395.0A priority patent/CN106887410B/zh
Publication of KR20170071934A publication Critical patent/KR20170071934A/ko
Application granted granted Critical
Publication of KR102326820B1 publication Critical patent/KR102326820B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Abstract

스위치드-커패시터 디시-디시 컨버터의 제조방법은, 하부면 및 상부면을 갖는 반도체층을 준비하는 단계와, 반도체층의 상부면에 복수개의 스위칭소자들을 형성하는 단계와, 반도체층의 상부면 위에 제1 절연층 및 복수개의 제1 배선층패턴들을 형성하는 단계와, 제1 절연층 및 제1 배선층패턴들을 덮는 제2 절연층을 형성하는 단계와, 제2 절연층 위에 제1 배선층패턴에 연결되는 제2 배선층패턴을 형성하는 단계와, 제2 절연층 및 제2 배선층패턴 위에 제3 절연층을 형성하는 단계와, 반도체층의 하부면 위에 반도체층 및 제1 절연층을 관통하여 제1 배선층패턴에 결합되는 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계와, 하부배선층패턴 위에 하부전극층패턴, 유전체층패턴, 및 상부전극층패턴으로 구성되는 커패시터를 형성하는 단계와, 커패시터의 상부전극층을 노출시키는 제4 절연층을 형성하는 단계와, 제4 절연층 위에 복수개의 패드들을 형성하는 단계와, 그리고 제4 절연층 및 패드들 위에 패드들 각각을 노출시키는 개구부들을 갖는 제5 절연층을 형성하는 단계를 포함한다.

Description

스위치드-커패시터 디시-디시 컨버터의 제조방법{Method of fabricating switched-capacitor dc-dc converter}
본 개시의 여러 실시예들은 스위치드-커패시터 디시-디시 컨버터의 제조방법에 관한 것이다.
파워서플라이에서 종종 사용되는 스위치드 파워 컨버터(switched power converter)는 두 가지 형태로 구현될 수 있다. 하나는 직류원을 하나의 전압레벨로부터 다른 전압레벨로 변환하는 동안 인덕터가 에너지를 축적하는 스위치드 인덕터 컨버터(SIC; Switched-Inductor Converter)이다. 다른 하나는 직류원을 하나의 전압레벨로부터 다른 전압레벨로 변환하는 동안 커패시터가 에너지를 축적하는 스위치드 커패시터 컨버터(SCC; Switched-Capacitor Converter)이다. 스위치드 인덕터 컨버터(SIC)는, 넓은 동작 범위(operating range)와 높은 효율을 갖고 있으며, 이에 따라 대체로 높은 전력 응용분야에서 폭넓게 사용되고 있다. 그러나 스위치드 인덕터 컨버터(SIC)는, 인덕터가 차지하는 넓은 면적으로 인해 크기 감소가 요구되는 시스템에서 사용되는데 제한적이다. 반면에 스위치드 커패시터 컨버터(SCC)는, 크기 감소가 요구되는 대체로 낮은 전력 응용분야에서 사용되고 있다. 최근 전자기적 간섭이 문제가 되고, 또한 작은 크기를 요하는 모바일 기기의 발전으로 인해, 스위치드 커패시터 컨버터(SCC)의 적용 범위는 점점 더 커지고 있는 실정이다. 일반적으로 스위칭 소자와 커패시터를 하나의 칩 내에 집적시키는 경우, 커패시터가 차지하는 면적으로 인해 커패시터의 용량을 증가시키는데 어려움이 있다.
본 출원이 해결하고자 하는 과제는, 일반적인 로직(logic) 공정만을 적용하여 작은 면적으로 스위칭 소자와 커패시터를 하나의 칩에 집적되도록 할 수 있는 스위치드-커패시터 디시-디시 컨버터의 제조방법을 제공하는 것이다.
일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 제조방법은, 하부면 및 상부면을 갖는 반도체층을 준비하는 단계와, 반도체층의 상부면에 복수개의 스위칭소자들을 형성하는 단계와, 반도체층의 상부면 위에 제1 절연층 및 복수개의 제1 배선층패턴들을 형성하는 단계와, 제1 절연층 및 제1 배선층패턴들을 덮는 제2 절연층을 형성하는 단계와, 제2 절연층 위에 제1 배선층패턴에 연결되는 제2 배선층패턴을 형성하는 단계와, 제2 절연층 및 제2 배선층패턴 위에 제3 절연층을 형성하는 단계와, 반도체층의 하부면 위에 반도체층 및 제1 절연층을 관통하여 제1 배선층패턴에 결합되는 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계와, 하부배선층패턴 위에 하부전극층패턴, 유전체층패턴, 및 상부전극층패턴으로 구성되는 커패시터를 형성하는 단계와, 커패시터의 상부전극층을 노출시키는 제4 절연층을 형성하는 단계와, 제4 절연층 위에 복수개의 패드들을 형성하는 단계와, 그리고 제4 절연층 및 패드들 위에 패드들 각각을 노출시키는 개구부들을 갖는 제5 절연층을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
본 출원의 실시예에 따르면, 관통실리콘비아(TSV; Through Silicon Via) 형성공정과 같은 복잡한 공정 없이 일반적인 로직 공정을 적용하여 스위칭 소자와 커패시터를 하나의 칩에 집적되도록 할 수 있는 스위치드-커패시터 디시-디시 컨버터의 제조방법을 제공할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 회로 구성을 나타내 보인 도면이다.
도 2는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 반도체층 내에 스위칭소자를 형성하는 방법을 설명하기 위해 나타내 보인 단면도이다.
도 3은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 배선층패턴들 형성과정을 설명하기 위해 나타내 보인 단면도이다.
도 4는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제2 배선층패턴 형성과정을 설명하기 위해 나타내 보인 단면도이다.
도 5는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 로직 구조물에 핸들링 기판을 부착하는 과정을 설명하기 위해 나타내 보인 단면도이다.
도 6은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 내지 제3 비아홀들을 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다.
도 7은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 내지 제3 비아, 제3 배선층패턴들 및 하부배선층패턴을 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다.
도 8 및 도 9는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터를 형성하는 과정을 설명하기 위해 나타내 보인 단면도 및 평면도이다.
도 10은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제4 내지 제6 비아, 상부배선층패턴, 및 제1 내지 제3 패드를 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 회로 구성을 나타내 보인 도면이다. 도 1을 참조하면, 스위치드 커패시터 디씨-디씨 컨버터(10)는, 제1 씨모스 인버터(CMOS1), 제2 씨모스 인버터(CMOS2), 및 커패시터(CAP)를 포함하여 구성될 수 있다. 제1 씨모스 인버터(CMOS1)는 제1 P채널형 모스트랜지스터(PMOS1) 및 제1 N채널형 모스트랜지스터(NMOS1)로 구성된다. 제2 씨모스 인버터(CMOS2)는 제2 P채널형 모스트랜지스터(PMOS2) 및 제2 N채널형 모스트랜지스터(NMOS2)로 구성된다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는, 각각 P+형의 소스영역 및 드레인영역에 대응되는 소스단자(S1, S3) 및 드레인단자(D1, D3)를 갖는다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는, 각각 N+형의 소스영역 및 드레인영역에 대응되는 소스단자(S2, S4) 및 드레인단자(D2, D4)를 갖는다.
제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1) 및 드레인단자(D1)는, 각각 전압입력단자(VIN) 및 제1 N채널형 모스트랜지스터(NMOS1)의 드레인단자(D2)에 연결된다. 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2)는 전압출력단자(VOUT)에 연결된다. 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)는, 각각 전압출력단자(VOUT) 및 제2 N채널형 모스트랜지스터(NMOS2)의 드레인단자(D4)에 연결된다. 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4)는 그라운드(ground)(GND)에 연결된다.
커패시터(CAP)의 양 단자들 중 제1 단자는 제1 씨모스 인버터(CMOS1)의 제1 출력단자(a)에 연결된다. 커패시터(CAP)의 제2 단자는 제2 씨모스 인버터(CMOS2)의 제2 출력단자(b)에 연결된다. 제1 출력단자(a)는, 제1 P채널형 모스트랜지스터(PMOS1)의 드레인단자(D1)와 제1 N채널형 모스트랜지스터(NMOS1)의 드레인단자(D2)에 공통으로 결합된다. 제2 출력단자(b)는, 제2 P채널형 모스트랜지스터(PMOS2)의 드레인단자(D3)와 제2 N채널형 모스트랜지스터(NMOS2)의 드레인단자(D4)에 공통으로 결합된다. 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1), 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2), 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3), 및 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)는 게이트전압입력단자(VG)에 공통으로 연결된다.
본 예에 따른 스위치드 커패시터 디씨-디씨 컨버터(10)는 두 가지 동작 단계, 예컨대 충전단계 및 방전단계에 의해 직류 전류원을 하나의 전압레벨로부터 다른 전압레벨로 변환시키는 디씨-디씨 컨버터 동작을 수행한다. 이 과정에서 게이트전압입력단자(Vg)를 통해 일정 주파수의 클락 신호(clock signal)가 입력된다. 구체적으로 충전단계(charging phase)에서 게이트전압입력단자(VG)를 통해 로우 레벨, 예컨대 0V의 게이트전압신호가 입력된다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-온되는 반면, 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-오프된다. 이 상태에서 전류 이동 경로는, 전압입력단자(VIN)에서 제1 출력단자(a), 커패시터(CAP), 및 제2 출력단자(b)를 통해 전압출력단자(VOUT)까지 형성된다. 전압입력단자(VIN)에 입력전압신호가 인가되면 커패시터(CAP)는 일정 크기의 전하량을 충전한다. 방전단계(discharging phase)에서 게이트전압입력단자(VG)을 통해 하이 레벨, 예컨대 5V의 게이트전압신호가 입력된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-온되는 반면, 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-오프된다. 이 상태에서 커패시터(CAP)의 양 단자는 각각 그라운드 및 전압출력단자(VOUT)에 연결된다. 일정 크기의 전하량이 충전된 커패시터(CAP)는 전압소스(voltage source)로 작용하여 전압출력단자(VOUT)를 통해 입력전압과는 다른 레벨의 전압을 출력시킨다.
도 2 내지 도 10은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조 방법을 설명하기 위해 나타내 보인 단면도들이다. 구체적으로 도 2는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 반도체층 내에 스위칭소자를 형성하는 방법을 설명하기 위해 나타내 보인 단면도이다. 도 2를 참조하면, 로직 구조물(logic structure)을 준비한다. 로직 구조물은, 반도체층(210)에 복수개의 스위칭소자들이 집적되는 구조를 가질 수 있다. 반도체층(210)은 반도체 기판이거나, 또는 반도체 기판 내에 형성된 접합영역일 수도 있다. 일 예에서 반도체층(210)은 단결정실리콘층일 수 있다. 일 예에서 반도체층(210)은 실리콘 에피택셜층일 수도 있다. 반도체층(210)은 대략 4㎛의 두께를 가질 수 있다. 복수개의 스위칭소자들은, 제1 P채널형 모스트랜지스터(PMOS1), 제1 N채널형 모스트랜지스터(NMOS1), 제2 P채널형 모스트랜지스터(PMOS2), 및 제2 N채널형 모스트랜지스터(NMOS2)를 포함할 수 있다. 도 1을 참조하여 설명한 바와 같이, 제1 P채널형 모스트랜지스터(PMOS1) 및 제1 N채널형 모스트랜지스터(NMOS1)는 제1 씨모스 인버터(CMOS1)를 구성한다. 제2 P채널형 모스트랜지스터(PMOS2) 및 제2 N채널형 모스트랜지스터(NMOS2)는 제2 씨모스 인버터(CMOS2)를 구성한다.
복수개의 스위칭소자들을 반도체층(210)에 집적시키기 위해, 먼저 제1 P채널형 모스트랜지스터(PMOS1)가 형성될 영역 및 제2 P채널형 모스트랜지스터(PMOS2)가 형성될 영역에 각각 제1 n형 웰영역(211) 및 제2 n형 웰영역(213)을 형성한다. 그리고 제1 N채널형 모스트랜지스터(NMOS1)가 형성될 영역 및 제2 N채널형 모스트랜지스터(NMOS2)가 형성될 영역에 각각 제1 p형 웰영역(212) 및 제2 p형 웰영역(214)을 형성한다. 제1 n형 웰영역(211) 및 제2 n형 웰영역(213) 형성과, 제1 p형 웰영역(212) 및 제2 p형 웰영역(214) 형성은, 각각 n형 불순물이온주입공정 및 p형 불순물이온주입공정을 통해 수행할 수 있다. 일 예에서 n형 불순물이온주입공정을 수행하여 제1 n형 웰영역(211) 및 제2 n형 웰영역(213)을 형성하고, 이어서 p형 불순물이온주입공정을 수행하여 제1 p형 웰영역(212) 및 제2 p형 웰영역(214)을 형성할 수 있다. 다른 예에서 p형 불순물이온주입공정을 수행하여 제1 p형 웰영역(212) 및 제2 p형 웰영역(214)을 먼저 형성하고, 이어서 n형 불순물이온주입공정을 수행하여 제1 n형 웰영역(211) 및 제2 n형 웰영역(213)을 형성할 수 있다.
반도체층(210)의 상부영역에 트랜치소자분리층(215)을 형성하여 복수개의 액티브영역들을 한정한다. 액티브영역들 각각은, 제1 n형 웰영역(211), 제1 p형 웰영역(212), 제2 n형 웰영역(213), 및 제2 p형 웰영역(214)의 상부영역으로 정의될 수 있다. 액티브영역들 각각의 위에 제1 게이트스택(231/241), 제2 게이트스택(232/242), 제3 게이트스택(233/243), 및 제4 게이트스택(234/244)을 형성한다. 제1 게이트스택(231/241)은, 제1 p채널형 모스트랜지스터(PMOS1)가 형성될 영역의 액티브영역 위에서 순차적으로 배치되는 제1 게이트절연층(231) 및 제1 게이트전극층(241)으로 구성될 수 있다. 제2 게이트스택(232/242)은, 제1 n채널형 모스트랜지스터(NMOS1)가 형성될 영역의 액티브영역 위에서 순차적으로 배치되는 제2 게이트절연층(232) 및 제2 게이트전극층(242)으로 구성될 수 있다. 제3 게이트스택(233/243)은, 제2 p채널형 모스트랜지스터(PMOS2)가 형성될 영역의 액티브영역 위에서 순차적으로 배치되는 제3 게이트절연층(233) 및 제3 게이트전극층(243)으로 구성될 수 있다. 제4 게이트스택(234/244)은, 제2 n채널형 모스트랜지스터(NMOS2)가 형성될 영역의 액티브영역 위에서 순차적으로 배치되는 제4 게이트절연층(234) 및 제4 게이트전극층(244)으로 구성될 수 있다. 일 예에서 제1 내지 제4 게이트절연층(231-234)은 실리콘옥사이드층으로 형성할 수 있다. 일 예에서 제1 내지 제4 게이트전극층(241-244)은 폴리실리콘층으로 형성할 수 있다.
게이트스택들 각각의 측면에 배치되는 게이트스페이서층을 형성한다. 게이트스페이서층 형성 전에 LDD(Lightly Doped Drain) 구조를 구성하는 소스/드레인 연장영역 형성을 위해 p형 및 n형 불순물이온주입을 수행할 수 있다. 게이트스페이서층을 형성한 후 p형 불순물이온주입을 수행하여, 제1 n형 웰영역(211) 상부 일정 영역에 p+형 소스영역(221) 및 p+형 드레인영역(222)을 형성하고, 제2 n형 웰영역(213) 상부 일정 영역에 p+형 소스영역(225) 및 p+형 드레인영역(226)을 형성한다. n형 불순물이온주입을 수행하여, 제1 p형 웰영역(212) 상부 일정 영역에 n+형 드레인영역(223) 및 n+형 소스영역(224)을 형성하고, 제2 p형 웰영역(214) 상부 일정 영역에 n+형 드레인영역(227) 및 n+형 소스영역(228)을 형성한다. p형 불순물이온주입 및 n형 불순물이온주입은 순서에 무관하게 수행될 수 있다.
도 3은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 배선층패턴들 형성과정을 설명하기 위해 나타내 보인 단면도이다. 도 3을 참조하면, 모스트랜지스터들이 형성된 반도체층(210) 위에 제1 절연층(251)을 형성한다. 제1 절연층(251)을 관통하는 복수개의 비아들(271a-271l)을 형성한다. 제1 절연층(251) 위에 제1 배선층패턴들(261a-261j)을 형성한다. 제1 배선층패턴(261a)은, 비아(271a)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(221)에 전기적으로 결합된다. 제1 배선층패턴(261b)은, 비아(271b)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 제1 게이트전극층(241)에 전기적으로 결합된다. 제1 배선층패턴(261c)은, 비아들(271c, 271d) 각각을 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(222)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(223)에 전기적으로 결합된다. 제1 배선층패턴(261d)은, 비아(271e)를 통해 제1 N채널형 모스트랜지스터(NMOS1)의 제2 게이트전극층(242)에 전기적으로 결합된다. 제1 배선층패턴(261e)은, 비아들(271f, 271g) 각각을 통해 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 소스영역(224)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(225)에 전기적으로 결합된다. 제1 배선층패턴(261f)은, 비아(271h)를 통해 제2 P채널형 모스트랜지스터(PMOS2)의 제3 게이트전극층(243)에 전기적으로 결합된다. 제1 배선층패턴(261g)은, 비아들(271i, 271j) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(226)과 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(227)에 전기적으로 결합된다. 제1 배선층패턴(261h)은, 비아(271k)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 제4 게이트전극층(244)에 전기적으로 결합된다. 제1 배선층패턴(261i)은, 비아(271l)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(228)에 전기적으로 결합된다. 제1 배선층패턴(261j)은, 후속 공정에서 비아를 통해 외부의 전압출력단자(VOUT)와 제1 배선층패턴(261e)을 전기적으로 결합하기 위한 패턴이다. 이에 따라 제1 배선층패턴(261j)은 제1 절연층(251) 위에서 독립적으로 배치된다.
도 4는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제2 배선층패턴 형성과정을 설명하기 위해 나타내 보인 단면도이다. 도 4를 참조하면, 제1 절연층(251) 및 배선층패턴들(261a-261j) 위에 제2 절연층(252)을 형성한다. 제2 절연층(252)을 관통하는 복수개의 비아들(272a-272b)을 형성한다. 제2 절연층(252) 위에 제2 배선층패턴(262)을 형성한다. 제2 배선층패턴(262)은, 비아들(272a, 272b) 각각을 통해 제1 배선층패턴들(261e, 261j)을 전기적으로 결합시킨다. 이에 따라 제1 배선층패턴(261j)은, 비아들(271f, 271g, 272a, 272b), 제1 배선층패턴(261e), 및 제2 배선층패턴(262)을 통해 제1 N채널형 모스트랜지스터(nMOS1)의 n+형 소스영역(224)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(225)에 공통으로 결합된다. 비록 도면상에는 제2 배선층패턴(262)이 하나만 도시되어 있지만, 다른 단면 구조에서 다른 제2 배선층패턴들이 추가적으로 배치될 수 있다. 예컨대 커패시터의 상부전극단자와의 결합을 위해 제1 배선층패턴(261c)에 결합되는 제2 배선층패턴과, 커패시터의 하부전극단자와의 결합을 위해 제1 배선층패턴(261g)에 결합되는 제2 배선층패턴이 추가적으로 형성될 수 있다.
제2 절연층(252) 및 제2 배선층패턴(262) 위에 제3 절연층(253)을 형성한다. 제1 절연층(251), 제2 절연층(252), 및 제3 절연층(253)은 동일한 절연물질층, 예컨대 옥사이드(oxide)층으로 형성할 수 있지만, 서로 다른 절연물질층으로 형성할 수도 있다. 제1 절연층(251), 제2 절연층(252), 및 제3 절연층(253)은, 각각 단일층으로 형성될 수 있지만, 다층 구조로 형성될 수도 있다. 이와 같은 일련의 공정들을 통해, 반도체층(210)에 제1 P채널형 모스트랜지스터(PMOS1) 및 제1 N채널형 모스트랜지스터(NMOS1)로 구성되는 제1 씨모스 인버터(CMOS1)와, 제2 P채널형 모스트랜지스터(PMOS2) 및 제2 N채널형 모스트랜지스터(NMOS2)로 구성되는 제2 씨모스 인버터(CMOS2)가 집적되는 로직 구조물(200)이 만들어진다. 본 예에서의 로직 구조물(200)은, 관통실리콘비아(TSV; Through Silicon Via) 형성공정과 같은 복잡한 공정 없이 일반적인 로직 공정을 적용하여 형성할 수 있다.
도 5는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 로직 구조물에 핸들링 기판을 부착하는 과정을 설명하기 위해 나타내 보인 단면도이다. 도 5를 참조하면, 도 4를 참조하여 설명한 로직 구조물(200)에 핸들링 기판(300)을 부착한다. 구체적으로 로직 구조물(200)의 제3 절연층(253) 상부면에 핸들링 기판(300)을 부착하고, 핸들링 기판(300)이 아래를 향하고 반도체층(210)이 위를 향하도록 로직 구조물(200)을 배치시킨다. 이 상태에서 도면에서 점선(310)으로 나타낸 바와 같이, 반도체층(210)이 일정 두께 제거되도록 반도체층(210) 표면에 대한 평탄화를 수행한다. 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 평탄화는, 반도체층(210)이 대략 2.5㎛의 두께가 남도록 수행될 수 있다. 일 예에서 핸들링 기판(300)은 옥사이드 계열의 물질층으로 구성될 수 있다. 다른 예에서 핸들링 기판(300)은 반도체층(210)에 부착되는 부분에 배치되는 옥사이드 계열의 물질층을 포함하는 다층 구조로 구성될 수도 있다. 핸들링 기판(300)과 반도체층(210)의 부착은 옥사이드-실리콘 본딩 방법을 이용하여 수행할 수 있다.
도 6은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 내지 제3 비아홀들을 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다. 도 6을 참조하면, 반도체층(210) 및 제1 절연층(251)의 일부를 식각하여, 제1 배선층패턴들(261a, 261i, 261j) 각각의 일부 표면을 노출시키는 제1 비아홀(331), 제2 비아홀(332), 및 제3 비아홀(333)을 형성한다. 반도체층(210)과 제1 절연층(251)의 다른 물질 특성, 예컨대 실리콘(Si)과 절연물질의 서로 다른 식각률로 인해, 제1 비아홀(331), 제2 비아홀(332), 및 제3 비아홀(333) 각각은 반도체층(210) 내에서의 폭이 제1 절연층(251) 내에서의 폭보다 클 수 있다. 제1 비아홀(331), 제2 비아홀(332), 및 제3 비아홀(333) 각각의 내부에서 노출되는 반도체층(210)의 측면과 상부면에 절연층(340)을 형성한다. 절연층(340)은 옥사이드층 또는 옥사이드/나이트라이드/옥사이드층으로 형성할 수 있다. 비록 도면에 나타내지는 않았지만, 커패시터의 상부전극단자와의 결합을 위해 제1 배선층패턴(261c)에 결합되는 제2 배선층패턴과, 커패시터의 하부전극단자와의 결합을 위해 제1 배선층패턴(261g)에 결합되는 제2 배선층패턴이 추가적으로 형성된 경우, 제1 비아홀(331), 제2 비아홀(332), 및 제3 비아홀(333) 형성시에 이 제2 배선층패턴들 각각의 일부 표면을 노출시키는 비아홀도 함께 형성할 수 있다.
도 7은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제1 내지 제3 비아, 제3 배선층패턴들 및 하부배선층패턴을 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다. 도 7을 참조하면, 제1 비아홀(331), 제2 비아홀(332), 및 제3 비아홀(333) 내부를 도전층으로 채워서 제1 비아(351), 제2 비아(352), 및 제3 비아(353)를 형성한다. 제1 비아(351), 제2 비아(352), 및 제3 비아(353)는 배리어금속층/금속층의 구조로 형성할 수 있다. 일 예에서 금속층은 텅스텐(W)층, 알루미늄(Al)층, 또는 텅스텐/알루미늄(W/Al)층으로 형성할 수 있다. 제1 비아(351)는 제1 배선층패턴(261a)에 전기적으로 결합되고, 제2 비아(352)는 제1 배선층패턴(261i)에 전기적으로 결합되며, 그리고 제3 비아(353)는 제1 배선층패턴(261j)에 전기적으로 결합된다. 제1 비아(351), 제2 비아(352), 및 제3 비아(353) 위에 제3 배선층패턴들(411-413)을 형성한다. 제3 배선층패턴들(411-413)과 함께 절연층(340) 위에 하부배선층패턴(510)을 형성한다. 제3 배선층패턴(411)은 제1 비아(351)를 통해 제1 배선층패턴(261a)에 전기적으로 결합된다. 제3 배선층패턴(412)은 제2 비아(352)를 통해 제1 배선층패턴(261i)에 전기적으로 결합된다. 제3 배선층패턴(413)은 제3 비아(353)를 통해 제1 배선층패턴(261j)에 전기적으로 결합된다. 하부배선층패턴(510)은 절연층(340) 위에서 제3 배선층패턴들(411-413)과 일정 간격 이격되도록 배치된다. 비록 도면에 나타내지는 않았지만, 하부배선층패턴(510)은, 절연층(340), 반도체층(210), 및 제1 절연층(251)을 관통하는 비아를 통해 제1 배선층패턴(261c)에 전기적으로 결합될 수 있다.
도 8 및 도 9는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터를 형성하는 과정을 설명하기 위해 나타내 보인 단면도 및 평면도이다. 먼저 도 8을 참조하면, 하부배선층패턴(510) 위에 커패시터(640)를 형성한다. 본 예에서 커패시터(640)는, 로직 구조물과 수직 방향으로 중첩되게 배치되도록 하며, 이에 따라 스위치드-커패시터 디씨-디씨 컨버터의 평면적을 줄일 수 있다. 즉 스위치드-커패시터 디씨-디씨 컨버터의 평면적당 커패시터(640)가 갖는 커패시턴스를 증가시킬 수 있다. 커패시터(640) 형성을 위해 먼저 하부배선층패턴(510) 위에 더미절연층패턴(630)을 형성한다. 일 예에서 더미절연층패턴(630)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다. 더미절연층패턴(630)은 복수개의 컨택홀(644)들을 갖는다. 컨택홀(644)들은 더미절연층패턴(630)을 관통하여 하부배선층패턴(510)의 일부 표면들을 노출시킨다. 도 9의 평면도에 나타낸 바와 같이, 컨택홀(644)들은 평면상으로 상호 일정 간격 이격되도록 배치된다. 일 예에서 컨택홀(644)들은 평면상으로 하나의 컨택홀(644)이 6개의 컨택홀(644)들로 둘러싸이는 벌집 형태로 배열될 수 있다.
다시 도 8을 참조하면, 컨택홀(644)들에 의해 노출되는 하부배선층패턴(510), 컨택홀(644)들에 의해 노출되는 더미절연층패턴(630)의 측벽들, 및 더미절연층패턴(630)의 상부면 상에 커패시터 하부전극층패턴(641)을 형성한다. 일 예에서 하부전극층패턴(641)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 하부금속층패턴(641)은, 더미절연층패턴(630)의 둘레를 따라 일정 폭만큼 더미절연층패턴(630) 표면을 노출시킨다. 하부전극층패턴(641) 위에 유전체층패턴(642)을 형성한다. 일 예에서 유전체층패턴(642)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 형성할 수 있다. 유전체층패턴(642) 위에 커패시터 상부전극층패턴(643)을 형성한다. 상부전극층패턴(643)은 컨택홀(644) 내부를 모두 채우도록 형성한다. 일 예에서 상부전극층패턴(643)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 하부전극층패턴(641), 유전체층패턴(642), 및 상부전극층패턴(643)은 하나의 커패시터(640)를 구성한다. 더미절연층패턴(630)의 상부면과, 컨택홀(644) 내의 측면과, 그리고 컨택홀(644) 바닥에서 하부전극층패턴(641), 유전체층패턴(642), 및 상부전극층패턴(643)이 모두 중첩되도록 구성됨에 따라 커패시터(640)는 높은 커패시턴스를 갖는다.
도 10은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 제조를 위해 제4 내지 제6 비아, 상부배선층패턴, 및 제1 내지 제3 패드를 형성하는 과정을 설명하기 위해 나타내 보인 단면도이다. 도 10을 참조하면, 커패시터(600)의 상부전극층패턴(643) 상부면이 노출되도록 전면에 제4 절연층(254)을 형성한다. 제4 절연층(254)의 일부를 제거하여 제3 배선층패턴들(411, 412, 413) 각각의 일부 표면을 노출시키는 비아홀들을 형성하고, 이 비아홀들 내부를 도전층, 예컨대 금속층으로 채워서 제4 내지 제6 비아(361, 362, 363)를 형성한다. 제4 비아(361)는 제3 배선층패턴(411)에 전기적으로 결합된다. 제5 비아(362)는 제3 배선층패턴(412)에 전기적으로 결합된다. 제6 비아(363)는 제3 배선층패턴(413)에 전기적으로 결합된다.
상부전극층패턴(643) 위에 상부배선층패턴(520)을 형성한다. 비록 도면에 나타내지는 않았지만, 상부배선층패턴(520)은, 제1 배선층패턴(261g)와 전기적으로 결합될 수 있다. 제4 절연층(254), 제4 내지 제6 비아(361, 362, 363), 및 상부배선층패턴(520) 위에 제5 절연층(255)을 형성한다. 제5 절연층(255) 위에 패시베이션층(256)을 형성한다. 패시베이션층(256) 및 제5 절연층(255)의 일부를 제거하여 제4 내지 제6 비아(361, 362, 363) 각각을 노출시키는 비아홀들을 형성한다. 그리고 비아홀들 내부를 금속층으로 채워서 제1 패드(711), 제2 패드(712), 및 제3 패드(713)를 형성한다.
제1 패드(711)는 전압입력단자(VIN)에 결합되는 패드이고, 제2 패드(712)는 그라운드(GND)에 결합되는 패드이며, 그리고 제3 패드(713)는 전압출력단자(VOUT)에 결합되는 패드이다. 도 1을 참조하여 설명한 바와 같이, 전압입력단자(VIN)는 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자에 결합된다. 이에 따라 전압입력단자(VIN)에 결합되는 제1 패드(711)는, 제4 비아(361), 제3 배선층패턴(411), 제1 비아(351), 제1 배선층패턴(261a), 및 비아(271a)를 통해 p+형 소스영역(221)에 전기적으로 결합된다. 그리고 그라운드(GND)는 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자에 결합된다. 이에 따라 그라운드(GND)에 결합되는 제2 패드(712)는, 제5 비아(362), 제3 배선층패턴(412), 제2 비아(352), 제1 배선층패턴(261i), 및 비아(271l)를 통해 n+형 소스영역(228)에 전기적으로 결합된다. 또한 전압출력단자(VOUT)는 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2) 및 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3)에 결합된다. 이에 따라 전압입력단자(VIN)에 결합되는 제3 패드(713)는, 제6 비아(363), 제3 배선층패턴(413), 제3 비아(353), 제1 배선층패턴(261e), 및 비아들(271g, 271i)를 통해 n+형 소스영역(224) 및 p+형 소스영역(225)에 공통으로 결합된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
10...스위치드-커패시터 디씨-디씨 컨버터
200...로직 구조물 210...반도체층
211-214,,,웰영역 215...트랜치소자분리층
221-228...소스/드레인영역 231-234...게이트절연층
241-244...게이트전극층 251...제1 절연층
252...제2 절연층 253...제3 절연층
254...제4 절연층 255...제5 절연층
256...패시베이션층 271a-271l...비아
261a-261j...제1 배선층패턴 262...제2 배선층패턴
300...핸들링 기판 340...절연층
351-353...제1 내지 제3 비아 411-413...제3 배선층패턴
510...하부배선층패턴 520...상부배선층패턴
630...더미절연층패턴 640...커패시터
641...하부전극층패턴 642...유전체층패턴
643...상부전극층패턴 711-713...제1 내지 제3 패드

Claims (17)

  1. 하부면 및 상부면을 갖는 반도체층을 준비하는 단계;
    상기 반도체층의 상부면에 복수개의 스위칭소자들을 형성하는 단계;
    상기 반도체층의 상부면 위에 제1 절연층 및 복수개의 제1 배선층패턴들을 형성하는 단계;
    상기 제1 절연층 및 제1 배선층패턴들을 덮는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 위에 상기 제1 배선층패턴에 연결되는 제2 배선층패턴을 형성하는 단계;
    상기 제2 절연층 및 제2 배선층패턴 위에 제3 절연층을 형성하는 단계;
    상기 반도체층의 하부면 위에 상기 반도체층 및 제1 절연층을 관통하여 상기 제1 배선층패턴에 결합되는 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계;
    상기 하부배선층패턴 위에 하부전극층패턴, 유전체층패턴, 및 상부전극층패턴으로 구성되는 커패시터를 형성하는 단계;
    상기 커패시터의 상부전극층을 노출시키는 제4 절연층을 형성하는 단계;
    상기 제4 절연층 위에 복수개의 패드들을 형성하는 단계; 및
    상기 제4 절연층 및 패드들 위에 상기 패드들 각각을 노출시키는 개구부들을 갖는 제5 절연층을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스위칭소자들을 형성하는 단계는,
    상기 반도체층에 제1 시모스 인버터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터와, 제2 시모스 인버터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 형성하여 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 배선층패턴들을 형성하는 단계는,
    상기 제1 배선층패턴들 중 하나의 제1 배선층패턴이 상기 제1 P채널형 모스트랜지스터의 소스영역에 결합되도록 형성하고,
    상기 제1 배선층패턴들 중 다른 하나의 제1 배선층패턴이, 상기 제2 N채널형 모스트랜지스터의 소스영역에 결합되도록 형성하며, 그리고
    상기 제1 배선층패턴들 중 또 다른 하나의 제1 배선층패턴이 상기 제1 N채널형 모스트랜지스터의 소스영역 및 상기 제2 P채널형 모스트랜지스터의 소스영역에 공통으로 결합되도록 형성하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 배선층패턴들을 형성하는 단계는,
    상기 제1 배선층패턴들 중 어느 하나의 별도의 제1 배선층패턴이 상기 제1 절연층 위에서 독립적으로 배치되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제2 배선층패턴을 형성하는 단계는,
    상기 제2 배선층패턴이, 상기 별도의 제1 배선층패턴과, 상기 제1 N채널형 모스트랜지스터의 소스영역 및 상기 제2 P채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴에 공통으로 결합되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 배선층패턴 및 하부배선층패턴을 형성하기 전에 상기 반도체층의 하부면을 일정 두께 제거하는 단계를 더 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 반도체층의 하부면을 일정 두께 제거하는 단계는 화학적 기계적 폴리싱 방법을 사용하여 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 반도체층의 하부면을 일정 두께 제거하는 단계를 수행한 후에 상기 반도체층의 하부면에 핸들링 기판을 부착하는 단계를 더 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 핸들링 기판은, 상기 반도체층의 하부면에 부착되는 면에 옥사이드층이 배치되는 구조로 구성되는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제3 배선층패턴들 및 하부배선층패턴을 형성하기 전에,
    상기 반도체층 및 제1 절연층을 관통하여, 상기 제1 P채널형 모스트랜지스터의 소스영역에 결합되는 제1 배선층패턴과, 상기 제2 N채널형 모스트랜지스터의 소스영역에 결합되는 제1 배선층패턴과, 그리고 상기 제1 절연층 위에서 독립적으로 배치되는 제1 배선층패턴을 각각 노출시키는 제1, 제2, 및 제3 비아홀을 형성하는 단계;
    상기 제1, 제2, 및 제3 비아홀의 내벽과 상기 반도체층의 하부면 위에 절연층을 형성하는 단계; 및
    상기 제1, 제2, 및 제3 비아홀 내부를 도전층으로 채워서 제1, 제2, 및 제3 비아를 형성하는 단계를 더 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계는,
    상기 제3 배선층패턴들 중 하나의 제3 배선층패턴이 상기 제1 비아에 컨택되도록 상기 제1 비아 위에 배치되고,
    상기 제3 배선층패턴들 중 다른 하나의 제3 배선층패턴이 상기 제2 비아에 컨택되도록 상기 제2 비아 위에 배치되고,
    상기 제3 배선층패턴들 중 또 다른 하나의 제3 배선층패턴이 상기 제3 비아에 컨택되도록 상기 제3 비아 위에 배치되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계는, 상기 하부배선층패턴이 상기 절연층 위에서 상기 제3 배선층패턴들과 이격되어 배치되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제3 배선층패턴들 및 하부배선층패턴을 형성하는 단계는,
    상기 하부배선층패턴이 상기 절연층, 반도체층, 및 제1 절연층을 관통하는 비아를 통해 상기 제1 P채널형 모스트랜지스터의 드레인영역 및 제1 N채널형 모스트랜지스터의 드레인영역에 공통으로 결합되는 제1 배선층패턴에 전기적으로 결합되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 하부배선층패턴 위에 커패시터를 형성하는 단계는,
    상기 하부배선층패턴 위에 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 상기 하부전극층패턴을 형성하는 단계;
    상기 하부전극층패턴 위에 상기 유전체층패턴을 형성하는 단계; 및
    상기 유전체층패턴 위에 상부전극층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제4 절연층 위에 복수개의 패드들을 형성하는 단계는,
    상기 제4 절연층을 관통하여 상기 제1, 제2, 및 제3 비아에 컨택되도록 배치되는 각각의 제3 배선층패턴을 노출시키는 제4, 제5, 및 제6 비아홀을 형성하는 단계;
    상기 제4, 제5, 및 제6 비아홀을 금속층으로 채워서 상기 각각의 제3 배선층패턴에 결합되는 제1, 제2, 및 제3 패드를 형성하는 단계; 및
    상기 상부전극층패턴 위에 상부배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 상부배선층패턴을 형성하는 단계는, 상기 상부배선층패턴이 상기 제2 P채널형 모스트랜지스터의 드레인영역 및 제2 N채널형 모스트랜지스터의 드레인영역에 공통으로 결합되는 제1 배선층패턴에 전기적으로 결합되도록 수행하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1, 제2, 및 제3 패드는, 각각 외부의 전압입력단자, 그라운드단자, 및 전압출력단자에 전기적으로 연결되는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
KR1020150180176A 2015-12-16 2015-12-16 스위치드-커패시터 디시-디시 컨버터의 제조방법 KR102326820B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150180176A KR102326820B1 (ko) 2015-12-16 2015-12-16 스위치드-커패시터 디시-디시 컨버터의 제조방법
US15/130,806 US9640445B1 (en) 2015-12-16 2016-04-15 Methods of fabricating switched-capacitor DC-to-DC converters
TW105115161A TWI684262B (zh) 2015-12-16 2016-05-17 製造切換電容式直流對直流轉換器之方法
CN201610374395.0A CN106887410B (zh) 2015-12-16 2016-05-31 制造开关电容式dc-dc转换器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150180176A KR102326820B1 (ko) 2015-12-16 2015-12-16 스위치드-커패시터 디시-디시 컨버터의 제조방법

Publications (2)

Publication Number Publication Date
KR20170071934A KR20170071934A (ko) 2017-06-26
KR102326820B1 true KR102326820B1 (ko) 2021-11-16

Family

ID=58615657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150180176A KR102326820B1 (ko) 2015-12-16 2015-12-16 스위치드-커패시터 디시-디시 컨버터의 제조방법

Country Status (4)

Country Link
US (1) US9640445B1 (ko)
KR (1) KR102326820B1 (ko)
CN (1) CN106887410B (ko)
TW (1) TWI684262B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8743553B2 (en) * 2011-10-18 2014-06-03 Arctic Sand Technologies, Inc. Power converters with integrated capacitors
CN108631583B (zh) * 2018-05-28 2020-08-25 苏州浪潮智能科技有限公司 一种多相dc-dc电源模块的布局方法及其电源模块
KR20210045226A (ko) * 2019-10-16 2021-04-26 삼성전자주식회사 개별 부품용 디커플링 커패시터 및 이를 포함하는 집적회로 칩 패키지

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917683B2 (ja) * 1996-04-25 2007-05-23 株式会社ルネサステクノロジ 半導体集積回路装置
US6429070B1 (en) * 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
JP2003078022A (ja) * 2001-09-06 2003-03-14 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
NL1021255C2 (nl) * 2002-08-12 2004-02-13 Transposafe Systems Holland B Inrichting voor het verpakken van in een kluis gedeponeerde pakketjes.
JP2004152864A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp 半導体装置
US7005329B2 (en) * 2003-11-28 2006-02-28 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
KR100693249B1 (ko) * 2005-02-03 2007-03-13 삼성전자주식회사 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법
KR100652298B1 (ko) * 2005-12-28 2006-11-30 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 캐패시터 제조 방법
WO2007083366A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法
JP2011513952A (ja) * 2008-02-25 2011-04-28 フェアチャイルド・セミコンダクター・コーポレーション 一体化薄膜インダクタを含むマイクロモジュール及びその製造方法
US8431463B2 (en) * 2008-08-08 2013-04-30 Texas Instruments Incorporated Capacitor contact formed concurrently with bond pad metallization
US8120413B2 (en) * 2008-08-18 2012-02-21 Semiconductor Manufacturing International (Beijing) Corporation Charge pump circuit
US8436408B2 (en) * 2008-09-17 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with decoupling capacitor design
US8222104B2 (en) 2009-07-27 2012-07-17 International Business Machines Corporation Three dimensional integrated deep trench decoupling capacitors
KR101665669B1 (ko) * 2010-03-04 2016-10-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP5853351B2 (ja) * 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP5613033B2 (ja) * 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5676368B2 (ja) * 2011-06-03 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9666262B2 (en) * 2012-03-13 2017-05-30 Samsung Electronics Co., Ltd. Semiconductor memory device including power decoupling capacitor
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
CN103604974B (zh) * 2013-11-11 2016-03-09 浙江工业大学 电流模式dc/dc转换器用低功耗电流检测电路
US20160020270A1 (en) * 2014-02-11 2016-01-21 SK Hynix Inc. Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same
JP6448424B2 (ja) * 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102345675B1 (ko) * 2015-07-13 2021-12-31 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법

Also Published As

Publication number Publication date
TWI684262B (zh) 2020-02-01
CN106887410A (zh) 2017-06-23
US9640445B1 (en) 2017-05-02
KR20170071934A (ko) 2017-06-26
TW201724465A (zh) 2017-07-01
CN106887410B (zh) 2020-07-28

Similar Documents

Publication Publication Date Title
US11069736B2 (en) Via support structure under pad areas for BSI bondability improvement
KR102345675B1 (ko) 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
TWI441335B (zh) 溝渠式半導體元件及其製作方法
CN109461737B (zh) 一种半导体器件及其制造方法
US6306720B1 (en) Method for forming capacitor of mixed-mode device
KR102293187B1 (ko) 스위치드 커패시터 디씨-디씨 컨버터
US20150206964A1 (en) Semiconductor device structure with metal ring on silicon-on-insulator (soi) substrate
CN111769116B (zh) 半导体结构及其制备方法
US9337224B2 (en) CMOS image sensor and method of manufacturing the same
KR102326820B1 (ko) 스위치드-커패시터 디시-디시 컨버터의 제조방법
US20160020270A1 (en) Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same
KR101465798B1 (ko) 반도체 장치 및 그 제조 방법
JP2013089764A (ja) トレンチ型ｐｉｐキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法
US20120104552A1 (en) Capacitors in Integrated Circuits and Methods of Fabrication Thereof
CN112018068B (zh) 集成电路及其形成方法
CN111180344A (zh) 三维堆叠结构及制备方法
US9269616B2 (en) Semiconductor device structure and method of forming
KR20160105224A (ko) 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법
US20230282726A1 (en) Semiconductor device and manufacturing method
CN115621250A (zh) 着陆垫下方具有气隙的半导体元件及其制备方法
CN115223986A (zh) 半导体元件及其制备方法
CN116469880A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant