WO2007083366A1 - 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法 - Google Patents

半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法 Download PDF

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Yasufumi Takahashi
Kenichiro Kajio
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Fujitsu Limited
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    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Definitions

  • Semiconductor device semiconductor wafer structure, and method for manufacturing semiconductor wafer structure
  • the present invention relates to a semiconductor device, a semiconductor wafer structure, and a method for manufacturing a semiconductor wafer structure.
  • Flash memories and ferroelectric memories are known as nonvolatile memories that can store information even when the power is turned off.
  • the flash memory has a floating gate embedded in the gate insulating film of an insulated gate field effect transistor (IGFET), and information is stored by storing charges representing stored information in the floating gate.
  • IGFET insulated gate field effect transistor
  • the ferroelectric memory is also called FeRAM (Ferroelectric Random Access Memory), and stores information using the hysteresis characteristic of the ferroelectric film provided in the ferroelectric capacitor.
  • FeRAM Feroelectric Random Access Memory
  • the ferroelectric film generates polarization according to the voltage applied between the upper electrode and the lower electrode of the capacitor, and the spontaneous polarization remains even if the voltage is removed.
  • this spontaneous polarization is also reversed, and information is written to the ferroelectric film by making the direction of the spontaneous polarization correspond to “1” and “0”.
  • FeRAM has the advantage that the voltage required for this writing is lower than that in flash memory and that writing can be performed at a higher speed than in flash memory. Furthermore, FeRAM is advantageous in that it can achieve high integration and high durability.
  • a necessary circuit is formed on a semiconductor substrate, and then the semiconductor substrate is diced and separated into individual semiconductor chips.
  • the cross section of the interlayer insulating film is exposed on the dicing surface of the semiconductor chip, moisture force in the external atmosphere S enters the semiconductor chip from this cross section, and the ferroelectric capacitor is likely to deteriorate due to moisture. .
  • a structure called a moisture-resistant ring is known as a structure for improving the moisture resistance of a semiconductor chip after dicing.
  • the moisture-resistant ring is a structure formed in a ring shape on the outer periphery of the semiconductor chip so as to surround the circuit and the bonding pad, and functions to block moisture from the outside.
  • the effect of the moisture block can be expected to some extent.
  • the bonding pad is damaged by the test probe. Cracks may occur and a moisture intrusion path from the periphery of the bonding pad to the ferroelectric capacitor may be formed.
  • damage to the bonding pad also causes a disadvantage that a bonding wire such as a gold wire is easily peeled off from the bonding pad.
  • test pad and the bonding pad are formed separately, and in the wafer level test, the probe is brought into contact only with the test pad, so that the test can be performed. Do not damage the bonding pads.
  • Patent Documents 3 to 6 no consideration is given to increasing the moisture resistance of the semiconductor chip.
  • techniques related to the present invention are also disclosed in Patent Documents 7 to 9.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2004-297022
  • Patent Document 2 JP-A-2005-175204
  • Patent Document 3 Japanese Patent Laid-Open No. 60-241229
  • Patent Document 4 JP-A-2-235356
  • Patent Document 5 JP-A-5-299484
  • Patent Document 6 Japanese Patent Laid-Open No. 9330963
  • Patent Document 7 Japanese Unexamined Patent Application Publication No. 2004-296775
  • Patent Document 8 Japanese Patent No. 2917362
  • Patent Document 9 Japanese Patent Laid-Open No. 2003-92353
  • An object of the present invention is to provide a semiconductor device capable of effectively preventing a reducing substance from entering a capacitor dielectric film.
  • Another object of the present invention is to provide a semiconductor wafer that can effectively prevent a reducing substance from entering a capacitor dielectric film while preventing an electrode pad such as a bonding pad from being damaged. It is to provide a structure and a manufacturing method thereof.
  • a semiconductor substrate having a circuit formation region and a peripheral region, a base insulating film formed on the semiconductor substrate, and the base insulating film in the circuit formation region
  • the semiconductor substrate having a height reaching at least the upper surface of the interlayer insulating film, a moisture-resistant ring surrounding the circuit formation region, the moisture-resistant ring, and the interlayer insulating film around the moisture-resistant ring
  • a block film formed on the semiconductor substrate, and an electrode conductor pattern formed on the interlayer insulating film in the peripheral region, including an electrode pad, and having a cross-section exposed on a dicing surface Location is provided.
  • the moisture-resistant ring is formed at a height reaching the upper surface of the uppermost interlayer insulating film, the reducing substance that enters from the dicing surface of the interlayer insulating film can be removed. It can be blocked by the moisture-resistant ring, and the capacitor dielectric film can be prevented from being exposed to the reducing substance.
  • the ferroelectric characteristics of the capacitor dielectric film for example, the residual polarization charge amount can be prevented from being deteriorated by the reducing substance, and the characteristics of the ferroelectric capacitor can be maintained even after dicing. .
  • a laminated film including a capacitor protection insulating film may be formed as the interlayer insulating film.
  • the capacitor protective insulating film can prevent the reducing substance from entering from above the semiconductor device, and can more effectively prevent the deterioration of the capacitor dielectric film.
  • a semiconductor substrate having a chip region and a scribe region, a base insulating film formed on the semiconductor substrate, and the base in the circuit formation region of the chip region
  • a semiconductor wafer structure having an electrode conductor pattern having a test pad on the scribe region is provided.
  • the test pad is provided on the electrode conductor pattern in the scribe region separately from the electrode pad. Therefore, when testing at the wafer level, it is not necessary to bring the probe into contact with the electrode pad as long as the probe is brought into contact with the test pad and a test current is supplied to the circuit. Therefore, in the wafer level test, the electrode pad is not damaged by the probe, and a reducing substance intrusion path from the periphery of the damaged electrode pad to the capacitor dielectric film is not formed. It is possible to prevent deterioration of the capacitor dielectric film due to the above test.
  • the moisture-resistant ring is formed at a height reaching the upper surface of the uppermost interlayer insulating film. Intrusion of quality can be prevented, and deterioration of the capacitor dielectric film due to this reducing substance can be prevented.
  • a step of forming a base insulating film on a semiconductor substrate having a chip region and a scribe region, and a step of forming the base insulating film in the circuit forming region of the chip region Forming a capacitor by stacking a lower electrode, a capacitor dielectric film made of a ferroelectric material, and an upper electrode in this order; and forming an uppermost interlayer insulating film above the capacitor; And having a height reaching at least the upper surface of the interlayer insulating film on the semiconductor substrate in the peripheral region of the chip region.
  • FIGS. 1 (a) and 1 (b) are cross-sectional views (part 1) of the semiconductor wafer structure according to the first embodiment of the present invention during manufacture.
  • FIGS. 2 (a) and 2 (b) are cross-sectional views (part 2) of the semiconductor wafer structure according to the first embodiment of the present invention during manufacture.
  • FIGS. 3 (a) and 3 (b) are cross-sectional views (part 3) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIGS. 4 (a) and 4 (b) are sectional views (part 4) of the semiconductor wafer structure according to the first embodiment of the present invention in the course of manufacturing.
  • FIGS. 5 (a) and 5 (b) are cross-sectional views (part 5) of the semiconductor wafer structure according to the first embodiment of the present invention during manufacture.
  • FIG. 6 is a sectional view (No. 6) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view (part 7) of the semiconductor wafer structure according to the first embodiment of the present invention during manufacturing.
  • FIG. 8 is a cross-sectional view (part 8) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 9 is a cross-sectional view (part 9) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 10 is a cross-sectional view (part 10) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 11 is a cross-sectional view (part 11) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 12 is a cross-sectional view (No. 12) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 13 is a cross-sectional view (No. 13) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the invention.
  • FIG. 14 is a cross-sectional view (No. 14) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the invention.
  • FIG. 15 is a cross-sectional view (No. 15) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the invention.
  • FIG. 16 is a cross-sectional view (No. 16) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the invention.
  • FIG. 17 is a cross-sectional view (No. 17) in the middle of manufacturing the semiconductor wafer structure according to the first embodiment of the invention.
  • FIG. 18 is a cross-sectional view (No. 18) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 19 is a cross-sectional view (No. 19) of the semiconductor wafer structure according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 20 is a cross-sectional view of a test process for the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 21 is a cross-sectional view of the dicing process for the semiconductor wafer device according to the first embodiment of the present invention.
  • FIG. 22 is an enlarged plan view showing a planar layout of the first fence-like conductive plug in the semiconductor wafer device according to the first embodiment of the present invention.
  • FIG. 23 is an enlarged plan view of a first ring-shaped conductor pattern in the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 24 is an enlarged plan view showing a planar layout of a block film in the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 25 is an enlarged plan view showing a planar layout of the electrode conductor pattern in the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 26 is an enlarged plan view of the vicinity of the electrode conductor pattern after the step shown in FIG. 19 is completed in the first embodiment of the present invention.
  • FIG. 27 is an overall plan view of the semiconductor wafer structure according to the first embodiment of the present invention.
  • FIG. 28 is a cross-sectional view (part 1) of the semiconductor wafer structure according to the second embodiment of the present invention in the middle of manufacture.
  • FIG. 29 is a cross-sectional view (part 2) of the semiconductor wafer structure according to the second embodiment of the present invention which is being manufactured.
  • FIG. 30 is a cross-sectional view (part 3) of the semiconductor wafer structure according to the second embodiment of the present invention which is being manufactured.
  • FIG. 31 is a cross-sectional view (part 4) in the middle of the manufacture of the semiconductor wafer structure according to the second embodiment of the present invention.
  • FIG. 32 is a cross-sectional view (part 5) of the semiconductor wafer structure according to the second embodiment of the present invention which is being manufactured.
  • FIG. 33 is a sectional view (No. 6) in the middle of manufacturing the semiconductor wafer structure according to the second embodiment of the invention.
  • FIG. 34 is a cross-sectional view (No. 7) during the manufacture of the semiconductor wafer structure according to the second embodiment of the present invention.
  • FIG. 35 is a cross-sectional view (No. 8) during the manufacture of the semiconductor wafer structure according to the second embodiment of the present invention.
  • FIG. 36 is a cross-sectional view (No. 9) during the manufacture of the semiconductor wafer structure according to the second embodiment of the present invention.
  • FIG. 37 is a cross-sectional view (part 10) of the semiconductor wafer structure according to the second embodiment of the present invention which is being manufactured.
  • FIG. 38 is a cross-sectional view (part 11) of the semiconductor wafer structure according to the second embodiment of the present invention which is being manufactured.
  • FIG. 39 is a cross-sectional view of the test process for the semiconductor wafer structure according to the second embodiment of the present invention.
  • FIG. 40 is a cross-sectional view of the dicing process for the semiconductor wafer device according to the second embodiment of the present invention.
  • FIG. 41 is an enlarged plan view showing a planar layout of the first and second conductor patterns and the block conductive film in the semiconductor wafer device according to the second embodiment of the present invention.
  • FIG. 42 is an enlarged plan view showing a planar layout of the block film in the semiconductor wafer device according to the second embodiment of the present invention.
  • FIG. 43 is an enlarged plan view of the vicinity of the conductor pattern after the process shown in FIG. 37 is finished in the second embodiment of the present invention.
  • FIG. 44 is a cross-sectional view of a semiconductor wafer structure according to a comparative example.
  • 1 to 19 are sectional views of the semiconductor wafer structure according to the first embodiment of the present invention in the course of manufacturing.
  • an element isolation insulating film 11 is formed by thermally oxidizing the surface of an n-type or p-type silicon (semiconductor) substrate 10, and the active region of the transistor is defined by the element isolation insulating film 11. To do.
  • Such an element isolation structure may employ a force called LOCOS (Local Oxidation of Silicon) instead of STI (Shallow Trench Isolation).
  • the silicon substrate 10 is a silicon wafer having a diameter of 8 inches, for example, and has a chip region I and a scribe region II as shown in the figure. Of these, the chip region I is roughly divided into a circuit formation region I where a strong dielectric capacitor and the like are formed later, and a peripheral region I where bonding pads and the like are formed.
  • a p-type impurity such as boron is introduced into the active region of the silicon substrate 10 to form the p-well 12, and then the surface of the active region is thermally oxidized to form the gate insulating film 14.
  • a thermal oxide film having a thickness of about 6 to 7 nm is formed.
  • an amorphous silicon film having a thickness of about 50 and a tungsten silicide film having a thickness of about 150 are formed in this order on the entire upper surface of the silicon substrate 10.
  • a polycrystalline silicon film may be formed instead of the amorphous silicon film.
  • these films are patterned by photolithography to form the gate electrode 15 on the silicon substrate 10.
  • Two gate insulating films 15 are formed on the p-well 12 in parallel with each other, and each of them constitutes a part of a word line.
  • phosphorus is introduced as an n-type impurity into the silicon substrate 10 beside the gate electrode 15 by ion implantation using the gate electrode 15 as a mask to form first and second source / drain extensions 17a and 17b. To do.
  • an insulating film is formed on the entire upper surface of the silicon substrate 10, and the insulating film is etched back to be left as an insulating spacer 18 next to the gate electrode 15.
  • a silicon oxide film is formed by a CVD (Chemical Vapor Deposition) method.
  • an n-type impurity such as arsenic is ion-implanted again into the silicon substrate 10 while using the insulating spacer 18 and the gate electrode 15 as a mask, so that the silicon on the side of the gate electrode 15 is First and second source Z drain regions 19 a and 19 b are formed on the substrate 10.
  • a refractory metal film such as a cobalt film is formed on the entire upper surface of the silicon substrate 10 by sputtering. Then, the refractory metal film is heated and reacted with silicon to form a refractory silicide layer 22 such as a cobalt silicide layer on the silicon substrate 10 in the first and second source / drain regions 19a and 19b. The resistance of each source Z drain region 19a, 19b is reduced. Note that such a refractory metal silicide layer 22 has a scribe line with the peripheral region I.
  • the active region of the silicon substrate 10 includes the first and second gate electrodes 14, the gate electrode 15, the first and second source Z drain regions 19 a and 19 b, and the like. 2 MOS transistors TR and TR are formed.
  • a silicon oxynitride (SiON) film is formed on the entire upper surface of the silicon substrate 10 to a thickness of about 200 by plasma CVD, and this is covered and insulated.
  • Membrane 24 is formed on the entire upper surface of the silicon substrate 10 to a thickness of about 200 by plasma CVD, and this is covered and insulated.
  • an oxide silicon (SiO) film is formed as a base insulating film 25 on the cover insulating film 24 to a thickness of about 600 by plasma CVD using TEOS (tetra ethoxy silane) gas.
  • the base insulating film 25 is polished by about 200 nm by CMP (Chemical Mechanical Polishing), and the upper surface of the base insulating film 25 is flattened.
  • a platinum film is formed as the lower electrode conductive film 27 on the base insulating film 25 by sputtering.
  • This lower electrode conductive film 27 is patterned later to become a capacitor lower electrode, and its film thickness is about 155 nm.
  • a PZT film is formed on the first insulating film 27 by a sputtering method to a thickness of 150 to 200 nm, and this PZT film is used as the ferroelectric film 28.
  • the ferroelectric film 28 may be formed by a MOCVD (Metal Organic CVD) method or a sol-gel method. Further, the material of the ferroelectric film 28 is not limited to the above-described PZT, but may be a Bi layer structure compound such as SrBi Ta O, SrBi (Ta Nb) O, Bi Ti O, or PZT.
  • the ferroelectric film 28 may be composed of a body.
  • a first iridium oxide (IrO) film is formed on the ferroelectric film 28 by sputtering.
  • RTA is applied to this first iridium oxide film.
  • the RTA conditions are not particularly limited, but in this embodiment, the substrate temperature is 725 ° C. and the processing time is 20 seconds in an oxygen-containing atmosphere.
  • a second iridium oxide film is formed on the first iridium oxide film by sputtering to a thickness of about 200 mm, and the laminated film made of the first and second iridium oxide films is introduced into the upper electrode. Electrode film 29.
  • an alumina (A1 0) film may be thinly formed on the base insulating film 25 by sputtering, for example, to a thickness of about 20 nm. like this
  • the orientation of platinum constituting the lower electrode conductive film 27 is better than that in the case where the lower electrode conductive film 27 is directly formed on the base insulating film 25.
  • the orientation of the lower electrode conductive film 27 aligns the orientation of the PZT constituting the ferroelectric film 28 and improves the ferroelectric characteristics of the ferroelectric film 28.
  • the upper electrode conductive film 29 is patterned by photolithography and etching to form the upper electrode 29a. Then, in order to recover the damage received by the ferroelectric film 28 due to this patterning, a recovery annealing for the ferroelectric film 28 is performed in a vertical furnace. This recovery annealing is performed in an oxygen-containing atmosphere, and the conditions are, for example, a substrate temperature of 650 ° C. and a processing time of 60 minutes.
  • the ferroelectric film 28 is turned by photolithography and etching to form a capacitor dielectric film 28a made of a ferroelectric material such as PZT.
  • a ferroelectric material such as PZT.
  • Damage caused to the capacitor dielectric film 28a by this patterning is recovered by the recovery annealing.
  • This recovery annealing is performed in an oxygen-containing atmosphere using a vertical furnace as described above, and the substrate temperature is 350 ° C. and the processing time is 60 minutes.
  • the first alumina film 31 for protecting the reducing material force capacitor dielectric film 28a such as hydrogen and moisture is sputtered on the entire upper surface of the silicon substrate 10. To a thickness of about 50 nm. Then, in order to recover the damage received by the capacitor dielectric film 28a by sputtering, a recovery annealing is performed for about 60 minutes in an oxygen-containing atmosphere at a substrate temperature of 550 ° C. This recovery annealing is performed using, for example, a vertical furnace.
  • FIG. 4 (a) the lower electrode conductive film 27 and the first alumina film 31 are patterned by photolithography and etching, and the lower electrode under the capacitor dielectric film 28a is patterned. The conductive film 27 is used as the lower electrode 27a, and the first alumina film 31 is left so as to cover the lower electrode 27a.
  • the substrate temperature was 550 ° C and the treatment time was 60 minutes. Recovery annealing is applied to the capacitor dielectric film 28a.
  • the capacitor Q is formed in the chip region I of the silicon substrate 10 by laminating the lower electrode 27a, the capacitor dielectric film 28a, and the upper electrode 29a in this order. .
  • a second alumina film 33 for protecting the capacitor dielectric film 28a is formed on the entire upper surface of the silicon substrate 10 to a thickness of about 20 nm by a sputtering method. To do.
  • the second alumina film 33 cooperates with the first alumina film 31 below to prevent a reducing substance such as hydrogen or moisture from reaching the capacitor dielectric film 28a. It functions to suppress degradation of its ferroelectric properties due to reduction.
  • recovery annealing is performed on the capacitor dielectric film 28a in a vertical furnace having an oxygen-containing atmosphere under conditions of a substrate temperature of 550 ° C and a processing time of 60 minutes.
  • an oxide silicon film having a thickness of about 1500 is formed on the second alumina film 33 by the plasma CVD method using TEOS gas.
  • the first silicon film is the silicon film.
  • the upper surface of the first insulating film 34 is polished and flattened by the CMP method.
  • the first interlayer insulating film 35 composed of the second alumina film 33 and the first insulating film 34 is formed on the capacitor Q.
  • an interlayer insulating film refers to an insulating film on which wiring is formed.
  • the first interlayer insulating film 35, the base insulating film 25, and the cover insulating film 24 are patterned by photolithography and dry etching, and these films in the circuit formation region I are first and second patterned. Form contact hole 35a 35b and form first groove 35c in peripheral area I To do.
  • This dry etching is performed in a three-step etching with a parallel plate type plasma etching apparatus (not shown).
  • a parallel plate type plasma etching apparatus not shown.
  • a mixed gas of Ar is used as an etching gas, and the first interlayer insulating film 35 to the base insulating film 25 are etched while the cover insulating film 24 is used as an etching stopper film.
  • a mixed gas of 0 and Ar is used as an etching gas.
  • Etching products generated in the hole in the first step are removed by the sputtering effect of the gas.
  • a mixed gas of CF, CF, 0, and Ar is etched.
  • the cover insulating film 24 is etched by using a gas.
  • the first groove 35c is formed to a depth reaching the silicon substrate 10 in the peripheral region I.
  • a titanium (Ti) film and a titanium nitride (TiN) film are formed on the inner surfaces of the first and second contact holes 35a, 35b and the first groove 35c and the upper surface of the first interlayer insulating film 35 by sputtering. Are formed to a thickness of 20 nm and 50 nm, respectively, and these films are used as glue films.
  • a tungsten film is formed on the glue film by a CVD method using hexafluoro tungsten gas, and the first and second contact holes 35a, 35b and the first groove 35c are completely filled with the tungsten film. Include.
  • the glue film and the tungsten film left in the first and second contact holes 35a and 35b are electrically connected to the first and second source / drain regions 19a and 19b.
  • the plugs are 40a and 40b.
  • FIG. 22 is an enlarged plan view showing a planar layout of the fence-like conductive plug 40c.
  • the cross sections of the peripheral region I and scribe region II in Fig. 5 (b) are shown in Fig. 22.
  • the fence-like conductive plug 40c is formed in a fence shape so as to surround the circuit forming region I.
  • the first and second contact plugs 40a and 40b are mainly composed of tungsten which is very easily oxidized, so that it can be easily formed in an oxygen-containing atmosphere. There is a risk of causing contact failure due to acidification.
  • a silicon oxynitride film is formed on the entire upper surface of the silicon substrate 10 as an anti-oxidation insulating film 41 by a CVD method to a thickness of about 100 mm. Oxidation preventing insulating film 41 prevents oxidation of first and second contact plugs 40a and 40b.
  • the silicon substrate 10 is placed in a vertical furnace having an oxygen-containing atmosphere, and the substrate temperature 5
  • a sixth recovery annealing is performed on the capacitor dielectric film 28a at 00 ° C. for a processing time of 60 minutes.
  • a metal laminated film is formed on the upper surfaces of the first interlayer insulating film 35, the first and second contact plugs 40a and 40b, and the first fence-like conductive plug 40c by sputtering.
  • a titanium nitride film having a thickness of about 150 a titanium nitride film having a thickness of about 150, a copper-containing aluminum film having a thickness of about 550 ⁇ m, a titanium film having a thickness of about 5 nm, and a thickness of about 150 nm are used.
  • a titanium nitride film is formed in this order.
  • This metal multilayer film is also formed in the first and second openings 35d and 35e on the capacitor Q.
  • the first metal wiring 41a is formed on the first interlayer insulating film 35 in the circuit formation region I, and at the same time in the peripheral region I.
  • Form body pattern 4 lb Of the first metal wiring 41a, the one formed on the capacitor Q is electrically connected to the upper electrode 29a and the lower electrode 27a through the first and second openings 35d 35e, respectively.
  • the substrate temperature is 350 ° C N flow, for example, using a vertical furnace in a nitrogen atmosphere.
  • the first interlayer insulating film 35 is annealed and dehydrated under the conditions of a volume of 20 liters Z and a processing time of 30 minutes.
  • FIG. 23 is an enlarged plan view showing a planar layout of the first ring-shaped conductor pattern 41b formed in this step, and each of the peripheral region I and the scribe region II in FIG. 7 described above.
  • This cross section corresponds to a cross sectional view taken along line F2-F2 in FIG.
  • the first ring-shaped conductor pattern 4 lb is formed in a ring shape on the first fence-shaped conductive plug 40c.
  • an alumina film is formed as a first capacitor protective insulating film 46 on the entire upper surface of the silicon substrate 10 by sputtering.
  • the first capacitor protection insulating film 46 has a function of blocking the reducing substance such as hydrogen and moisture to protect the capacitor dielectric film 28a.
  • an insulating film having such a function in addition to the above-described alumina film, there is an oxide titanium (aluminum) film.
  • an oxide silicon film is formed as the second insulating film 47 on the first capacitor protective insulating film 46 by the plasma CVD method using TEOS gas as the reaction gas, and then this CMP method is used. 2 Polish the insulating film 47 and flatten it. The thickness of the second insulating film 47 after the flattening is about lOOOnm on the first metal wiring 45a.
  • an alumina film having excellent blocking properties against these substances is formed on the second insulating film 47 by sputtering to a thickness of about 50.
  • the alumina film is used as a second capacitor protective insulating film 48.
  • the second capacitor protective insulating film 48 is not limited to an alumina film. Similar to the first capacitor protection insulating film 46, an oxide titanium film may be formed as the second capacitor protection insulating film 48. Next, an oxide silicon film is formed on the second capacitor protective insulating film 48 by a plasma CVD method using TEOS gas, and this oxide silicon film is formed into the first cap insulating film 49. And. The thickness of the first cap insulating film 49 is, for example, about lOOnm.
  • the first cap insulating film 49 is dehydrated by N 0 plasma treatment.
  • the first second capacitor protective insulating film 46 48, the second insulating film 47, and the first cap insulating film 49 are formed on the first metal wiring 41a and the ring-shaped conductor pattern 41b.
  • the formed second interlayer insulating film 50 is thus formed.
  • the second interlayer insulating film 50 is patterned by photolithography and dry etching to form the first hole 50a on the first metal wiring 41a in the circuit formation region I, and in the ring shape in the peripheral region I.
  • a second groove 50b is formed on the conductor pattern 41b. That
  • a mixed gas of C F Ar 0 is used as an etching gas.
  • a titanium nitride film having a thickness of about 150 is formed as a glue film on the second interlayer insulating film 50 and on the inner surfaces of the first holes 50a and the second grooves 50b by sputtering.
  • a tungsten film is formed on the glue film by a plasma CVD method using tungsten hexafluoride gas, and the first hole 50a and the second groove 50b are completely filled with the tungsten film.
  • the glue film and the tungsten film left in the first hole 50a in this way become the first conductive plug 57a electrically connected to the first metal wiring 41a.
  • planar shape of the second fence-like conductive plug 57b is the same as that of the first fence-like conductive plug 40c shown in FIG. 22, and therefore illustration thereof is omitted.
  • the second interlayer insulating film 50, the first conductive plug 57a, and the second A metal multilayer film is formed on each of the fence-like conductive plugs 57b by sputtering, and the metal multilayer film is patterned to form the second metal wiring 55a and the second ring-shaped conductor pattern 55b in the chip region I. Form.
  • the metal laminated film is, for example, a copper-containing aluminum film having a thickness of about 550 mm, and a thickness of about
  • planar shape of the second ring-shaped conductor pattern 55b is the same as the planar shape of the first ring-shaped conductor pattern 41b described in FIG. 23, the illustration thereof is omitted.
  • plasma CVD using TEOS gas is performed on each of the second interlayer insulating film 50, the second metal wiring 55a, and the second ring-shaped conductor pattern 55b. Then, an oxide silicon film is formed to a thickness of about 2200, and this oxide silicon film is used as the third insulating film 51.
  • the upper surface of the third insulating film 51 is polished and flattened by CMP, and then N 0 plasma treatment is performed.
  • the third insulating film 51 is dehydrated.
  • the N 0 plasma treatment is performed in a CVD device, for example.
  • the substrate temperature is 350 ° C and the processing time is 4 minutes.
  • alumina film is formed on the third insulating film 51 by a sputtering method to a thickness of about 50 mm.
  • a titanium oxide film may be formed as the third capacitor protective insulating film 52.
  • an oxide silicon film is formed to a thickness of about 100 on the third capacitor protective insulating film 52 by a plasma CVD method using TEOS gas, and this oxide silicon film is formed on the second cap. Insulated membrane 53.
  • the second cap insulating film 53 is dehydrated by performing N 0 plasma processing on the second cap insulating film 53 under conditions of a substrate temperature of 350 ° C and a processing time of 2 minutes in the CVD apparatus. .
  • the third insulating film 51, the third capacitor protection insulating film 52, and the second capacitor wiring 55a and the second capacitor protective insulating film 52 are formed on the second metal wiring 55a and the second ring-shaped conductor pattern 55b, respectively.
  • the third interlayer insulating film 54 formed by stacking the two cap insulating films 53 is formed.
  • the third interlayer insulating film 54 is the uppermost interlayer insulating film.
  • the third interlayer insulating film 54 is patterned by photolithography and dry etching to form the second hole 54a on the second metal wiring 55a and the second ring-shaped conductor pattern 55b.
  • a third groove 54b is formed thereon.
  • This dry etching is performed by using a mixed gas of CF, Ar, and 0 as an etching gas in a parallel plate plasma etching chamber, for example.
  • a titanium nitride film is formed as a glue film on the third interlayer insulating film 54 and on the inner surfaces of the second hole 54a and the third groove 54b to a thickness of about 50 by a sputtering method.
  • the excess glue film and tungsten film on the third interlayer insulating film 54 are polished by the CMP method, and these films are only in the second hole 54a and the third groove 54b, respectively. leave.
  • the glue film and the tungsten film left in the second hole 54a serve as the second conductive plug 56a electrically connected to the second metal wiring 55a.
  • the glue film and the tungsten film serve as the third fence-like conductive plug 56b.
  • This third fence-like conductive plug 56b has moisture resistance together with the first and second fence-like conductive plugs 40c and 57b below it and the first and second ring-like conductive patterns 41b and 55b.
  • the moisture-resistant ring SL functions to prevent reducing substances such as moisture and hydrogen from reaching the capacitor dielectric film 28a from the outside of the chip after the silicon substrate 10 is diced into chips.
  • the surface force of the silicon substrate 10 also has a height that reaches the upper surface of the third interlayer insulating film 54.
  • an insulating film such as a silicon nitride (SiN) film is formed to a thickness of about 150 by CVD, and this is used as a block film 58.
  • a silicon oxynitride (SiON) film is formed to a thickness of about 150 by CVD, and this is used as a block film 58.
  • SiON silicon oxynitride
  • alumina film is formed by sputtering. Is done.
  • a ring-shaped first resist pattern 59 is formed above the moisture-resistant ring SL. Then, by etching the block film 58 using the first resist pattern 59 as a mask, the block film 58 is left only on the third ring-shaped conductive plug 56b and the third interlayer insulating film 54 around the third ring-shaped conductive plug 56b.
  • FIG. 24 is an enlarged plan view showing the planar layout of the block film 58.
  • the cross sections of the peripheral region I and the scribe region II in FIG. 14 described above are taken along line F3-F3 in FIG.
  • planar shape of the block film 58 is a ring shape similar to the moisture-resistant ring SL.
  • the first resist pattern 59 (see FIG. 15) used as an etching mask is removed.
  • an aluminum film 60a is formed to a thickness of about 500 nm on the top surfaces of the block film 58, the second conductive plug 56a, and the third interlayer insulating film 54 by sputtering. To form.
  • the aluminum film 60a contains copper.
  • a titanium nitride film 60b having a thickness of about 150 nm is formed on the aluminum film 60a by sputtering, and the titanium nitride film 60b and the aluminum film 60a are used as the metal laminated film 60.
  • the second resist pattern 62 is formed on the metal laminated film 60.
  • the third metal wiring 60c is formed in the circuit forming region I, and the conductor pattern 60d for the electrode cp is formed in the peripheral region I. Form.
  • the second resist pattern 62 is removed. It is.
  • FIG. 25 is an enlarged plan view showing a planar layout of the electrode conductor pattern 60d.
  • the cross sections of the peripheral region I and the scribe region II in FIG. 16 described above are F4 in FIG.
  • the electrode conductor pattern 60d includes the peripheral region I and the scribe region.
  • peripheral region I is provided with an electrode pad 60e and tested in the scribe region II.
  • the function of the electrode pad 60e is not particularly limited, but in this embodiment, the electrode pad 60e is used as a bonding pad to which a bonding wire such as a gold wire is bonded. In place of the bonding pad, the electrode pad 60e may be used as a pad to which a columnar electrode such as a solder bump or a gold bump is joined.
  • a plurality of second conductive plugs 56a are densely provided under the electrode pad 60e, and the electrode pad 60e can withstand mechanical shock during wire bonding. It has become.
  • test pad 60f is used when performing a test at the wafer level. During the test, the test probe is brought into contact with the test pad 60f, and the circuit formed in the circuit formation region I functions normally. The ability to test is tested.
  • the TEOS gas is used over the entire upper surface of the silicon substrate 10.
  • An oxide silicon film is formed to a thickness of about 100 by VD method, and the oxide silicon film is used as a first passivation film 65.
  • the first passivation film 65 is obtained.
  • the dehydration film 65 is dehydrated and its surface is nitrided to prevent moisture from reattaching.
  • Such N 0 plasma treatment can be performed, for example, at a substrate temperature of 350 ° C and a treatment time of 2 minutes.
  • a silicon nitride film is formed as a second passivation film 66 on the first passivation film 65 to a thickness of about 350 by CVD.
  • the peripheral region I has the first window 67a and the scribe region II.
  • a third resist pattern 67 having a second window 67b is formed on the second passivation film 66. To do.
  • the first and second passivation films 65 and 66 are dry-etched, whereby the third and fourth openings 66a and 66b as shown in the figure are formed.
  • This dry etching is performed using, for example, a parallel plate plasma etching apparatus (not shown), and a mixed gas of CHF, CF, and 0 is taken as an etching gas.
  • photosensitive polyimide is applied on the second passivation film 66 and in the openings 66a and 66b to form a polyimide coating film having a thickness of about 3 m. Subsequently, after exposing and developing this polyimide coating film, the polyimide coating film is heated and cured in a horizontal furnace in a nitrogen atmosphere.
  • the curing conditions are not particularly limited. In this embodiment, the substrate temperature is 310 ° C., the nitrogen flow rate is 100 liters Z minutes, and the treatment time is 40 minutes.
  • the protective insulating film 68 having the fifth and sixth openings 68a and 68b is formed above the electrode pad 60e and the test pad 60f, respectively.
  • FIG. 26 is an enlarged plan view in the vicinity of the electrode conductor pattern 60d after the completion of this process.
  • the cross sections of the peripheral region I and the scribe region II in FIG. 19 described above are shown in FIG.
  • F5 Corresponds to a sectional view taken along line F5.
  • FIG. 27 is an overall plan view of this semiconductor wafer structure. As shown, a plurality of chip regions I are defined on the silicon substrate 10.
  • the probe 69 is brought into contact with 60f, and the circuit formed in the circuit area I is tested at the wafer level to check whether it is operating normally.
  • test pad 60f (see FIG. 20) formed in the scribe region II is cut, so that a cross section of the electrode conductor pattern 60d is formed on the dicing surface (cut surface) 71.
  • the electrode conductor pattern 60d in the scribe region II is used for testing separately from the electrode pad 60e where bonding or the like is performed.
  • a pad 60f is provided, and the test is performed with the probe 69 in contact with the test pad 60f.
  • test pad 60f and the electrode pad 60e are formed in the same electrode conductor pattern 60d, the patterns 60e and 60f are compared with the case where they are formed by separate conductor patterns.
  • the number of processes required for forming the semiconductor wafer device can be reduced, and the manufacturing cost of the semiconductor wafer device can be reduced.
  • the formed moisture-resistant ring SL is formed at a height at which the surface force of the silicon substrate 10 reaches the upper surface of the third interlayer insulating film 54, and the blocking film 58 is formed on the third interlayer insulating film 54 on and around the moisture-resistant ring SL. Formed.
  • the PT / FT yield of the semiconductor device is improved in this embodiment, and the life until the semiconductor device after the dicing fails is reduced. Can be extended.
  • the PT / FT yield is the ratio of the non-defective product acquisition rate RT of the wafer level test (Primary Test) to the non-defective product acquisition rate FT of the test in the chip state after dicing (Final Test).
  • the laminated film including the third capacitor protective insulating film 52 is adopted as the third interlayer insulating film 54, the third capacitor protective insulating film 52 excellent in reducing substance blocking property is provided.
  • the intrusion path of the reducing substance from the upper side of the semiconductor device as shown in the path B of FIG. 21 can be cut off, and the deterioration of the capacitor dielectric film 28a can be more reliably prevented.
  • the block film 58 is made of an insulating film such as a silicon nitride film, a silicon oxynitride (SiON) film, an alumina film, and a titanium oxide film, and the third fence-like conductive plug 5 Since it is sized to cover 6b, the moisture-resistant ring SL and the electrode conductor pattern 60d are electrically insulated. Therefore, when a test at the wafer level is performed (see FIG. 20), it is possible to prevent the test current supplied from the probe 69 from flowing to the silicon substrate 10 through the moisture-resistant ring SL. As a result, a test current having a desired amount of current can be supplied to the circuit formed in the circuit formation region I, and the test at the wafer level can be reliably performed.
  • an insulating film such as a silicon nitride film, a silicon oxynitride (SiON) film, an alumina film, and a titanium oxide film
  • the third fence-like conductive plug 5 Since it is sized to
  • the force of directly forming the moisture-resistant ring SL on the silicon substrate 10 is not limited to this.
  • element isolation on the silicon substrate 10 in the peripheral region I is not limited to this.
  • the edge film 11 may be formed, and the moisture-resistant ring SL may be formed on the element isolation insulating film 11.
  • the moisture-resistant ring SL which is a conductive material cover, and the silicon substrate 10 together as in this embodiment. The same applies to the second embodiment.
  • Second embodiment 28 to 38 are cross-sectional views of the semiconductor wafer structure according to the second embodiment of the present invention in the middle of manufacture.
  • an aluminum film 77a is formed to a thickness of about 500 nm on the entire upper surface of the silicon substrate 10 by sputtering.
  • the aluminum film 77a contains copper.
  • a titanium nitride film 77b having a thickness of about 150 nm is formed on the aluminum film 77a by sputtering, and the titanium nitride film 77b and the aluminum film 77a are used as the first conductive film 77.
  • the first conductive film 77 is etched using the fourth resist pattern 78 as a mask. Then, the third metal wiring 77c is formed in the chip region I.
  • the first and second lower conductor patterns are formed in the peripheral region I and the scribe region II.
  • a block conductive film 77f electrically isolated from the lower conductor pattern 77d 77e is formed in the peripheral region I.
  • FIG. 41 is an enlarged plan view showing the plane layout of the first and second lower conductor patterns 77d 77e and the block conductive film 77f, and shows the peripheral region I and the scribe region II in FIG. 29 described above.
  • Each cross-section corresponds to a cross-sectional view taken along line G1-G1 in FIG.
  • 77d 77e has island-like planar shapes corresponding to electrode pads and test pads to be formed later in these regions.
  • the block conductive film 77f is formed in a ring shape like the moisture-resistant ring SL formed thereunder.
  • an oxide silicon film having a thickness of about 100 is formed on the entire upper surface of the silicon substrate 10 by a CVD method using a TEOS gas. 1 Passivation film 79.
  • a fifth resist pattern 81 is formed on the first passivation film 79. Then, by etching the first passivation film 79 using the fifth resist pattern 81 as a mask, a slit 79a in which the upper surface and the side surface near the scribe region II of the block conductive film 77f are exposed is formed. .
  • a silicon oxynitride film is formed on the first passivation film 79 to a thickness of about 150 by CVD, and this silicon oxynitride film is used as a block insulating film 83. .
  • the silicon oxynitride film constituting the block insulating film 83 has an excellent ability to prevent permeation of reducing substances such as hydrogen and moisture.
  • a film having such a function there are a silicon nitride film, an alumina film, and a titanium oxide film in addition to the silicon oxynitride film, and V or a deviation thereof is formed as a block insulating film 83. .
  • the block insulating film 83 is selectively etched using the sixth resist pattern 85 as a mask. .
  • the block insulating film 83 is left only on the upper surface and side surfaces of the block conductive film 77f near the scribe region II and on the third interlayer insulating film 54 beside the side surfaces.
  • the block insulating film 83 left in this way constitutes the block film 84 together with the block conductive film 77 ⁇ below it, and a reducing substance such as dicing surface force moisture described later enters. Function to prevent.
  • FIG. 42 is an enlarged cross-sectional view showing the planar layout of the block film 84.
  • the cross sections of the peripheral region I and the scribe region II in FIG. 33 described above are taken along line G2-G2 in FIG.
  • the block film 84 has a ring-shaped planar shape surrounding the chip region I, like the moisture-resistant ring SL.
  • a silicon nitride film is formed as a second passivation film 86 on the entire upper surface of the silicon substrate 10 by a plasma CVD method to a thickness of about 350 °.
  • a photoresist is applied on the second passivation film 86, and then exposed and developed, whereby the first and second windows 88a and 88b are formed in the peripheral region I and the scribe region II, respectively.
  • the provided seventh resist pattern 88 is formed.
  • a mixed gas of CHF, CF, and 0 is supplied as an etching gas into a parallel plate plasma etching apparatus (not shown).
  • the first and second passivation films 79 and 86 are dry-etched. As a result, third and fourth openings 86a and 86b are formed in the first and second passivation films 79 and 86 on the first and second lower conductor patterns 77d and 77e, respectively.
  • a metal laminated film is formed as a second conductive film 90 on the second passivation film 86 and in the first and second openings 86a and 86b by sputtering.
  • the metal multilayer film is, for example, a copper-containing aluminum film having a thickness of about 500 nm and a titanium nitride film having a thickness of about 150 nm in order from the bottom.
  • an eighth resist pattern 92 is formed on the second conductive film 90.
  • the first and second lower conductor patterns 77d are formed in the peripheral region I and the scribe region II.
  • the upper conductor pattern 90a electrically connected to 77e is formed.
  • the upper conductor pattern 90a constitutes the electrode conductor pattern 94 together with the first and second lower conductor patterns 77d and 77e below the upper conductor pattern 90a.
  • the electrode conductor pattern 94 in the peripheral region I becomes the electrode pad 94a, and the
  • the conductor pattern 90a in the live region II becomes the test pad 94b.
  • Fig. 43 is an enlarged plan view in the vicinity of the conductor pattern 90a after this process is completed.
  • the cross sections of the peripheral region I and the scribe region II in Fig. 37 described above are shown in Fig. 4.
  • the photosensitive polyimide is placed on the second passivation film 86 and in the first and second openings 86a and 86b.
  • a polyimide film with a thickness of about 3 m is formed.
  • the polyimide coating film is heated and cured in a horizontal furnace in a nitrogen atmosphere.
  • the curing conditions are, for example, a substrate temperature of 310 ° C., a nitrogen flow rate of 100 liters Z minutes, and a processing time of 40 minutes.
  • a protective insulating film 86 having a fifth opening 97a is formed above each of the electrode pad 94a and the test pad 94b.
  • a plurality of chip regions I are defined on the silicon substrate 10 as shown in FIG. 27 of the first embodiment.
  • the probe 69 is brought into contact with the test pad 94b formed in the scribe region II, so that the circuit formed in the circuit region I is normally operated. Test to see if it works.
  • the electrode conductor pattern 94 is provided with the electrode pad 94a and the test pad 94b, and the test pad 94b is probed during the test. Contact 69. Therefore, as in the first embodiment, the electrode pad 94a is not mechanically damaged by the probe 69, so that the electrode pad 94a is not damaged during the test. As a result, a water intrusion path from the periphery of the electrode node 94a to the capacitor dielectric film 28a, which is seen when the electrode pad 94a is damaged, is not formed. Therefore, it is possible to prevent the deterioration of the capacitor dielectric film 28a due to the wafer level test.
  • the moisture-resistant ring has a height that reaches the upper surface of the third interlayer insulating film 54.
  • the laminated film including the third capacitor protection insulating film 52 is formed as the third interlayer insulating film 54, the reducing substance reaches the capacitor dielectric film 28a through the path D from above. Can be effectively prevented.
  • block conductive film 77f constituting the block film 84 is electrically isolated from the first and second lower conductor patterns 77d and 77e, even when the test is performed as shown in FIG.
  • test current supplied from 69 does not flow to the moisture-resistant ring SL, and a desired test current can be supplied to the circuit in the circuit formation region I.
  • FIG. 44 is a cross-sectional view of a semiconductor wafer structure according to a comparative example.
  • the elements described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.
  • the height of the moisture-resistant ring SL is lower than the upper surface of the third interlayer insulating film.
  • the moisture-resistant ring SL is formed at a height that reaches the upper surface of the third interlayer insulating film 54 that is the uppermost interlayer insulating film.
  • the intrusion path E as shown in FIG. 5 does not occur, and it is possible to prevent the capacitor dielectric film 28a from being deteriorated after dicing.

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Abstract

【課題】キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防止することができる半導体装置を提供すること。 【解決手段】回路形成領域Icにおける下地絶縁膜２５の上に形成されたキャパシタQと、キャパシタQの上方に形成された最上層の層間絶縁膜５４と、周辺領域Ipにおけるシリコン基板１０上に形成され、少なくとも層間絶縁膜５４の上面に達する高さを有すると共に、回路形成領域Icを囲う耐湿リングSLと、耐湿リングSL上とその周囲の層間絶縁膜５４上に形成されたブロック膜５８と、周辺領域Ipの層間絶縁膜５４の上に形成され、電極パッド６０ｅを備えると共に、ダイシング面７１に断面が露出する電極用導体パターン６０ｄとを有する半導体装置７０による。                                                                                 

Description

明 細 書
半導体装置、半導体ウェハ構造、及び半導体ウェハ構造の製造方法 技術分野
[0001] 本発明は、半導体装置、半導体ウェハ構造、及び半導体ウェハ構造の製造方法に 関する。
背景技術
[0002] 電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリ や強誘電体メモリが知られている。
[0003] このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET)のゲート 絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフロ 一ティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシ ュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必 要があり、比較的高 、電圧が必要であると 、う欠点がある。
[0004] これに対し、強誘電体メモリは、 FeRAM(Ferroelectric Random Access Memory)とも 呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報 を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加され る電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電 圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「1」と「0」に 対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧は フラッシュメモリにおけるよりも低ぐまた、フラッシュメモリよりも高速で書き込みができ るという利点が FeRAMにはある。更に、高集積度、及び高耐久性を実現できるという 点でも FeRAMは有利である。
[0005] FeRAMが備える強誘電体キャパシタでは、そのキャパシタ誘電体膜の材料として、 残留分極電荷量が 10〜30 μ C/cm2程度と高い PZT(Pb(Zr,Ti)0 )膜や SBT(SrBi Ta
3 2 2 o )等のぺロブスカイト構造の強誘電体酸ィ匕物が使用される。
9
[0006] このような強誘電体酸ィ匕物は、水素や水分等の還元性物質に曝されると、膜中の 酸素が還元されて酸素欠乏の状態となる。その結果、強誘電体酸化物の結晶性が 低下し、その残留分極電荷量等の強誘電体特性が劣化する。
[0007] ここで、 FeRAM等の半導体装置の製造では、必要な回路を半導体基板に形成した 後、半導体基板をダイシングして個々の半導体チップに分離することが行われる。こ のとき、半導体チップのダイシング面には層間絶縁膜の断面が露出するので、外部 雰囲気中の水分力 Sこの断面から半導体チップの中に入り、水分によって強誘電体キ ャパシタが劣化し易くなる。
[0008] そのため、高品位な FeRAMを提供するには、ダイシングの後に半導体チップの外 部から侵入する還元性物質を効果的にブロックし、還元性物質によって強誘電体キ ャパシタが劣化しな 、ようにすることが重要となる。
[0009] ダイシング後の半導体チップの耐湿性を高める構造として、耐湿リングと呼ばれるも のが知られている。耐湿リングは、回路とボンディングパッドとを囲むようにして半導体 チップの外周にリング状に形成された構造体であり、外部からの水分をブロックするよ うに機能する。
[0010] このような耐湿リングについては、特許文献 1、 2にその一例が開示されている。
[0011] ところで、半導体装置の製造工程では、半導体基板をダイシングして半導体チップ に個片化する前に、ボンディングパッドに試験プローブを当接させ、ウェハレベルの 状態で電気特性試験が行われる。
[0012] 特許文献 1、 2に開示される耐湿リングによれば、水分ブロックの効果はある程度期 待できるものの、ウェハレベルでの電気特性試験のときに、試験プローブによってボ ンデイングパッドに損傷やクラックが発生し、ボンディングパッドの周囲から強誘電体 キャパシタに至る水分の侵入経路が形成される恐れがある。また、ボンディングパッド の損傷により、金線等のボンディングワイヤがボンディングパッドから剥離し易くなると いう不都合も発生する。
[0013] この点に鑑み、例えば特許文献 3〜6では、試験用パッドとボンディングパッドとを 分けて形成し、ウェハレベルの試験では試験用パッドにのみプローブを当接させるこ とで、試験時にボンディングパッドに損傷が入らな 、ようにして 、る。
[0014] し力しながら、特許文献 3〜6では、半導体チップの耐湿性を高めることについて何 ら考慮されていない。 [0015] その他に、本発明に関連する技術が、特許文献 7〜9にも開示されている。
特許文献 1：特開 2004— 297022号公報
特許文献 2 :特開 2005— 175204号公報
特許文献 3：特開昭 60— 241229号公報
特許文献 4：特開平 2— 235356号公報
特許文献 5：特開平 5 - 299484号公報
特許文献 6：特開平 9 330963号公報
特許文献 7：特開 2004 - 296775号公報
特許文献 8：特許第 2917362号公報
特許文献 9：特開 2003 - 92353号公報
発明の開示
[0016] 本発明の目的は、キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防 止することができる半導体装置を提供することにある。
[0017] また、本発明の別の目的は、ボンディングパッド等の電極パッドが損傷するのを防 ぎながら、キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防止すること ができる半導体ウェハ構造とその製造方法を提供することにある。
[0018] 本発明の一観点によれば、回路形成領域と周辺領域とを有する半導体基板と、前 記半導体基板の上に形成された下地絶縁膜と、前記回路形成領域における前記下 地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部 電極をこの順に形成してなるキャパシタと、前記キャパシタの上方に形成された最上 層の層間絶縁膜と、前記周辺領域における前記半導体基板上に形成され、少なくと も前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐 湿リングと、前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック 膜と、前記周辺領域の前記層間絶縁膜の上に形成され、電極パッドを備えると共に、 ダイシング面に断面が露出する電極用導体パターンとを有する半導体装置が提供さ れる。
[0019] 本発明に係る半導体装置によれば、最上層の層間絶縁膜の上面に達する高さに 耐湿リングを形成するので、層間絶縁膜のダイシング面から侵入する還元性物質を 耐湿リングによってブロックすることができ、キャパシタ誘電体膜が還元性物質に曝さ れるのを防止することが可能となる。これにより、キャパシタ誘電体膜の強誘電体特性 、例えば残留分極電荷量等が還元性物質によって劣化するのを抑制でき、ダイシン グの後でも強誘電体キャパシタの特性を維持することが可能となる。
[0020] また、上記の層間絶縁膜として、キャパシタ保護絶縁膜を含む積層膜を形成しても よい。このようにすると、キャパシタ保護絶縁膜により、半導体装置の上方向から還元 性物質が侵入するのを防止でき、キャパシタ誘電体膜の劣化をより一層効果的に防 ぐことが可能となる。
[0021] 本発明の別の観点によれば、チップ領域とスクライブ領域とを有する半導体基板と 、前記半導体基板の上に形成された下地絶縁膜と、前記チップ領域の回路形成領 域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘 電体膜、及び上部電極をこの順に形成してなるキャパシタと、前記キャパシタの上方 に形成された最上層の層間絶縁膜と、前記チップ領域の周辺領域における前記半 導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると 共に、前記回路形成領域を囲う耐湿リングと、前記耐湿リング上とその周囲の前記層 間絶縁膜上に形成されたブロック膜と、前記層間絶縁膜上と前記ブロック膜上とに形 成され、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを 備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンとを 有する半導体ウェハ構造が提供される。
[0022] 本発明に係る半導体ウェハ構造によれば、電極パッドとは別に、スクライブ領域に おける電極用導体パターンに試験用パッドを設ける。従って、ウェハレベルでテスト を行う場合は、この試験用パッドにプローブを当接させて試験電流を回路に供給す ればよぐ電極パッドにプローブを当接させる必要が無い。そのため、ウェハレベルで のテストの際に、プローブによって電極パッドが損傷したり、損傷した電極パッドの周 囲からキャパシタ誘電体膜に至る還元性物質の侵入経路が形成されたりしないので 、ウェハレベルでのテストに起因するキャパシタ誘電体膜の劣化を防止できる。
[0023] し力も、既述の半導体装置と同様に、この半導体ウェハ構造においても、最上層の 層間絶縁膜の上面に至る高さに耐湿リングを形成するので、横方向からの還元性物 質の侵入を阻止でき、この還元性物質に起因するキャパシタ誘電体膜の劣化を防ぐ ことができる。
[0024] 本発明の更に別の観点によれば、チップ領域とスクライブ領域とを有する半導体基 板の上に下地絶縁膜を形成する工程と、前記チップ領域の回路形成領域における 前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及 び上部電極をこの順に積層してキャパシタを形成する工程と、前記キャパシタの上方 に最上層の層間絶縁膜を形成する工程と、前記チップ領域の周辺領域における前 記半導体基板上に、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に
、前記回路形成領域を囲う耐湿リングを形成する工程と、前記耐湿リング上とその周 囲の前記層間絶縁膜上にブロック膜を形成する工程と、前記層間絶縁膜上と前記ブ ロック膜上とに、前記周辺領域力 前記スクライブ領域に延在し、該周辺領域に電極 ノ^ドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体バタ ーンを形成する工程とを有する半導体ウェハ構造の製造方法が提供される。
図面の簡単な説明
[0025] [図 1]図 1 (a)、 (b)は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中 の断面図（その 1)である。
[図 2]図 2 (a)、（b)は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中 の断面図（その 2)である。
[図 3]図 3 (a)、（b)は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中 の断面図（その 3)である。
[図 4]図 4 (a)、（b)は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中 の断面図（その 4)である。
[図 5]図 5 (a)、（b)は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中 の断面図（その 5)である。
[図 6]図 6は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面図（ その 6)である。
[図 7]図 7は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面図（ その 7)である。 [図 8]図 8は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面図（ その 8)である。
[図 9]図 9は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面図（ その 9)である。
[図 10]図 10は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 10)である。
[図 11]図 11は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 11)である。
[図 12]図 12は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 12)である。
[図 13]図 13は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 13)である。
[図 14]図 14は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 14)である。
[図 15]図 15は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 15)である。
[図 16]図 16は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 16)である。
[図 17]図 17は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 17)である。
[図 18]図 18は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 18)である。
[図 19]図 19は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 19)である。
[図 20]図 20は、本発明の第 1実施形態に係る半導体ウェハ構造に対するテスト工程 の断面図である。
[図 21]図 21は、本発明の第 1実施形態に係る半導体ウェハ装置に対するダイシング 工程の断面図である。 [図 22]図 22は、本発明の第 1実施形態に係る半導体ウェハ装置における、第 1のフ エンス状導電性プラグの平面レイアウトを示す拡大平面図である。
[図 23]図 23は、本発明の第 1実施形態に係る半導体ウェハ構造における、第 1のリン グ状導体パターンの拡大平面図である。
[図 24]図 24は、本発明の第 1実施形態に係る半導体ウェハ構造におけるブロック膜 の平面レイアウトを示す拡大平面図である。
[図 25]図 25は、本発明の第 1実施形態に係る半導体ウェハ構造における電極用導 体パターンの平面レイアウトを示す拡大平面図である。
[図 26]図 26は、本発明の第 1実施形態において、図 19に示す工程を終了した後の 電極用導体パターン近傍の拡大平面図である。
[図 27]図 27は、本発明の第 1実施形態に係る半導体ウェハ構造の全体平面図であ る。
[図 28]図 28は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 1)である。
[図 29]図 29は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 2)である。
[図 30]図 30は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 3)である。
[図 31]図 31は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 4)である。
[図 32]図 32は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 5)である。
[図 33]図 33は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 6)である。
[図 34]図 34は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 7)である。
[図 35]図 35は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 8)である。 [図 36]図 36は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 9)である。
[図 37]図 37は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 10)である。
[図 38]図 38は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断面 図（その 11)である。
[図 39]図 39は、本発明の第 2実施形態に係る半導体ウェハ構造に対するテスト工程 の断面図である。
[図 40]図 40は、本発明の第 2実施形態に係る半導体ウェハ装置に対するダイシング 工程の断面図である。
[図 41]図 41は、本発明の第 2実施形態に係る半導体ウェハ装置における、第 1、第 2 導体パターンとブロック導電膜の平面レイアウトを示す拡大平面図である。
[図 42]図 42は、本発明の第 2実施形態に係る半導体ウェハ装置におけるブロック膜 の平面レイアウトを示す拡大平面図である。
[図 43]図 43は、本発明の第 2実施形態において、図 37に示す工程を終了した後の 導体パターン近傍の拡大平面図である。
[図 44]図 44は、比較例に係る半導体ウェハ構造の断面図である。
発明を実施するための最良の形態
[0026] 以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する
[0027] (1)第 1実施形態
図 1〜図 19は、本発明の第 1実施形態に係る半導体ウェハ構造の製造途中の断 面図である。
[0028] 最初に、図 1 (a)に示す断面構造を得るまでの工程について説明する。
[0029] まず、 n型又は p型のシリコン（半導体)基板 10の表面を熱酸ィ匕することにより素子分 離絶縁膜 11を形成し、この素子分離絶縁膜 11でトランジスタの活性領域を画定する 。このような素子分離構造は LOCOS(Local Oxidation of Silicon)と呼ばれる力 これ に代えて STI(Shallow Trench Isolation)を採用してもよい。 [0030] また、シリコン基板 10は、例えば直径が 8インチのシリコンウェハであって、図示の ように、チップ領域 Iとスクライブ領域 IIとを有する。このうち、チップ領域 Iは、後で強誘 電体キャパシタ等が形成される回路形成領域 Iと、ボンディングパッド等が形成される 周辺領域 Iとに大別される。
P
[0031] 次いで、シリコン基板 10の活性領域に p型不純物、例えばボロンを導入して pゥエル 12を形成した後、その活性領域の表面を熱酸ィ匕することにより、ゲート絶縁膜 14とな る熱酸化膜を約 6〜7nmの厚さに形成する。
[0032] 続いて、シリコン基板 10の上側全面に、厚さ約 50應の非晶質シリコン膜と厚さ約 1 50應のタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて 多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパ ターニングして、シリコン基板 10上にゲート電極 15を形成する。
[0033] そのゲート絶縁膜 15は、 pゥエル 12上に互いに平行に二つ形成され、その各々は ワード線の一部を構成する。
[0034] 更に、ゲート電極 15をマスクにするイオン注入により、ゲート電極 15の横のシリコン 基板 10に n型不純物としてリンを導入し、第 1、第 2ソース/ドレインエクステンション 1 7a、 17bを形成する。
[0035] その後に、シリコン基板 10の上側全面に絶縁膜を形成し、その絶縁膜をエッチバッ クしてゲート電極 15の横に絶縁性スぺーサ 18として残す。その絶縁膜として、例え ば CVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
[0036] 続いて、この絶縁性スぺーサ 18とゲート電極 15をマスクにしながら、シリコン基板 1 0に砒素等の n型不純物を再びイオン注入することにより、ゲート電極 15の側方のシリ コン基板 10に第 1、第 2ソース Zドレイン領域 19a、 19bを形成する。
[0037] 更に、シリコン基板 10の上側全面に、スパッタ法によりコバルト膜等の高融点金属 膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることによ り、第 1、第 2ソース/ドレイン領域 19a、 19bにおけるシリコン基板 10上にコバルトシ リサイド層等の高融点シリサイド層 22を形成し、各ソース Zドレイン領域 19a、 19bを 低抵抗化する。なお、このような高融点金属シリサイド層 22は、周辺領域 Iとスクライ
P
ブ領域 IIのそれぞれにおけるシリコン基板 10の表層にも形成される。 [0038] その後に、素子分離絶縁膜 11の上等で未反応となっている高融点金属層をゥエツ トエッチングして除去する。
[0039] ここまでの工程により、シリコン基板 10の活性領域には、ゲート絶縁膜 14、ゲート電 極 15、及び第 1、第 2ソース Zドレイン領域 19a、 19b等によって構成される第 1、第 2 MOSトランジスタ TR 、 TRが形成されたことになる。
1 2
[0040] 次に、図 1 (b)に示すように、シリコン基板 10の上側全面に、プラズマ CVD法で酸窒 化シリコン (SiON)膜を厚さ約 200應に形成し、それをカバー絶縁膜 24とする。
[0041] 更に、 TEOS(tetra ethoxy silane)ガスを使用するプラズマ CVD法により、このカバー 絶縁膜 24の上に下地絶縁膜 25として酸ィ匕シリコン (SiO)膜を厚さ約 600應に形成し た後、 CMP(Chemical Mechanical Polishing)法で下地絶縁膜 25を約 200nm程度研 磨し、下地絶縁膜 25の上面を平坦化する。
[0042] 次に、図 2 (a)に示す断面構造を得るまでの工程について説明する。
[0043] まず、下地絶縁膜 25の上に、スパッタ法により下部電極用導電膜 27としてプラチナ 膜を形成する。この下部電極用導電膜 27は、後でパターユングされてキャパシタ下 部電極になり、その膜厚は約 155nmである。
[0044] 更に、第 1絶縁膜 27の上に、スパッタ法により PZT膜を 150〜200nmの厚さに形成 して、この PZT膜を強誘電体膜 28とする。
[0045] なお、強誘電体膜 28の成膜方法としては、スパッタ法の他に、 MOCVD(Metal Orga nic CVD)法やゾル.ゲル法もある。更に、強誘電体膜 28の材料は上記の PZTに限定 されず、 SrBi Ta O 、 SrBi (Ta Nb ) O 、 Bi Ti O 等の Bi層状構造化合物や、 PZTに
2 2 9 2 x 1-x 2 9 4 2 12
ランタンをドープした PLZT(Pb La Zr Ti O )、或いはその他の金属酸化物強誘電
1 1 3
体で強誘電体膜 28を構成してもよ ヽ。
[0046] ここで、スパッタ法で形成された PZTは、成膜直後では殆ど結晶化しておらず、強誘 電体特性に乏しい。そこで、強誘電体膜 28を構成する PZTを結晶化させるための結 晶化ァニールとして、酸素含有雰囲気中で基板温度を約 585°Cとする RTA(Rapid Th ermal Anneal)を約 90秒間行う。なお、 MOCVD法で強誘電体膜 28を形成する場合 は、この結晶化ァニールは不要である。
[0047] 次に、上記の強誘電体膜 28の上に、スパッタ法で第 1酸化イリジウム (IrO )膜を厚さ 約 50應に形成し、この第 1酸化イリジウム膜に対して RTAを施す。その RTAの条件は 特に限定されないが、本実施形態では、酸素含有雰囲気中で基板温度を 725°C、 処理時間を 20秒とする。
[0048] その後に、第 1酸化イリジウム膜の上にスパッタ法により第 2酸化イリジウム膜を厚さ 約 200應に形成し、これら第 1、第 2酸化イリジウム膜よりなる積層膜を上部電極用導 電膜 29とする。
[0049] なお、上記した下部電極用導電膜 27を形成する前に、スパッタ法により下地絶縁 膜 25上にアルミナ (A1 0 )膜を薄ぐ例えば 20nm程度の厚さ形成してもよい。このよう
2 3
にすると、下地絶縁膜 25上に下部電極用導電膜 27を直接形成する場合と比較して 、下部電極用導電膜 27を構成するプラチナの配向性が良好となる。そして、その下 部電極用導電膜 27の配向の作用によって、強誘電体膜 28を構成する PZTの配向が 揃えられ、強誘電体膜 28の強誘電体特性が向上する。
[0050] 次 、で、図 2 (b)に示すように、フォトリソグラフィとエッチングにより上部電極用導電 膜 29をパターユングして上部電極 29aを形成する。そして、このパターユングにより 強誘電体膜 28が受けたダメージを回復させるために、強誘電体膜 28に対する回復 ァニールを縦型炉内で行う。この回復ァニールは酸素含有雰囲気において行われ、 その条件は、例えば、基板温度 650°C、処理時間 60分である。
[0051] 続いて、図 3 (a)に示すように、フォトリソグラフィとエッチングにより強誘電体膜 28を ノターニングし、 PZT等の強誘電体材料で構成されるキャパシタ誘電体膜 28aを形 成する。このパターユングでキャパシタ誘電体膜 28aが受けたダメージは回復ァニー ルによって回復される。この回復ァニールは、上記と同様に縦型炉を用いて酸素含 有雰囲気中で行われ、その条件として基板温度 350°C、処理時間 60分が採用され る。
[0052] 次に、図 3 (b)に示すように、シリコン基板 10の上側全面に、水素や水分等の還元 性物質力 キャパシタ誘電体膜 28aを保護するための第 1アルミナ膜 31をスパッタ法 で厚さ約 50nmに形成する。そして、スパッタによりキャパシタ誘電体膜 28aが受けた ダメージを回復させるために、酸素含有雰囲気中で基板温度を 550°Cとする回復ァ ニールを約 60分間行う。この回復ァニールは、例えば縦型炉を用いて行われる。 [0053] 次いで、図 4 (a)に示すように、フォトリソグラフィとエッチングにより、下部電極用導 電膜 27と第 1アルミナ膜 31とをパターユングし、キャパシタ誘電体膜 28aの下の下部 電極用導電膜 27を下部電極 27aにすると共に、この下部電極 27aを覆うように第 1ァ ルミナ膜 31を残す。
[0054] その後に、プロセス中にキャパシタ誘電体 28aが受けたダメージを回復させるため に、縦型炉において、基板温度 550°C、処理時間 60分の条件で、酸素含有雰囲気 中にお 、てキャパシタ誘電体膜 28aに回復ァニールを施す。
[0055] ここまでの工程により、シリコン基板 10のチップ領域 Iには、下部電極 27a、キャパシ タ誘電体膜 28a、及び上部電極 29aをこの順に積層してなるキャパシタ Qが形成され たことになる。
[0056] 続いて、図 4 (b)に示すように、シリコン基板 10の上側全面に、キャパシタ誘電体膜 28aを保護するための第 2アルミナ膜 33をスパッタ法で約 20nmの厚さに形成する。こ の第 2アルミナ膜 33は、その下の第 1アルミナ膜 31と協同して、水素や水分等の還 元性物質がキャパシタ誘電体膜 28aに至るのを防止し、キャパシタ誘電体膜 28aが 還元されてその強誘電体特性が劣化するのを抑えるように機能する。
[0057] その後に、基板温度 550°C、処理時間 60分の条件で、酸素含有雰囲気となってい る縦型炉内においてキャパシタ誘電体膜 28aに対して回復ァニールを施す。
[0058] 更に、図 5 (a)に示すように、 TEOSガスを使用するプラズマ CVD法により、上記の第 2アルミナ膜 33上に酸ィ匕シリコン膜を厚さ約 1500 に形成し、その酸ィ匕シリコン膜 を第 1絶縁膜 34とする。この後に、第 1絶縁膜 34の上面を CMP法で研磨して平坦ィ匕 する。
[0059] これにより、キャパシタ Qの上に、第 2アルミナ膜 33と第 1絶縁膜 34とで構成される 第 1層間絶縁膜 35が形成されたことになる。なお、本明細書において層間絶縁膜と は、その上面に配線が形成される絶縁膜のことを言う。
[0060] 次に、図 5 (b)に示す断面構造を得るまでの工程について説明する。
[0061] まず、フォトリソグラフィとドライエッチングにより、第 1層間絶縁膜 35、下地絶縁膜 2 5、及びカバー絶縁膜 24をパターユングして、回路形成領域 Iにおけるこれらの膜に 第 1、第 2コンタクトホール 35a 35bを形成すると共に、周辺領域 Iに第 1溝 35cを形 成する。
[0062] このドライエッチングは、平行平板型プラズマエッチング装置（不図示）にお 、て 3ス テツプのエッチングで行われる。その第 1ステップのエッチングでは、 C F、 0、及び
4 8 2
Arの混合ガスがエッチングガスとして用いられ、カバー絶縁膜 24をエッチングストツ パ膜にしながら、第 1層間絶縁膜 35から下地絶縁膜 25までがエッチングされる。
[0063] 次の第 2ステップでは、エッチングガスとして 0と Arとの混合ガスを用い、これらのガ
2
スのスパッタ作用により、第 1ステップでホール内に生じたエッチング生成物を除去す る。
[0064] そして、第 3ステップのエッチングでは、 C F、 CF、 0、及び Arの混合ガスをエッチ
4 8 4 2
ングガスにしてカバー絶縁膜 24がエッチングされる。
[0065] 上記のようにして形成されたコンタクトホールのうち、第 1、第 2コンタクトホール 35a
、 35bは、第 1、第 2ソース Zドレイン領域 19a、 19bの上に形成される。
[0066] 一方、第 1溝 35cは、周辺領域 Iにおいてシリコン基板 10に至る深さに形成される。
P
[0067] その後、第 1、第 2コンタクトホール 35a、 35bと第 1溝 35cのそれぞれの内面と第 1 層間絶縁膜 35の上面に、スパッタ法によりチタン (Ti)膜と窒化チタン (TiN)膜をそれぞ れ厚さ 20nm、 50nmに形成し、これらの膜をグルー膜とする。次いで、このグルー膜 の上に、六フツイ匕タングステンガスを使用する CVD法でタングステン膜を形成し、この タングステン膜で第 1、第 2コンタクトホール 35a、 35bと第 1溝 35cとを完全に埋め込 む。
[0068] その後に、第 1層間絶縁膜 35上の余分なグルー膜とタングステン膜とを CMP法で 研磨して除去し、これらの膜を第 1、第 2コンタクトホール 35a、 35bと第 1溝 35c内に のみ残す。
[0069] 第 1、第 2コンタクトホール 35a、 35b内に残されたグルー膜とタングステン膜は、第 1、第 2ソース/ドレイン領域 19a、 19bと電気的に接続された第 1、第 2コンタクトブラ グ 40a、 40bとなる。
[0070] これに対し、周辺領域 Iの第 1溝 35c内のグルー膜とタングステン膜は、第 1のフエ
P
ンス状導電性プラグ 40cとなる。
[0071] 図 22は、このフェンス状導電性プラグ 40cの平面レイアウトを示す拡大平面図であ り、既述の図 5 (b)における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 22
P
の F1— F1線に沿う断面図に相当する。
[0072] 図 22に示されるように、フェンス状導電性プラグ 40cは、回路形成領域 Iを囲うよう にフェンス状に形成される。
[0073] ここで、第 1、第 2コンタクトプラグ 40a、 40b (図 5 (b)参照）は、非常に酸ィ匕され易い タングステンを主に構成されているため、酸素含有雰囲気中で容易に酸ィ匕してコンタ タト不良を引き起こす恐れがある。
[0074] そこで、次の工程では、図 6に示すように、シリコン基板 10の上側全面に酸ィ匕防止 絶縁膜 41として CVD法により酸窒化シリコン膜を厚さ約 100應に形成し、この酸ィ匕 防止絶縁膜 41により第 1、第 2コンタクトプラグ 40a、 40bの酸化を防止する。
[0075] その後、フォトリソグラフィとエッチングにより、酸ィ匕防止絶縁膜 41から第 1アルミナ 膜 31までをパターユングして、上部電極 29a上のこれらの絶縁膜に第 1開口 35dを 形成すると共に、下部電極 27aの上に第 2開口 35eを形成する。
[0076] その後に、ここまでの工程でキャパシタ誘電体膜 28aが受けたダメージを回復させ るために、酸素含有雰囲気となっている縦型炉にシリコン基板 10を入れ、基板温度 5
00°C、処理時間 60分の条件で、キャパシタ誘電体膜 28aに対して六回目の回復ァ ニールを施す。
[0077] 次に、図 7に示す断面構造を得るまでの工程について説明する。
[0078] まず、第 1層間絶縁膜 35、第 1、第 2コンタクトプラグ 40a、 40b、及び第 1のフェンス 状導電性プラグ 40cのそれぞれの上面に、スパッタ法により金属積層膜を形成する。 本実施形態では、その金属積層膜として、約 150應の厚さの窒化チタン膜、約 550η mの厚さの銅含有アルミニウム膜、約 5nmの厚さのチタン膜、及び約 150nmの厚さの 窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタ Q上の第 1、第 2開 口 35d、 35e内にも形成される。
[0079] そして、フォトリソグラフィとエッチングでこの金属積層膜をパターユングすることによ り、回路形成領域 Iにおける第 1層間絶縁膜 35上に第 1金属配線 41aを形成すると 共に、周辺領域 Iにおける第 1のフェンス状導電性プラグ 40c上に第 1のリング状導
P
体パターン 4 lbを形成する。 [0080] なお、その第 1金属配線 41aのうち、キャパシタ Qの上に形成されたものは、第 1、第 2開口 35d 35eを通じてそれぞれ上部電極 29a、下部電極 27aと電気的に接続され る。
[0081] その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度 350°C N流
2 量 20リットル Z分、及び処理時間 30分の条件で第 1層間絶縁膜 35をァニールして 脱水する。
[0082] 図 23は、この工程で形成された第 1のリング状導体パターン 41bの平面レイアウトを 示す拡大平面図であり、既述の図 7における周辺領域 Iとスクライブ領域 IIのそれぞ
P
れの断面は、図 23の F2— F2線に沿う断面図に相当する。
[0083] 図 23に示されるように、第 1のリング状導体パターン 4 lbは、第 1のフェンス状導電 性プラグ 40cの上にリング状に形成される。
[0084] 次に、図 8に示す断面構造を得るまでの工程について説明する。
[0085] まず、シリコン基板 10の上側全面に、第 1キャパシタ保護絶縁膜 46としてスパッタ 法によりアルミナ膜を形成する。
[0086] この第 1キャパシタ保護絶縁膜 46は、水素や水分等の還元性物質をブロックしてキ ャパシタ誘電体膜 28aを保護する機能を有する。このような機能を有する絶縁膜とし ては、上記したアルミナ膜の他に酸ィ匕チタン (ΉΟ )膜もある。
2
[0087] 次に、反応ガスとして TEOSガスとを使用するプラズマ CVD法により、第 1キャパシタ 保護絶縁膜 46上に第 2絶縁膜 47として酸ィ匕シリコン膜を形成した後、 CMP法により この第 2絶縁膜 47を研磨して平坦ィ匕する。平坦ィ匕後の第 2絶縁膜 47の厚さは、第 1 金属配線 45a上で約 lOOOnmとなる。
[0088] そして、 N 0プラズマ処理によりこの第 2絶縁膜 47を脱水した後、外部雰囲気に含
2
まれる水素や水分等の還元性物質がキャパシタ誘電体膜 28aに至るのを防ぐために 、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法で第 2絶縁膜 47 上に約 50 の厚さに形成し、このアルミナ膜を第 2キャパシタ保護絶縁膜 48とする。
[0089] 第 2キャパシタ保護絶縁膜 48はアルミナ膜に限定されな 、。第 1キャパシタ保護絶 縁膜 46と同様に、第 2キャパシタ保護絶縁膜 48として酸ィ匕チタン膜を形成してもよい [0090] 次 、で、 TEOSガスを使用するプラズマ CVD法により、第 2キャパシタ保護絶縁膜 48 の上に酸ィ匕シリコン膜を形成して、この酸ィ匕シリコン膜を第 1キャップ絶縁膜 49とする 。この第 1キャップ絶縁膜 49の厚さは、例えば約 lOOnmである。
[0091] その後に、 N 0プラズマ処理によりこの第 1キャップ絶縁膜 49を脱水する。
2
[0092] ここまでの工程により、第 1金属配線 41aとリング状導体パターン 41bの上に、第 1 第 2キャパシタ保護絶縁膜 46 48、第 2絶縁膜 47、及び第 1キャップ絶縁膜 49で構 成される第 2層間絶縁膜 50が形成されたことになる。
[0093] 次に、図 9に示す断面構造を得るまでの工程について説明する。
[0094] まず、フォトリソグラフィとドライエッチングにより第 2層間絶縁膜 50をパターユングし 、回路形成領域 Iにおける第 1金属配線 41aの上に第 1ホール 50aを形成すると共に 、周辺領域 Iにおけるリング状導体パターン 41bの上に第 2溝 50bを形成する。その
P
ようなドライエッチングは、例えば、エッチングガスとして C F Ar 0の混合ガスを用
4 8 2
、ながら、平行平板型プラズマエッチングチャンバ内にぉ 、て行われる。
[0095] 次いで、第 2層間絶縁膜 50上と、第 1ホール 50aと第 2溝 50bのそれぞれの内面に 、グルー膜としてスパッタ法により窒化チタン膜を厚さ約 150 に形成する。
[0096] 更に、六フッ化タングステンガスを使用するプラズマ CVD法により、このグルー膜の 上にタングステン膜を形成し、このタングステン膜で第 1ホール 50aと第 2溝 50bとを 完全に埋め込む。
[0097] その後に、第 2層間絶縁膜 50上の余分なグルー膜とタングステン膜とを CMP法によ り研磨して除去し、これらの膜を第 1ホール 50aと第 2溝 50b内にのみ残す。なお、本 工程では、 CMP法に代えてエッチバック法を採用してもよ 、。
[0098] このようにして第 1ホール 50a内に残されたグルー膜とタングステン膜は、第 1金属 配線 41 aと電気的に接続された第 1導電性プラグ 57aとなる。
[0099] また、第 2溝 50a内に残されたグルー膜とタングステン膜は、第 2のフェンス状導電 性プラグ 57bとなる。
[0100] なお、この第 2のフェンス状導電性プラグ 57bの平面形状は、図 22で示した第 1の フェンス状導電性プラグ 40cのそれと同様なので、それを図示することは省略する。
[0101] 次いで、図 10に示すように、第 2層間絶縁膜 50、第 1導電性プラグ 57a、及び第 2 のフェンス状導電性プラグ 57bのそれぞれの上にスパッタ法により金属積層膜を形成 し、その金属積層膜をパターユングしてチップ領域 Iに第 2金属配線 55aと第 2のリン グ状導体パターン 55bを形成する。
[0102] その金属積層膜は、例えば、下力も厚さ約 550應の銅含有アルミニウム膜、厚さ約
5nmのチタン膜、そして厚さ約 150nmの窒化チタン膜である。
[0103] また、第 2のリング状導体パターン 55bの平面形状は、図 23で説明した第 1のリング 状導体パターン 41bの平面形状と同じなので、それを図示するのは省略する。
[0104] 続いて、図 11に示すように、第 2層間絶縁膜 50、第 2金属配線 55a、及び第 2のリ ング状導体パターン 55bのそれぞれの上に、 TEOSガスを使用するプラズマ CVD法 で酸ィ匕シリコン膜を厚さ約 2200應に形成し、この酸ィ匕シリコン膜を第 3絶縁膜 51と する。
[0105] そして、 CMP法で第 3絶縁膜 51の上面を研磨して平坦ィ匕した後、 N 0プラズマ処理
2
により第 3絶縁膜 51を脱水する。その N 0プラズマ処理は、 CVD装置において、例え
2
ば基板温度 350°C、処理時間 4分の条件で行われる。
[0106] 次に、還元性物質力もキャパシタ誘電体膜 28aを保護するための第 3キャパシタ保 護絶縁膜 52として、第 3絶縁膜 51の上にスパッタ法でアルミナ膜を約 50應の厚さに 形成する。なお、アルミナ膜に代えて、酸ィ匕チタン膜を第 3キャパシタ保護絶縁膜 52 として形成してちょい。
[0107] 次いで、 TEOSガスを使用するプラズマ CVD法により、第 3キャパシタ保護絶縁膜 52 の上に酸ィ匕シリコン膜を厚さ約 100應に形成し、この酸ィ匕シリコン膜を第 2キャップ絶 縁膜 53とする。
[0108] その後に、 CVD装置内において基板温度 350°C、処理時間 2分の条件で第 2キヤ ップ絶縁膜 53に対して N 0プラズマ処理を施し、第 2キャップ絶縁膜 53を脱水する。
2
[0109] ここまででの工程により、第 2金属配線 55aと第 2のリング状導体パターン 55bのそ れぞれの上には、第 3絶縁膜 51、第 3キャパシタ保護絶縁膜 52、及び第 2キャップ絶 縁膜 53を積層してなる第 3層間絶縁膜 54が形成されたことになる。本実施形態では 、この第 3層間絶縁膜 54が最上層の層間絶縁膜となる。
[0110] 次に、図 12に示す断面構造を得るまでの工程について説明する。 [0111] まず、フォトリソグラフィとドライエッチングにより第 3層間絶縁膜 54をパターユングし 、第 2金属配線 55aの上に第 2ホール 54aを形成すると共に、第 2のリング状導体パタ ーン 55bの上に第 3溝 54bを形成する。
[0112] このドライエッチングは、例えば平行平板型プラズマエッチングチャンバにおいて、 C F、 Ar、及び 0の混合ガスをエッチングガスとして採用することで行われる。
4 8 2
[0113] 次いで、第 3層間絶縁膜 54上と、第 2ホール 54aと第 3溝 54bのそれぞれの内面に 、グルー膜としてスパッタ法により窒化チタン膜を厚さ約 50應に形成する。そして、第 2ホール 54aと第 3溝 54bを完全に埋める厚さ、例えば厚さ約 650nmのタングステン 膜を CVD法でグルー膜上に形成する。
[0114] その後に、第 3層間絶縁膜 54上の余分なグルー膜とタングステン膜とを CMP法によ り研磨し、これらの膜を第 2ホール 54aと第 3溝 54bのそれぞれの中にのみ残す。
[0115] 第 2ホール 54a内に残されたグルー膜とタングステン膜は、第 2金属配線 55aと電気 的に接続された第 2導電性プラグ 56aとされる。
[0116] 一方、第 3溝 54bでは、上記のグルー膜とタングステン膜が第 3のフェンス状導電性 プラグ 56bとされる。
[0117] この第 3のフェンス状導電性プラグ 56bは、その下の第 1及び第 2のフェンス状導電 性プラグ 40c、 57b,そして第 1及び第 2のリング状導体パターン 41b、 55bと共に耐 湿リング SLを構成する。この耐湿リング SLは、シリコン基板 10をダイシングしてチップ に個片化した後に、チップの外部から水分や水素等の還元性物質がキャパシタ誘電 体膜 28aに至るのを防止するよう機能し、本実施形態ではシリコン基板 10の表面力も 第 3層間絶縁膜 54の上面に達する高さを有する。
[0118] 次いで、図 13に示すように、第 3層間絶縁膜 54、第 2導電性プラグ 56a、及び第 3 のフェンス状導電性プラグ 56bのそれぞれの上に、水素や水分に対するブロック性に 優れた絶縁膜、例えば窒化シリコン (SiN)膜を CVD法により約 150應の厚さに形成し 、それをブロック膜 58とする。上記のようなブロック性を呈する絶縁膜としては、窒化 シリコン膜の他に、酸窒化シリコン (SiON)膜、アルミナ膜、及び酸化チタン膜もあり、こ れらの膜のいずれかをブロック膜 58として採用し得る。なお、これらの膜のうち、酸窒 化シリコン膜は CVD法で形成され、アルミナ膜と酸ィ匕チタン膜はスパッタ法により形成 される。
[0119] 次に、図 14に示すように、耐湿リング SLの上方にリング状の第 1レジストパターン 59 を形成する。そして、この第 1レジストパターン 59をマスクにしてブロック膜 58をエッチ ングすることにより、第 3のリング状導電性プラグ 56bとその周囲の第 3層間絶縁膜 54 上にのみブロック膜 58を残す。
[0120] 図 24は、このブロック膜 58の平面レイアウトを示す拡大平面図であり、既述の図 14 における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 24の F3— F3線に沿う
P
断面図に相当する。
[0121] 図 24に示されるように、ブロック膜 58の平面形状は、耐湿リング SLと同様にリング状 である。
[0122] この後に、エッチングのマスクとして使用した第 1レジストパターン 59 (図 15参照）は 除去される。
[0123] 続いて、図 15に示すように、ブロック膜 58、第 2導電性プラグ 56a、及び第 3層間絶 縁膜 54のそれぞれの上面に、スパッタ法によりアルミニウム膜 60aを約 500nmの厚さ に形成する。そのアルミニウム膜 60aには銅も含まれる。
[0124] 更に、アルミニウム膜 60aの上にスパッタ法により厚さ約 150nmの窒化チタン膜 60b を形成し、この窒化チタン膜 60bとアルミニウム膜 60aとを金属積層膜 60とする。
[0125] 次に、図 16に示す断面構造を得るまでの工程について説明する。
[0126] まず、金属積層膜 60の上に第 2レジストパターン 62を形成する。
[0127] 次いで、この第 2レジストパターン 62をマスクにして金属積層膜 60をエッチングする ことにより、回路形成領域 Iに第 3金属配線 60cを形成すると共に、周辺領域 Iに電極 c p 用導体パターン 60dを形成する。
[0128] このエッチングでは、金属積層膜 60のエッチング残渣を残さないため、オーバーェ ツチングが行われる。このようにオーバーエッチングをしても、金属積層膜 60の下の 第 2キャップ膜 53がエッチングを吸収するように機能するので、厚さが約 50應と薄 ヽ 第 3キャパシタ保護絶縁膜 52が本工程においてエッチングされるのを防ぐことができ る。
[0129] このように電極用導体パターン 60dを形成した後、第 2レジストパターン 62は除去さ れる。
[0130] 図 25は、この電極用導体パターン 60dの平面レイアウトを示す拡大平面図であり、 既述の図 16における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 25の F4
P
F4線に沿う断面図に相当する。
[0131] 図 25に示されるように、電極用導体パターン 60dは、周辺領域 Iカもスクライブ領域
P
IIに延在し、該周辺領域 Iに電極パッド 60eを備えると共に、スクライブ領域 IIに試験
P
用パッド 60 備える。
[0132] その電極パッド 60eの機能は特に限定されないが、本実施形態では、金線等のボ ンデイングワイヤがボンディングされるボンディングパッドとして電極パッド 60eを使用 する。なお、ボンディングパッドに代えて、はんだバンプや金バンプ等の柱状電極が 接合されるパッドとして電極パッド 60eを使用してもょ 、。
[0133] 図 16に示されるように、電極パッド 60eの下には複数の第 2導電性プラグ 56aが密 集して設けられ、ワイヤボンディング時の機械的衝撃に電極パッド 60eが耐え得る構 造となっている。
[0134] 一方、試験用パッド 60fはウェハレベルで試験を行う際に使用され、試験時にはこ の試験用パッド 60fに試験プローブが当接され、回路形成領域 Iに形成された回路 が正常に機能する力否かがテストされる。
[0135] 続いて、図 17に示すように、シリコン基板 10の上側全面に、 TEOSガスを使用する C
VD法により酸ィ匕シリコン膜を厚さ約 100應に形成し、その酸ィ匕シリコン膜を第 1パッ シベーシヨン膜 65とする。
[0136] 次いで、第 1パッシベーシヨン膜 65に対して N 0プラズマ処理を行うことにより、第 1
2
ノ ッシベーシヨン膜 65を脱水すると共に、その表面を窒化して水分の再付着を防止 する。このような N 0プラズマ処理は、例えば、基板温度 350°C、処理時間 2分の条
2
件で行われる。
[0137] 更に、この第 1パッシベーシヨン膜 65の上に、第 2パッシベーシヨン膜 66として CVD 法により窒化シリコン膜を厚さ約 350應に形成する。
[0138] 続いて、図 18に示すように、周辺領域 Iに第 1窓 67aを有し、且つスクライブ領域 II
P
に第 2窓 67bを有する第 3レジストパターン 67を第 2パッシベーシヨン膜 66の上に形 成する。
[0139] そして、この第 3レジストパターン 67をマスクにして第 1、第 2パッシベーシヨン膜 65 、 66をドライエッチングすることにより、これらの膜に図示のような第 3、第 4開口 66a、 66bを形成する。このドライエッチングは、例えば平行平板プラズマエッチング装置（ 不図示）を用いて行われ、 CHF、 CF、及び 0の混合ガスがエッチングガスとして採
3 4 2
用される。
[0140] この後に、第 3レジストパターン 67は除去される。
[0141] 次に、図 19に示す断面構造を得るまでの工程について説明する。
[0142] まず、第 2パッシベーシヨン膜 66上と各開口 66a、 66bの中に感光性ポリイミドを塗 布し、厚さが約 3 mのポリイミド塗膜を形成する。次いで、このポリイミド塗膜を露光、 現像した後、窒素雰囲気の横型炉においてポリイミド塗膜を加熱して硬化する。その 硬化条件は特に限定されないが、本実施形態では、その条件として基板温度 310°C 、窒素流量 100リットル Z分、処理時間 40分を採用する。
[0143] これにより、図 19に示すように、電極パッド 60eと試験用パッド 60fのそれぞれの上 方に第 5、第 6開口 68a、 68bを備えた保護絶縁膜 68が形成される。
[0144] 図 26は、この工程を終了した後の電極用導体パターン 60d近傍の拡大平面図であ り、既述の図 19における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 26の
P
F5 F5線に沿う断面図に相当する。
[0145] ここまでの工程により、本実施形態に係る半導体ウェハ構造の基本構造が完成し た。
[0146] 図 27は、この半導体ウェハ構造の全体平面図である。これに示されるように、シリコ ン基板 10には、複数のチップ領域 Iが画定されている。
[0147] この後は、テスト工程と、チップ領域 I毎にシリコン基板 10を切断するダイシング工程 に移る。これらの工程について、図 20及び図 21を参照しながら説明する。
[0148] まず、テスト工程では、図 20に示すように、スクライブ領域 IIに形成した試験用パッド
60fにプローブ 69を当接させ、回路領域 Iに形成された回路が正常に動作するかど うかがウェハレベルでテストする。
[0149] そして、ウェハレベルでのテストに合格した場合は、スクライブ領域 IIからダイシング を行うことにより、図 21に示すような半導体チップ (半導体装置) 70を複数得る。
[0150] そのダイシングでは、スクライブ領域 IIに形成されていた試験用パッド 60f (図 20参 照）が切断されるので、ダイシング面 (切断面） 71に電極用導体パターン 60dの断面
60gが露出することになる。
[0151] 以上により、本実施形態の主要工程が終了したことになる。
[0152] 上記した本実施形態に係る半導体ウェハ構造によれば、図 20に示したように、ボン デイング等が行われる電極パッド 60eとは別に、スクライブ領域 IIにおける電極用導体 パターン 60dに試験用パッド 60fを設け、この試験用パッド 60fにプローブ 69を当接 させてテストを行う。
[0153] 従って、テストを行うときに、プローブ 69から試験用パッド 60fに機械的な衝撃が加 わっても、試験用パッド 60fから離れて形成された電極用パッド 60eに損傷やクラック が発生することは無い。その結果、電極パッド 60eに損傷等が発生した場合に見られ るような、電極パッド 60eの周囲力もキャパシタ誘電体膜 28aに至る水分の侵入経路 が形成されな 、ので、ウェハレベルでのテストに起因するキャパシタ誘電体膜 28aの 劣化を防止することができる。
[0154] また、電極パッド 60eに損傷が発生する懸念がこのように無いことから、試験用パッ ド 60fにプローブ 69を当てる回数に上限を設ける必要が無ぐ試験用パッド 60fにプ ローブを何度でも当てることが可能となり、制約の無い自由なテストを行うことができる ようになる。
[0155] し力も、その試験用パッド 60fと電極パッド 60eは同一の電極用導体パターン 60dに 形成されるので、それらを別々の導体パターンにより構成する場合と比較して、各パ ターン 60e、 60fを形成するのに必要な工程数を削減でき、半導体ウェハ装置の製 造コストを安価にすることができる。
[0156] 更に、本実施形態に係る半導体装置によれば、図 21に示したように、周辺領域 Iに
P
形成される耐湿リング SLをシリコン基板 10の表面力も第 3層間絶縁膜 54の上面に達 する高さに形成すると共に、この耐湿リング SL上とその周囲の第 3層間絶縁膜 54に ブロック膜 58を形成した。
[0157] このような高さを有する耐湿リング SLとブロック膜 58とを形成したことで、図 21の経 路 Aに示すような半導体装置の横方向力 の水分等の還元性物質の侵入経路を断 ち切ることができ、半導体チップに個片化した後にキャパシタ誘電体膜 28aが還元性 物質に曝されて劣化するのを防止できる。
[0158] このような試験用パッド 60fの損傷防止と還元性物質の侵入阻止により、本実施形 態では半導体装置の PT/FT歩留まりが向上すると共に、ダイシング後の半導体装置 が故障するまでの寿命を延ばすことができる。なお、 PT/FT歩留まりとは、ウェハレべ ルでのテスト (Primary Test)の良品取得率 RTと、ダイシング後のチップ状態でのテスト (Final Test)の良品取得率 FTとの比を言う。
[0159] また、本実施形態では、第 3層間絶縁膜 54として、第 3キャパシタ保護絶縁膜 52を 含む積層膜を採用したので、還元性物質のブロック性に優れた第 3キャパシタ保護 絶縁膜 52により、図 21の経路 Bに示すような半導体装置の上方向からの還元性物質 の侵入経路を断ち切ることができ、キャパシタ誘電体膜 28aの劣化をより確実に防止 することが可能となる。
[0160] また、上記したブロック膜 58は、窒化シリコン膜、酸窒化シリコン (SiON)膜、アルミナ 膜、及び酸化チタン膜等の絶縁膜等よりなり、且つ、第 3のフェンス状導電性プラグ 5 6bを覆う大きさに形成されるので、耐湿リング SLと電極用導体パターン 60dとが電気 的に絶縁された構造となる。そのため、ウェハレベルでの試験を行うとき（図 20参照） 、プローブ 69から供給される試験電流が耐湿リング SLを介してシリコン基板 10に流 れるのを防止できる。その結果、回路形成領域 Iに形成された回路に、所望の電流 量の試験電流を供給することができ、ウェハレベルでのテストを確実に行うことができ る。
[0161] なお、本実施形態では、シリコン基板 10の上に耐湿リング SLを直接形成した力 本 発明はこれに限定されない。例えば、周辺領域 Iのシリコン基板 10上に素子分離絶
P
縁膜 11を形成し、その素子分離絶縁膜 11上に耐湿リング SLを形成するようにしても よい。但し、外部力 の還元性物質をブロックするという観点からは、本実施形態のよ うに、共に導電性材料カゝらなる耐湿リング SLとシリコン基板 10とを直接接続するのが 好ましい。これについては、次の第 2実施形態でも同様である。
[0162] (2)第 2実施形態 図 28〜図 38は、本発明の第 2実施形態に係る半導体ウェハ構造の製造途中の断 面図である。
[0163] 本実施形態に係る半導体ウェハ構造を作製するには、まず、第 1実施形態で説明 した図 1 (a)〜図 12の工程を行う。
[0164] 次いで、図 28に示すように、シリコン基板 10の上側全面にスパッタ法によりアルミ- ゥム膜 77aを厚さ約 500nmに形成する。このアルミニウム膜 77aには銅も含まれる。そ して、このアルミニウム膜 77aの上に、スパッタ法により厚さ約 150nmの窒化チタン膜 77bを形成し、この窒化チタン膜 77bとアルミニウム膜 77aとを第 1導電膜 77とする。
[0165] 次に、図 29に示すように、第 1導電膜 77上に第 4レジストパターン 78を形成した後 、この第 4レジストパターン 78をマスクにして第 1導電膜 77をエッチングすることにより 、チップ領域 Iに第 3金属配線 77cを形成する。
[0166] また、このエッチングでは、周辺領域 Iとスクライブ領域 IIに第 1、第 2下部導体バタ
P
ーン 77d 77eが形成され、この下部導体パターン 77d 77eから電気的に孤立した ブロック導電膜 77fが周辺領域 Iに形成される。
P
[0167] この後に、第 4レジストパターン 78は除去される。
[0168] 図 41は、第 1、第 2下部導体パターン 77d 77eとブロック導電膜 77fの平面レイァ ゥトを示す拡大平面図であり、既述の図 29における周辺領域 Iとスクライブ領域 IIの
P
それぞれの断面は、図 41の G1— G1線に沿う断面図に相当する。
[0169] 図 41に示されるように、各領域 I IIにそれぞれ形成された第 1、第 2下部導体バタ
P
ーン 77d 77eは、これらの領域に後で形成される電極パッドと試験用パッドに対応し た島状の平面形状を有する。
[0170] 一方、ブロック導電膜 77fは、その下に形成されている耐湿リング SLと同様にリング 状に形成される。
[0171] 次いで、図 30に示すように、シリコン基板 10の上側全面に、 TEOSガスを使用する CVD法により酸ィ匕シリコン膜を厚さ約 100 に形成し、その酸ィ匕シリコン膜を第 1パッ シベーシヨン膜 79とする。
[0172] 続いて、図 31に示すように、第 1パッシベーシヨン膜 79の上に第 5レジストパターン 81を形成する。 [0173] そして、この第 5レジストパターン 81をマスクにして第 1パッシベーシヨン膜 79をエツ チングすることにより、ブロック導電膜 77fのスクライブ領域 II寄りの上面と側面とが露 出するスリット 79aを形成する。
[0174] この後に、第 5レジストパターン 81は除去される。
[0175] 次いで、図 32に示すように、第 1パッシベーシヨン膜 79の上に CVD法で酸窒化シリ コン膜を厚さ約 150應に形成し、この酸窒化シリコン膜をブロック絶縁膜 83とする。
[0176] ブロック絶縁膜 83を構成する酸窒化シリコン膜は、水素や水分等の還元性物質が 透過するのを阻止する能力に優れている。このような機能を有する膜としては、酸窒 化シリコン膜の他に、窒化シリコン膜、アルミナ膜、及び酸化チタン膜があり、これらの V、ずれかをブロック絶縁膜 83として形成してょ 、。
[0177] 次に、図 33に示すように、ブロック絶縁膜 83の上に第 6レジストパターン 85を形成 した後、第 6レジストパターン 85をマスクにしてブロック絶縁膜 83を選択的にエツチン グする。これにより、ブロック絶縁膜 83は、ブロック導電膜 77fのスクライブ領域 II寄り の上面と側面、及び該側面の横の第 3層間絶縁膜 54上にのみ残されることになる。
[0178] そして、このようにして残されたブロック絶縁膜 83は、その下のブロック導電膜 77^ 共にブロック膜 84を構成し、後述のダイシング面力 水分等の還元性物質が侵入す るのを防止するように機能する。
[0179] この後に、第 6レジストパターン 85は除去される。
[0180] 図 42は、このブロック膜 84の平面レイアウトを示す拡大断面図であり、既述の図 33 における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 42の G2— G2線に沿
P
う断面図に相当する。
[0181] 図 42に示されるように、ブロック膜 84は、耐湿リング SLと同様にチップ領域 Iを囲うリ ング状の平面形状を有する。
[0182] 次いで、図 34に示すように、第 2パッシベーシヨン膜 86としてプラズマ CVD法により シリコン基板 10の上側全面に窒化シリコン膜を約 350應の厚さに形成する。
[0183] 次に、図 35に示す断面構造を得るまでの工程について説明する。
[0184] まず、第 2パッシベーシヨン膜 86の上にフォトレジストを塗布し、それを露光、現像 することにより、周辺領域 Iとスクライブ領域 IIのそれぞれに第 1、第 2窓 88a、 88bを 備えた第 7レジストパターン 88を形成する。
[0185] そして、この第 7レジストパターン 88をマスクにしながら、平行平板プラズマエツチン グ装置（不図示）内にエッチングガスとして CHF、 CF、及び 0の混合ガスを供給して
3 4 2
、第 1、第 2パッシベーシヨン膜 79、 86をドライエッチングする。これにより、第 1、第 2 下部導体パターン 77d、 77eの上の第 1、第 2パッシベーシヨン膜 79、 86にそれぞれ 第 3、第 4開口 86a、 86bが形成される。
[0186] また、このエッチングでは、各下部導体パターン 77d、 77eを構成する窒化チタン膜
77b (図 28参照)もエッチングされ、アルミニウム膜 77aの清浄面が露出する。
[0187] この後に、第 7レジストパターン 88は除去される。
[0188] 次いで、図 36に示すように、第 2パッシベーシヨン膜 86上と第 1、第 2開口 86a、 86 bの中に、第 2導電膜 90としてスパッタ法により金属積層膜を形成する。その金属積 層膜は、例えば、下カゝら順に厚さ約 500nmの銅含有アルミニウム膜、厚さ約 150nm の窒化チタン膜である。
[0189] 続、て、図 37に示すように、第 2導電膜 90上に第 8レジストパターン 92を形成する
[0190] そして、この第 8レジストパターン 92をマスクにして第 2導電膜 90を選択的にエッチ ングすることにより、周辺領域 Iとスクライブ領域 IIに、第 1、第 2下部導体パターン 77d
P
、 77eと電気的に接続された上部導体パターン 90aを形成する。
[0191] この上部導体パターン 90aは、その下の第 1、第 2下部導体パターン 77d、 77eと共 に電極用導体パターン 94を構成する。
[0192] そして、周辺領域 Iにおける電極用導体パターン 94は電極用パッド 94aとなり、スク
P
ライブ領域 IIにおける導体パターン 90aは試験用パッド 94bとなる。
[0193] この後に、第 8レジストパターンは除去される。
[0194] 図 43は、この工程を終了した後における、導体パターン 90aの近傍の拡大平面図 であり、既述の図 37における周辺領域 Iとスクライブ領域 IIのそれぞれの断面は、図 4
P
3の G3— G3線に沿う断面図に相当する。
[0195] 次に、図 38に示す断面構造を得るまでの工程について説明する。
[0196] まず、第 2パッシベーシヨン膜 86上と第 1、第 2開口 86a、 86bの中に感光性ポリイミ ドを塗布し、厚さが約 3 mのポリイミド塗膜を形成する。次いで、このポリイミド塗膜を 露光、現像した後、窒素雰囲気の横型炉においてポリイミド塗膜を加熱して硬化する 。その硬化条件は、例えば、基板温度 310°C、窒素流量 100リットル Z分、処理時間 40分である。
[0197] これにより、図 38に示すように、電極パッド 94aと試験用パッド 94bのそれぞれの上 方に第 5開口 97aを備えた保護絶縁膜 86が形成される。
[0198] ここまでの工程により、本実施形態に係る半導体ウェハ構造の基本構造が完成し た。
[0199] その半導体ウェハ構造では、第 1実施形態の図 27で示したのと同様に、シリコン基 板 10に複数のチップ領域 Iが画定される。
[0200] この後は、第 1実施形態と同様にテスト工程とダイシング工程に移る。これらの工程 について、図 39及び図 40を参照しながら説明する。
[0201] まず、テスト工程では、図 39に示すように、スクライブ領域 IIに形成された試験用パ ッド 94bにプローブ 69を当接させることにより、回路領域 Iに形成された回路が正常 に動作するかどうかがウェハレベルでテストする。
[0202] そして、ウェハレベルでのテストに合格した場合は、スクライブ領域 IIからダイシング を行うことにより、図 40に示すような半導体チップ 99を複数得る。
[0203] このダイシングでは、スクライブ領域 IIに形成されて 、た試験用パッド 94b (図 39参 照）が切断されるので、ダイシング面 100に電極用導体パターン 94の断面 94cが露 出することになる。また、ブロック絶縁膜 83も切断され、その断面 83aがダイシング面
100に露出する。
[0204] 以上により、本実施形態の主要工程が終了したことになる。
[0205] 上記した本実施形態によれば、図 39に示したように、電極用導体パターン 94に電 極用パッド 94aと試験用パッド 94bとを設け、テスト時には試験用パッド 94bにプロ一 ブ 69を当接させる。従って、第 1実施形態と同様に、プローブ 69によって電極用パッ ド 94aが機械的なダメージを受けな 、ので、テスト時に電極用パッド 94aが損傷を受 けない。これにより、電極パッド 94aに損傷等が発生した場合に見られるような、電極 ノ ッド 94aの周囲からキャパシタ誘電体膜 28aに至る水分の侵入経路が形成されな いので、ウェハレベルでのテストに起因するキャパシタ誘電体膜 28aの劣化を防止す ることがでさる。
[0206] 更に、第 1実施形態と同様に、第 3層間絶縁膜 54の上面に達する高さに耐湿リング
SLが形成されているので、図 40のようにダイシングを行った後でも、経路 Cのような横 方向からの還元性物質の侵入経路を遮断することができる。
[0207] しかも、第 3層間絶縁膜 54として、第 3キャパシタ保護絶縁膜 52を含む積層膜を形 成したので、上方向からの経路 Dを通ってキャパシタ誘電体膜 28aに還元性物質が 至るのを効果的に防止することができる。
[0208] そのブロック膜 84を構成するブロック導電膜 77fは、第 1、第 2下部導体パターン 77 d、 77eから電気的に孤立しているので、図 39のようにテストを行うときでも、プローブ
69から供給される試験電流が耐湿リング SLに流れず、回路形成領域 Iの回路に所望 の試験電流を供給することができる。
[0209] (3)比較例
図 44は、比較例に係る半導体ウェハ構造の断面図である。なお、図 44では、第 1 実施形態で説明した要素には第 1実施形態と同じ符号を付してあり、その説明につ いては省略する。
[0210] 図 44に示されるように、この比較例では、耐湿リング SLの高さが第 3層間絶縁膜 54 の上面よりも低い。
[0211] 従って、ダイシング工程において、図の X— X線に沿ってこの半導体ウェハ構造を ダイシングすると、ダイシング面に露出した第 3層間絶縁膜 54の断面から、経路 Eを 通って水分等の還元性物質がキャパシタ誘電体膜 28aに到達し、キャパシタ誘電体 膜 28aが還元されて劣化することになる。
[0212] これに対し、既述の第 1、第 2実施形態では、最上層の層間絶縁膜である第 3層間 絶縁膜 54の上面に達する高さに耐湿リング SLを形成するので、図 44に示したような 侵入経路 Eが生じず、ダイシング後にキャパシタ誘電体膜 28aが劣化するのを防ぐこ とが可能となる。

Claims

請求の範囲
[1] 回路形成領域と周辺領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よ りなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、 前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜 の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、 前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、 前記周辺領域の前記層間絶縁膜の上に形成され、電極パッドを備えると共に、ダイ シング面に断面が露出する電極用導体パターンと、
を有することを特徴とする半導体装置。
[2] 前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み 重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項
1に記載の半導体装置。
[3] 前記フェンス状導電性プラグはタングステンを含み、前記リング状導体パターンは アルミニウムを含むことを特徴とする請求項 2に記載の半導体装置。
[4] 前記ブロック膜は、前記チップ領域を囲うリング状であることを特徴とする請求項 1 に記載の半導体装置。
[5] 前記ブロック膜は単層の絶縁膜で構成されることを特徴とする請求項 1に記載の半 導体装置。
[6] 前記ブロック膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸化チタン 膜のいずれかであることを特徴とする請求項 5に記載の半導体装置。
[7] 前記電極用導体パターンは、前記ブロック膜の上にも形成されることを特徴とする 請求項 5に記載の半導体装置。
[8] 前記電極用導体パターンは、アルミニウム膜を含む金属積層膜よりなることを特徴と する請求項 5に記載の半導体装置。
[9] 前記ブロック膜は、ブロック導電膜とブロック絶縁膜とをこの順に形成してなることを 特徴とする請求項 1に記載の半導体装置。
[10] 前記ブロック絶縁膜は、前記ブロック導電膜の前記ダイシング面寄りの側面上と、該 側面の横の前記層間絶縁膜上にも形成され、前記ブロック絶縁膜の断面が前記ダイ シング面に露出することを特徴とする請求項 9に記載の半導体装置。
[11] 前記ブロック導電膜は、アルミニウム膜を含む金属積層膜よりなり、
前記ブロック絶縁膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸ィ匕 チタン膜のいずれかであることを特徴とする請求項 9に記載の半導体装置。
[12] 前記層間絶縁膜の上に形成された下部導体パターンと、
前記層間絶縁膜上と前記ブロック膜上とに形成され、前記下部導体パターンの上 に開口を備えたパッシベーシヨン膜と、
前記パッシベーシヨン膜上と、前記開口内の前記下部導体パターン上とに形成さ れた上部導体パターンとを有し、
前記電極用導体パターンが前記下部導体パターンと前記上部導体パターンとによ り構成されることを特徴とする請求項 9に記載の半導体装置。
[13] 前記下部導体パターンと前記上部導体パターンは、それぞれアルミニウム膜を含 む金属積層膜よりなることをと特徴とする請求項 12に記載の半導体装置。
[14] 前記層間絶縁膜は、キャパシタ保護絶縁膜を含む積層膜で構成されることを特徴 とする請求項 1に記載の半導体装置。
[15] 前記キャパシタ保護絶縁膜は、アルミナ膜又は酸ィ匕チタン膜であることを特徴とす る請求項 14に記載の半導体装置。
[16] チップ領域とスクライブ領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強 誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキヤ パシタと、
前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記チップ領域の周辺領域における前記半導体基板上に形成され、少なくとも前 記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リ ングと、
前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、 前記層間絶縁膜上と前記ブロック膜上とに形成され、前記周辺領域から前記スクラ イブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に 試験用パッドを備えた電極用導体パターンと、
を有することを特徴とする半導体ウェハ構造。
[17] 前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み 重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項
16に記載の半導体ウェハ構造。
[18] 前記ブロック膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸化チタン 膜のいずれかよりなる単層の絶縁膜であることを特徴とする請求項 16に記載の半導 体ウェハ構造。
[19] 前記ブロック膜は、ブロック導電膜とブロック絶縁膜とをこの順に形成してなることを 特徴とする請求項 16に記載の半導体ウェハ構造。
[20] チップ領域とスクライブ領域とを有する半導体基板の上に下地絶縁膜を形成するェ 程と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強 誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してキャパシ タを形成する工程と、
前記キャパシタの上方に最上層の層間絶縁膜を形成する工程と、
前記チップ領域の周辺領域における前記半導体基板上に、少なくとも前記層間絶 縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングを形 成する工程と、
前記耐湿リング上とその周囲の前記層間絶縁膜上にブロック膜を形成する工程と、 前記層間絶縁膜上と前記ブロック膜上とに、前記周辺領域力 前記スクライブ領域 に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パ ッドを備えた電極用導体パターンを形成する工程と、
を有することを特徴とする半導体ウェハ構造の製造方法。
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