JP3918754B2 - 表面実装型半導体パッケージの製造方法 - Google Patents
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- H01L2224/11—Manufacturing methods
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばチップサイズパッケージと称される表面実装型半導体パッケージに関するものである。
【０００２】
【従来の技術】
例えば携帯電話やＰＤＡ等の小型電子機器には、多数の半導体装置が搭載されており、機器の小型化のために、内蔵する半導体装置にもより一層の小型化、薄型化が要求されており、実装効率を向上させることが求められている。このような要求に答えるべく、外部端子を２次元的に配置し、実装効率を向上した、いわゆる表面実装型半導体パッケージが普及してきている。
【０００３】
表面実装型半導体パッケージは、チップサイズパッケージ（ＣＳＰ：Chip Size Package）とも称されており、外部端子を構成する多数個のピン端子を格子（グリッド）状に配したＰＧＡ（Pin Grid Array）半導体パッケージや、グリッド状に配される外部端子が半田ボールによって形成されたＢＧＡ（Ball Grid Array）半導体パッケージ、さらには、配線用の基板を使用せず半導体チップに直接外部取り出し電極を形成し、樹脂封止したウエハレベルＣＳＰ等が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２―１６０９３号公報
【０００５】
【発明が解決しようとする課題】
ところで、この種の表面実装型半導体パッケージにおいては、半導体チップに形成された回路部と外部端子とを接続するための引き出し用パッドや、半導体チップに形成された回路部の検査を行うためのプロービングパッド等のパッドが、半導体チップのＡｌ配線の一部として形成されている。
【０００６】
これらパッドのうち、外部端子と接続するための引き出し用パッドでは、保護膜であるポリイミド膜に開口部を設け、ここに臨む引き出し用パッド上に再配線を施して引き出し配線を形成し、さらにモールド樹脂で被覆している。これに対して、前記プロービングパッドは、半導体チップの検査後には使用されることはなく、そのまま前記保護膜である例えばポリイミド膜で被覆されている。したがって、保護膜であるポリイミド膜の下には、Ａｌからなるプロービングパッドが露出した状態となっている。
【０００７】
しかしながら、特にプロービングパッド等は、検査工程において検査用のプローブ（針）で傷付けられている可能性があり、そのままこの上に保護膜であるポリイミド膜を形成すると、パッドと保護膜との密着性が低下したり水分侵入により内部回路等に腐食が発生する等の問題があり、半導体パッケージの信頼性を大きく損なう結果となる。
【０００８】
本発明は、このような従来の実情に鑑みて提案されたものであり、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の目的を達成するために、本発明の表面実装型半導体パッケージの製造方法は、半導体チップの大きさと略同等な大きさであり、前記半導体チップと電気的に接続された外部端子が形成されてなる表面実装型半導体パッケージの製造方法において、前記半導体チップ上に形成されたＡｌ配線層のプロービングパッドに検査用のプローブを当接し、半導体素子及び回路パターンの動作試験を行う工程と、前記動作試験の後に、前記半導体チップ上に形成された前記Ａｌ配線層を覆って保護膜を形成する工程と、前記保護膜にＡｌ配線層のパッドに対応して開口部を形成する工程と、前記Ａｌ配線層の所定のパッドと接続され外部端子への引き出し配線となる再配線層及び前記プロービングパッドの表面を覆うカバー層となる再配線層を同時に形成する工程と、前記再配線層を覆ってモールド樹脂層を形成し、外部端子に対応する部分に開口部を形成する工程とを有することを特徴とするものである。
【００１１】
本発明の表面実装型半導体パッケージの製造方法では、プロービングパッド等、本来、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されている。このように、Ａｌからなるパッドが露出することなく再配線層で覆われることで、例えばプロービングパッドが検査用のプローブ等で傷付けられていても、保護膜であるポリイミド膜との密着性が低下することはなく、その結果、水分の侵入も抑制されて腐食の発生も抑えられる。
【００１２】
【発明の実施の形態】
以下、本発明を適用した表面実装型半導体パッケージ及びその製造方法について、図面を参照しながら詳細に説明する。
【００１３】
本実施形態の半導体装置は表面実装型半導体パッケージ（ＣＳＰ）であり、いわゆるウエハレベルＣＳＰとして構成されるものであり、図１に示すように、シリコン基板１上に図示しない半導体素子や回路パターン等が形成されている。そして、シリコン基板１上の所定の位置に、前記半導体素子や回路パターンの引き出し端子となる接続用パッド２や、前記半導体素子や回路パターンの動作確認等の検査を行うためのプロービングパッド３が形成されている。
【００１４】
前記接続用パッド２においては、外部端子までの引き出し配線となる再配線層４が引き出し形成されており、再配線層４の外部端子と対応する位置が外部端子形成部４ａとされている。この接続用パッド２における配線構造を図２に示す。
【００１５】
接続用パッド２においては、シリコン基板１上の前記半導体素子や回路パターンのＡｌ配線層の一部が接続用パッド２とされ、これに対応して例えばＳｉＮ等からなるパッシベーション膜５に開口部５ａが形成されている。また、このパッシベーション膜５上には、保護膜であるポリイミド膜６が成膜されているが、接続用パッド２においては、ポリイミド膜６に開口部６ａが設けられ、ここで再配線層４と接続されている。再配線層４は、外部端子形成位置まで延在され、その外部端子形成部４ａ上に例えば外部端子であるバンプが形成される。再配線層４は、その表面がモールド樹脂層７によって覆われているが、外部端子形成部４ａに対応して開口部７ａが設けられ、この開口部７ａ内に再配線層４の外部端子形成部４ａが露出している。
【００１６】
一方、前記プロービングパッド３においては、本来は再配線層４の形成は必要なく、通常はそのままポリイミド膜６並びにモールド樹脂層７によって覆われる。しかしながら、本実施形態においては、このプロービングパッド３上にも再配線を施し、密着性の改善や水分の侵入を防止するようにしている。
【００１７】
図３は、本実施形態におけるプロービングパッド３の配線構造を示すものである。先の接続用パッド２と同様、プロービングパッド３は、シリコン基板１上にＡｌ配線層の一部として形成されている。このプロービングパッド３においては、検査用のプローブを当接する必要があることから、パッシベーション膜５に開口部５ｂが形成されている。
【００１８】
そして、プロービングパッド３を覆ってポリイミド膜６が保護膜として形成されるが、このポリイミド膜６のプロービングパッド３に対応する位置にも開口部６ｂを設け、ここに再配線を施している。すなわち、再配線層４を形成する際に、このプロービングパッド３上にも再配線層４を形成し、その表面をこの再配線層４で覆うようにしている。再配線層４は、例えばＣｕ等により形成され、Ａｌ配線層の一部であるプロービングパッド３との密着性に優れる。しかも、成膜の際にプロービングパッド３表面の傷等を埋める形で形成され、水分の侵入も確実に防止される。このようにプロービングパッド３を覆って再配線層４を形成した後、その上をモールド樹脂層７により被覆している。
【００１９】
以上の構成を有する表面実装型半導体パッケージによれば、外部端子に引き出す接続用パッド２以外のパッド（プロービングパッド３等）に再配線によるカバーを行い、パッドのアルミニウムの露出を防ぐようにしているので、保護膜（ポリイミド膜６）との密着性の低下や水分侵入による腐食を防ぐことができ、信頼性の向上を図ることができる。
【００２０】
次に、上述の表面実装型半導体パッケージの作製方法について説明する。図４に配線構造作製プロセスを示すが、（ａ−１）〜（ａ−５）は接続用パッド部分を、また（ｂ−１）〜（ｂ−５）はプロービングパッド部分をそれぞれ示す。
【００２１】
表面実装型半導体パッケージを作製するには、先ず図４（ａ−１）及び図４（ｂ−１）に示すように、半導体素子や回路パターン等が形成されたシリコン基板１上にＡｌ配線層の一部として接続用パッド２及びプロービングパッド３を形成し、その表面にＳｉＮ等からなるパッシベーション膜５を形成する。パッシベーション膜５には、接続用パッド２に対応して開口部５ａを形成すると同時に、プロービングパッド３に対応して開口部５ｂを形成する。プロービングパッド３においては、この状態で、開口部５ｂに臨むプロービングパッド３表面に検査用のプローブを当接し、シリコン基板１に形成された半導体素子や回路パターンの導通試験、動作試験等を行う。
【００２２】
次に、図４（ａ−２）及び（ｂ−２）に示すように、これらを覆ってポリイミド膜６を保護膜として成膜し、接続用パッド２と対応する位置に開口部６ａを形成する。これと同時に、プロービングパッド３と対応する位置にも開口部６ｂを形成する。
【００２３】
続いて、図４（ａ−３）及び（ｂ−３）に示すように、再配線を施し再配線層４を形成する。再配線層４は、例えばＣｕやＣｕ／Ｃｒ、Ｃｕ／Ｔｉ等により形成され、図４（ａ−４）及び（ｂ−４）に示すように、これをフォトエッチング等によりパターニングすることで、接続用パッド２の引き出し配線及び外部端子形成部が形成される。同時に、プロービングパッド３上にもこれをカバーする形で再配線層４が残存形成される。
【００２４】
最後に、図４（ａ−５）及び（ｂ−５）に示すように、これら再配線層４を覆ってモールド樹脂層７を形成する。モールド樹脂層７には、接続用パッド２から引き出される再配線層４の外部端子形成部４ａに対応して開口部７ａを設け、ここに半田バンプ等の外部端子を形成する。
【００２５】
以上が接続用パッド２及びプロービングパッド３における再配線プロセスであるが、次に、表面実装型半導体パッケージ（ウエハレベルＣＳＰ）全体の作製プロセスについて、その概要を説明する。
【００２６】
ウエハレベルＣＳＰを作製するには、図５（ａ）に示すように、拡散等の半導体プロセスを完了し半導体素子や回路パターン等が形成されたシリコンウエハ１１を用意する。このシリコンウエハ１１上には、接続用パッドやプロービングパッドが形成されるが、ここでは図示は省略する。
【００２７】
次に、図５（ｂ）に示すようにシリコンウエハ１１上に保護膜となるポリイミド膜１２を形成し、さらには、図５（ｃ）に示すように、再配線により引き出し端子１３を再配置する。この引き出し端子１３は、シリコンウエハ１１上の接続パッドと電気的に接続されるものであり、先の再配線層４の外部端子形成部４ａに相当する。
【００２８】
引き出し端子１３を形成した後、図５（ｄ）に示すように、引き出し電極１３と後述のバンプを繋ぐ電極ポスト１４を形成し、図５（ｅ）に示すように樹脂封止を行う。この樹脂封止によりモールド樹脂層１５が形成される。
【００２９】
次いで、図５（ｆ）に示すように、各電極ポスト１４に対応してバンプ１６を形成し、図５（ｇ）に示すように、シリコンウエハ１１から個片化工程により個々のチップに切り出す。これにより図５（ｈ）に示すようなウエハレベルＣＳＰ２０を完成する。
【００３０】
完成したウエハレベルＣＳＰ２０は、図５（ｉ）に示すように、実装基板２１上の端子部２２にバンプ１６を半田付けすることにより実装される。
【００３１】
【発明の効果】
以上の説明からも明らかなように、本発明によれば、例えばプロービングパッド等、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されているので、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】半導体チップのパッド形成面の概略平面図である。
【図２】接続用パッドにおける配線構造を示す断面図である。
【図３】プロービングパッドにおける配線構造を示す断面図である。
【図４】配線構造作製プロセスを示すものであり、（ａ−１）〜（ａ−５）は接続用パッドにおける配線構造作製プロセスを示す断面図、（ｂ−１）〜（ｂ−５）はプロービングパッドにおける配線構造作製プロセスを示す断面図である。
【図５】ウエハレベルＣＳＰの作製プロセスを示す断面図であり、（ａ）は拡散を完了したシリコンウエハ、（ｂ）はポリイミド膜成膜工程、（ｃ）は端子再配置工程、（ｄ）は電極ポスト形成工程、（ｅ）は樹脂封止工程、（ｆ）はバンプ形成工程、（ｇ）は個片化工程、（ｈ）は作製されたウエハレベルＣＳＰ、（ｉ）は基板実装工程をそれぞれ示す。
【符号の説明】
１ シリコン基板
２ 接続用パッド
３ プロービングパッド
４ 再配線層
４ａ 外部端子
６ ポリイミド膜
７ モールド樹脂層
【発明の属する技術分野】
本発明は、例えばチップサイズパッケージと称される表面実装型半導体パッケージに関するものである。
【０００２】
【従来の技術】
例えば携帯電話やＰＤＡ等の小型電子機器には、多数の半導体装置が搭載されており、機器の小型化のために、内蔵する半導体装置にもより一層の小型化、薄型化が要求されており、実装効率を向上させることが求められている。このような要求に答えるべく、外部端子を２次元的に配置し、実装効率を向上した、いわゆる表面実装型半導体パッケージが普及してきている。
【０００３】
表面実装型半導体パッケージは、チップサイズパッケージ（ＣＳＰ：Chip Size Package）とも称されており、外部端子を構成する多数個のピン端子を格子（グリッド）状に配したＰＧＡ（Pin Grid Array）半導体パッケージや、グリッド状に配される外部端子が半田ボールによって形成されたＢＧＡ（Ball Grid Array）半導体パッケージ、さらには、配線用の基板を使用せず半導体チップに直接外部取り出し電極を形成し、樹脂封止したウエハレベルＣＳＰ等が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２―１６０９３号公報
【０００５】
【発明が解決しようとする課題】
ところで、この種の表面実装型半導体パッケージにおいては、半導体チップに形成された回路部と外部端子とを接続するための引き出し用パッドや、半導体チップに形成された回路部の検査を行うためのプロービングパッド等のパッドが、半導体チップのＡｌ配線の一部として形成されている。
【０００６】
これらパッドのうち、外部端子と接続するための引き出し用パッドでは、保護膜であるポリイミド膜に開口部を設け、ここに臨む引き出し用パッド上に再配線を施して引き出し配線を形成し、さらにモールド樹脂で被覆している。これに対して、前記プロービングパッドは、半導体チップの検査後には使用されることはなく、そのまま前記保護膜である例えばポリイミド膜で被覆されている。したがって、保護膜であるポリイミド膜の下には、Ａｌからなるプロービングパッドが露出した状態となっている。
【０００７】
しかしながら、特にプロービングパッド等は、検査工程において検査用のプローブ（針）で傷付けられている可能性があり、そのままこの上に保護膜であるポリイミド膜を形成すると、パッドと保護膜との密着性が低下したり水分侵入により内部回路等に腐食が発生する等の問題があり、半導体パッケージの信頼性を大きく損なう結果となる。
【０００８】
本発明は、このような従来の実情に鑑みて提案されたものであり、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の目的を達成するために、本発明の表面実装型半導体パッケージの製造方法は、半導体チップの大きさと略同等な大きさであり、前記半導体チップと電気的に接続された外部端子が形成されてなる表面実装型半導体パッケージの製造方法において、前記半導体チップ上に形成されたＡｌ配線層のプロービングパッドに検査用のプローブを当接し、半導体素子及び回路パターンの動作試験を行う工程と、前記動作試験の後に、前記半導体チップ上に形成された前記Ａｌ配線層を覆って保護膜を形成する工程と、前記保護膜にＡｌ配線層のパッドに対応して開口部を形成する工程と、前記Ａｌ配線層の所定のパッドと接続され外部端子への引き出し配線となる再配線層及び前記プロービングパッドの表面を覆うカバー層となる再配線層を同時に形成する工程と、前記再配線層を覆ってモールド樹脂層を形成し、外部端子に対応する部分に開口部を形成する工程とを有することを特徴とするものである。
【００１１】
本発明の表面実装型半導体パッケージの製造方法では、プロービングパッド等、本来、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されている。このように、Ａｌからなるパッドが露出することなく再配線層で覆われることで、例えばプロービングパッドが検査用のプローブ等で傷付けられていても、保護膜であるポリイミド膜との密着性が低下することはなく、その結果、水分の侵入も抑制されて腐食の発生も抑えられる。
【００１２】
【発明の実施の形態】
以下、本発明を適用した表面実装型半導体パッケージ及びその製造方法について、図面を参照しながら詳細に説明する。
【００１３】
本実施形態の半導体装置は表面実装型半導体パッケージ（ＣＳＰ）であり、いわゆるウエハレベルＣＳＰとして構成されるものであり、図１に示すように、シリコン基板１上に図示しない半導体素子や回路パターン等が形成されている。そして、シリコン基板１上の所定の位置に、前記半導体素子や回路パターンの引き出し端子となる接続用パッド２や、前記半導体素子や回路パターンの動作確認等の検査を行うためのプロービングパッド３が形成されている。
【００１４】
前記接続用パッド２においては、外部端子までの引き出し配線となる再配線層４が引き出し形成されており、再配線層４の外部端子と対応する位置が外部端子形成部４ａとされている。この接続用パッド２における配線構造を図２に示す。
【００１５】
接続用パッド２においては、シリコン基板１上の前記半導体素子や回路パターンのＡｌ配線層の一部が接続用パッド２とされ、これに対応して例えばＳｉＮ等からなるパッシベーション膜５に開口部５ａが形成されている。また、このパッシベーション膜５上には、保護膜であるポリイミド膜６が成膜されているが、接続用パッド２においては、ポリイミド膜６に開口部６ａが設けられ、ここで再配線層４と接続されている。再配線層４は、外部端子形成位置まで延在され、その外部端子形成部４ａ上に例えば外部端子であるバンプが形成される。再配線層４は、その表面がモールド樹脂層７によって覆われているが、外部端子形成部４ａに対応して開口部７ａが設けられ、この開口部７ａ内に再配線層４の外部端子形成部４ａが露出している。
【００１６】
一方、前記プロービングパッド３においては、本来は再配線層４の形成は必要なく、通常はそのままポリイミド膜６並びにモールド樹脂層７によって覆われる。しかしながら、本実施形態においては、このプロービングパッド３上にも再配線を施し、密着性の改善や水分の侵入を防止するようにしている。
【００１７】
図３は、本実施形態におけるプロービングパッド３の配線構造を示すものである。先の接続用パッド２と同様、プロービングパッド３は、シリコン基板１上にＡｌ配線層の一部として形成されている。このプロービングパッド３においては、検査用のプローブを当接する必要があることから、パッシベーション膜５に開口部５ｂが形成されている。
【００１８】
そして、プロービングパッド３を覆ってポリイミド膜６が保護膜として形成されるが、このポリイミド膜６のプロービングパッド３に対応する位置にも開口部６ｂを設け、ここに再配線を施している。すなわち、再配線層４を形成する際に、このプロービングパッド３上にも再配線層４を形成し、その表面をこの再配線層４で覆うようにしている。再配線層４は、例えばＣｕ等により形成され、Ａｌ配線層の一部であるプロービングパッド３との密着性に優れる。しかも、成膜の際にプロービングパッド３表面の傷等を埋める形で形成され、水分の侵入も確実に防止される。このようにプロービングパッド３を覆って再配線層４を形成した後、その上をモールド樹脂層７により被覆している。
【００１９】
以上の構成を有する表面実装型半導体パッケージによれば、外部端子に引き出す接続用パッド２以外のパッド（プロービングパッド３等）に再配線によるカバーを行い、パッドのアルミニウムの露出を防ぐようにしているので、保護膜（ポリイミド膜６）との密着性の低下や水分侵入による腐食を防ぐことができ、信頼性の向上を図ることができる。
【００２０】
次に、上述の表面実装型半導体パッケージの作製方法について説明する。図４に配線構造作製プロセスを示すが、（ａ−１）〜（ａ−５）は接続用パッド部分を、また（ｂ−１）〜（ｂ−５）はプロービングパッド部分をそれぞれ示す。
【００２１】
表面実装型半導体パッケージを作製するには、先ず図４（ａ−１）及び図４（ｂ−１）に示すように、半導体素子や回路パターン等が形成されたシリコン基板１上にＡｌ配線層の一部として接続用パッド２及びプロービングパッド３を形成し、その表面にＳｉＮ等からなるパッシベーション膜５を形成する。パッシベーション膜５には、接続用パッド２に対応して開口部５ａを形成すると同時に、プロービングパッド３に対応して開口部５ｂを形成する。プロービングパッド３においては、この状態で、開口部５ｂに臨むプロービングパッド３表面に検査用のプローブを当接し、シリコン基板１に形成された半導体素子や回路パターンの導通試験、動作試験等を行う。
【００２２】
次に、図４（ａ−２）及び（ｂ−２）に示すように、これらを覆ってポリイミド膜６を保護膜として成膜し、接続用パッド２と対応する位置に開口部６ａを形成する。これと同時に、プロービングパッド３と対応する位置にも開口部６ｂを形成する。
【００２３】
続いて、図４（ａ−３）及び（ｂ−３）に示すように、再配線を施し再配線層４を形成する。再配線層４は、例えばＣｕやＣｕ／Ｃｒ、Ｃｕ／Ｔｉ等により形成され、図４（ａ−４）及び（ｂ−４）に示すように、これをフォトエッチング等によりパターニングすることで、接続用パッド２の引き出し配線及び外部端子形成部が形成される。同時に、プロービングパッド３上にもこれをカバーする形で再配線層４が残存形成される。
【００２４】
最後に、図４（ａ−５）及び（ｂ−５）に示すように、これら再配線層４を覆ってモールド樹脂層７を形成する。モールド樹脂層７には、接続用パッド２から引き出される再配線層４の外部端子形成部４ａに対応して開口部７ａを設け、ここに半田バンプ等の外部端子を形成する。
【００２５】
以上が接続用パッド２及びプロービングパッド３における再配線プロセスであるが、次に、表面実装型半導体パッケージ（ウエハレベルＣＳＰ）全体の作製プロセスについて、その概要を説明する。
【００２６】
ウエハレベルＣＳＰを作製するには、図５（ａ）に示すように、拡散等の半導体プロセスを完了し半導体素子や回路パターン等が形成されたシリコンウエハ１１を用意する。このシリコンウエハ１１上には、接続用パッドやプロービングパッドが形成されるが、ここでは図示は省略する。
【００２７】
次に、図５（ｂ）に示すようにシリコンウエハ１１上に保護膜となるポリイミド膜１２を形成し、さらには、図５（ｃ）に示すように、再配線により引き出し端子１３を再配置する。この引き出し端子１３は、シリコンウエハ１１上の接続パッドと電気的に接続されるものであり、先の再配線層４の外部端子形成部４ａに相当する。
【００２８】
引き出し端子１３を形成した後、図５（ｄ）に示すように、引き出し電極１３と後述のバンプを繋ぐ電極ポスト１４を形成し、図５（ｅ）に示すように樹脂封止を行う。この樹脂封止によりモールド樹脂層１５が形成される。
【００２９】
次いで、図５（ｆ）に示すように、各電極ポスト１４に対応してバンプ１６を形成し、図５（ｇ）に示すように、シリコンウエハ１１から個片化工程により個々のチップに切り出す。これにより図５（ｈ）に示すようなウエハレベルＣＳＰ２０を完成する。
【００３０】
完成したウエハレベルＣＳＰ２０は、図５（ｉ）に示すように、実装基板２１上の端子部２２にバンプ１６を半田付けすることにより実装される。
【００３１】
【発明の効果】
以上の説明からも明らかなように、本発明によれば、例えばプロービングパッド等、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されているので、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】半導体チップのパッド形成面の概略平面図である。
【図２】接続用パッドにおける配線構造を示す断面図である。
【図３】プロービングパッドにおける配線構造を示す断面図である。
【図４】配線構造作製プロセスを示すものであり、（ａ−１）〜（ａ−５）は接続用パッドにおける配線構造作製プロセスを示す断面図、（ｂ−１）〜（ｂ−５）はプロービングパッドにおける配線構造作製プロセスを示す断面図である。
【図５】ウエハレベルＣＳＰの作製プロセスを示す断面図であり、（ａ）は拡散を完了したシリコンウエハ、（ｂ）はポリイミド膜成膜工程、（ｃ）は端子再配置工程、（ｄ）は電極ポスト形成工程、（ｅ）は樹脂封止工程、（ｆ）はバンプ形成工程、（ｇ）は個片化工程、（ｈ）は作製されたウエハレベルＣＳＰ、（ｉ）は基板実装工程をそれぞれ示す。
【符号の説明】
１ シリコン基板
２ 接続用パッド
３ プロービングパッド
４ 再配線層
４ａ 外部端子
６ ポリイミド膜
７ モールド樹脂層
Claims (1)
- 半導体チップの大きさと略同等な大きさであり、前記半導体チップと電気的に接続された外部端子が形成されてなる表面実装型半導体パッケージの製造方法において、
前記半導体チップ上に形成されたＡｌ配線層のプロービングパッドに検査用のプローブを当接し、半導体素子及び回路パターンの動作試験を行う工程と、
前記動作試験の後に、前記半導体チップ上に形成された前記Ａｌ配線層を覆って保護膜を形成する工程と、
前記保護膜にＡｌ配線層のパッドに対応して開口部を形成する工程と、
前記Ａｌ配線層の所定のパッドと接続され外部端子への引き出し配線となる再配線層及び前記プロービングパッドの表面を覆うカバー層となる再配線層を同時に形成する工程と、
前記再配線層を覆ってモールド樹脂層を形成し、外部端子に対応する部分に開口部を形成する工程と
を有することを特徴とする表面実装型半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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