KR100959445B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 캐패시터는 반도체 기판의 하부 층간 절연막 상에 배치된 제1 캐패시터 하부금속층, 상기 제1 캐패시터 절연층; 상기 제1 캐패시터 절연층 상에 배치되고 상기 제1 캐패시터 절연층을 일부 노출시키는 제1 캐패시터 상부금속층; 상기 제1 캐패시터 상부금속층을 포함하는 제1 캐패시터 절연층 상에 배치된 제1 캡핑층 및 상부 층간 절연막; 상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 상부금속층과 연결되는 제2 캐패시터 하부금속층; 상기 제2 캐패시터 하부금속층을 포함하는 상기 상부 층간 절연막 상에 배치되고 상기 제2 캐패시터 하부금속층의 일부를 노출시키는 오픈홀을 가지는 캡핑층; 상기 오픈홀을 포함하는 캡핑상 상에 배치되어 상기 제2 캐패시터 하부금속층과 연결되는 패드; 상기 패드를 포함하는 제2 캡핑층 상에 배치된 보호층; 및 상기 제2 캐패시터 하부금속층에 대응하도록 상기 보호층을 관통하여 상기 상기 제2 캡핑층 상에 형성되는 제2 캐패시터 상부금속층을 포함한다.
반도체 소자, 캐패시터, MIM 캐패시터,
Description
실시예에서는 반도체 소자의 캐패시터 및 그 제조방법이 개시된다.
반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직회로와 함께 집적화된 반도체 소자가 연구 개발 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon Insulator Polysilicon) 또는 MIM(Metal-Insulator-Metal) 형태가 주로 사용된다.
일반적으로 고용량의 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체 박막계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층으로 인하여 정전용량이 낮아지게 되므로 고속 동작 및 고주파 동작에 적합하지 않다.
이를 해결하기 위하여 캐패시터의 구조가 MIM(Metal-Insulator-Metal)으로 변경되었는데, 상기 MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
하지만 이러한 MIM 캐패시터는 유효면적 대비 캐패시터의 값이 작은 문제점을 가지고 있다. 캐패시터 값을 높이기 위해서는 캐패시터 면적을 크게하는 방법과 절연막으로서 고유전율을 갖는 막을 사용하는 방법이 있다.
캐패시터의 면적을 크게 하는 방법은 칩 면적이 커지는 문제가 있으며 고유전율을 갖는 막을 사용하는 kd법은 장비 투자나 새로운 공정을 다시 설정해야하는 문제가 있다.
실시예에서는 MIM 캐패시터에서 캐패시터의 용량을 증가시켜 반도체 소자의 동작특성을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 캐패시터는 반도체 기판의 하부 층간 절연막 상에 배치된 제1 캐패시터 하부금속층, 상기 제1 캐패시터 절연층; 상기 제1 캐패시터 절연층 상에 배치되고 상기 제1 캐패시터 절연층을 일부 노출시키는 제1 캐패시터 상부금속층; 상기 제1 캐패시터 상부금속층을 포함하는 제1 캐패시터 절연층 상에 배치된 제1 캡핑층 및 상부 층간 절연막; 상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 상부금속층과 연결되는 제2 캐패시터 하부금속층; 상기 제2 캐패시터 하부금속층을 포함하는 상기 상부 층간 절연막 상에 배치되고 상기 제2 캐패시터 하부금속층의 일부를 노출시키는 오픈홀을 가지는 캡핑층; 상기 오픈홀을 포함하는 캡핑상 상에 배치되어 상기 제2 캐패시터 하부금속층과 연결되는 패드; 상기 패드를 포함하는 제2 캡핑층 상에 배치된 보호층; 및 상기 제2 캐패시터 하부금속층에 대응하도록 상기 보호층을 관통하여 상기 상기 제2 캡핑층 상에 형성되는 제2 캐패시터 상부금속층을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판의 하부 층간 절연막 상에 제1 캐패시터 하부금속층, 상기 제1 캐패시터 절연층을 형성하는 단계; 상기 제1 캐패시터 절연층 상에 상기 제1 캐패시터 절연층을 일부 노출시키는 제1 캐패시터 상부금속층을 형성하는 단계;상기 제1 캐패시터 상부금속층을 포함하는 제1 캐패시터 절연층 상에 제1 캡핑층 및 상부 층간 절연막을 형성하는 단계; 상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 상부금속층과 연결되는 제2 캐패시터 하부금속층을 형성하는 단계; 상기 제2 캐패시터 하부금속층을 포함하는 상기 상부 층간 절연막 상에 상기 제2 캐패시터 하부금속층의 일부를 노출시키는 오픈홀을 가지는 제2 캡핑층을 형성하는 단계; 상기 오픈홀을 포함하는 캡핑상 상에 상기 제2 캐패시터 하부금속층과 연결되는 패드를 형성하는 단계; 상기 패드를 포함하는 제2 캡핑층 상에 보호층을 형성하는 단계; 및상기 제2 캐패시터 하부금속층에 대응하도록 상기 보호층을 관통하여 상기 상기 제2 캡핑층 상에 형성되는 제2 캐패시터 상부금속층을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 및 제조방법에 의하면 동일한 면적내에 적층형의 캐패시터를 형성함으로서 병렬의 구조를 이룸으로써 캐패시터의 용량을 증가시킬 수 있다.
또한, 상기 캐패시터가 구리로 형성되어 동작속도를 향상시킬 수 있다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 10은 실시예에 따른 반도체 소자의 캐패시터 단면도이다.
도 10을 참조하여 실시예에 따른 반도체 소자의 캐패시터는 반도체 기판(100)의 하부 층간 절연막 상에 배치된 제1 캐패시터 하부금속층(141,142), 상기 제1 캐패시터 절연층(150)과, 상기 제1 캐패시터 절연층(150) 상에 배치되고 상기 제1 캐패시터 절연층(150)을 일부 노출시키는 제1 캐패시터 상부금속층(160)과, 상기 제1 캐패시터 상부금속층(160)을 포함하는 제1 캐패시터 절연층(150) 상에 배치된 제1 캡핑층(170) 및 상부 층간 절연막과. 상기 상부 층간 절연막 및 상기 제1 캡핑층(170)을 관통하여 상기 제1 캐패시터 상부금속층(160)과 연결되는 제2 캐패시터 하부금속층(260)과, 상기 제2 캐패시터 하부금속층(260)을 포함하는 상기 상부 층간 절연막 상에 배치되고 상기 제2 캐패시터 하부금속층(260)의 일부를 노출시키는 오픈홀(275)을 가지는 제2 캡핑층(270)과, 상기 오픈홀(275)을 포함하는 제2 캡핑층(270) 상에 배치되어 상기 제2 캐패시터 하부금속층(260)과 연결되는 패드(280)와, 상기 패드(280)를 포함하는 제2 캡핑층(270) 상에 배치된 보호층(290), 및 상기 제2 캐패시터 하부금속층(260)에 대응하도록 상기 보호층(290)을 관통하여 상기 제2 캡핑층(270) 상에 형성되는 제2 캐패시터 상부금속층(300)을 포함한다.
상기 하부 층간 절연막은 제1, 제2, 제3 층간 절연막(110,120,130)을 포함한다. 상기 상부 층간 절연막은 제4, 제5 및 제6 층간 절연막(180,190,200)을 포함한 다.
상기 상부 층간 절연막 및 상기 제1 캡핑층(170)을 관통하여 상기 제1 캐패시터 하부금속층(141,142)과 연결되는 상부배선(250)이 형성된다.
상기 제2 캐패시터 하부금속층(260) 및 제2 캐패시터 상부금속층(300)은 구리로 형성되어 비저항이 낮으므로 동작특성을 향상시킬 수 있다.
상기 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150) 및 제1 캐패시터 상부금속층(160)은 MIM 구조를 갖는 제1 캐패시터()이다. 상기 제2 캐패시터 하부금속층(260), 제2 캡핑층(270) 및 제2 캐패시터 상부금속층(300)은 MIM 구조를 갖는 제2 캐패시터이다. 상기 제1 캐패시터 상에 제2 캐패시터가 배치되고, 상기 제1 및 제2 캐패시터는 병렬의 구조를 이루므로 캐패시턴스가 증가될 수 있다.
도 1 내지 도 10을 참조하여 실시예에 따른 반도체 소자의 캐패시터의 제조공정을 상세히 설명한다.
도 1을 참조하여, 상기 반도체 기판(100) 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 형성된다. 그리고, 상기 제1 및 제2 층간 절연막(120)을 선택적으로 식각하여 트랜치를 형성하고 상기 트랜치 내부에 하부배선(125)을 형성한다. 상기 제1 층간 절연막(110)은 FSG일 수 있고, 상기 제2 층간 절연막(120)은 질화막으로 형성될 수 있다.
상기 하부배선(125)을 포함한 상기 제2 층간 절연막(120) 상에 제3 층간 절연막(130), 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150) 및 제1 캐패시터 상부금속층(160)을 형성한다. 이때, 상기 제1 캐패시터 하부금속층(141,142)은 Ti 또는 TiN으로 형성되거나 상기 막들이 적층되어 형성될 수 있다. 또한, 상기 제1 캐패시터 절연층(150)은 질화막으로 형성될 수 있다. 또한, 상기 제1 캐패시터 상부금속층(160)은 TiN으로 형성될 수 있다.
상기 제1 캐패시터 절연층(150)이 선택적으로 노출되도록 상기 제1 캐패시터 상부금속층(160)을 식각한다.
상기 제1 캐패시터 상부금속층(160)을 포함하는 반도체 기판(100) 전면에 제1 캡핑층(170)을 형성한다. 예를 들어, 상기 제1 캡핑층(170)은 질화막으로 형성될 수 있다. 상기 제1 캡핑층(170)은 상기 제1 캐패시터 상부금속층(160)을 포함하는 제1 캐패시터 절연층(150) 상에 형성될 수 있다.
상기 하부배선(125)에 대응하는 상기 제3 층간 절연막(130)이 노출되도록 상기 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150) 및 제1 캡핑층(170)을 식각한다.
그러면 상기 하부배선(125)의 타측 영역에 대응하는 상기 제3 층간 절연막(130) 상에는 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150), 제1 캐패시터 상부금속층(160) 및 제1 캡핑층(170)이 패터닝되어 도 1과 같이 형성된다. 상기와 같이 패터닝된 상기 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150) 및 상기 제1 캐패시터 상부금속층(160)은 MIM 구조를 이루어 제1 캐패시터가 될 수 있다.
도 2를 참조하여, 상기 제1 캡핑층(170)을 포함하는 반도체 기판(100) 전면 에 제4 층간 절연막(180)을 형성한다. 그리고, 제1 캡핑층(170)을 포함하는 제3 층간 절연막(130)의 단차를 극복하기 위해 상기 제4 층간 절연막(180)에 대한 CMP 공정을 진행하여 표면을 평탄화시킨다.
상기 제4 층간 절연막(180) 상에 제5 및 제6 층간 절연막(190, 200)을 증착한다. 예를 들어, 상기 제4 및 제6 층간 절연막(180, 200)은 산화막이고 상기 제4 층간 절연막(180)은 질화막으로 형성될 수 있다.
상기 하부배선(125), 제1 캐패시터 하부금속층(141,142) 및 제1 캐패시터 상부금속층(160)을 각각 노출시키는 제1, 제2 및 제3 비아홀(210,220,230)을 형성한다.
상기 제1 비아홀(210)은 상기 제6, 제5, 제4 및 제3 층간 절연막(200,190,180,130)을 관통하여 상기 하부배선(125)을 노출시킨다.
상기 제2 비아홀(220)은 상기 제6, 제5, 제4 층간 절연막(200,190,180), 제1 캡핑층(170) 및 제1 캐패시터 절연층(150)을 관통하여 상기 제1 캐패시터 하부금속층(142)을 노출시킨다.
상기 제3 비아홀(230)은 상기 제6, 제5, 제4 층간 절연막(200,190,180) 및 제1 캡핑층(170)을 관통하여 상기 제1 캐패시터 상부금속층(160)을 노출시킨다. 이때, 상기 제3 비아홀(230)은 상기 제1 및 제2 비아홀(210,220)에 비하여 넓은 너비로 형성될 수 있다. 즉, 상기 제3 비아홀(230)은 상기 제1 캐패시터 상부금속층(160)의 가장 자리를 제외한 나머지 표면을 노출시키도록 넓게 형성될 수 있다.
도 3을 참조하여, 상기 제1 및 제2 비아홀(210,220) 상에 제1 및 제2 트랜 치(211,221)가 형성된다. 상기 제1 및 제2 트랜치(211,221)는 다마신 공정에 의하여 형성될 수 있다. 상기 제1 및 제2 트랜치(211,221)는 메탈 마스크 패턴에 의한 건식 또는 습식식각 공정에 의하여 형성될 수 있다. 따라서, 상기 하부배선(125) 상에는 제1 비아 트랜치가 형성되고 상기 제1 캐패시터 하부금속층(141,142) 상에는 제2 비아 트랜치가 형성된다. 이때, 중간에 존재하는 제5 층간 절연막(190)이 상기 제6 층간 절연막(200)과의 선택비에 의해 듀얼 다마신 구조를 형성하게 된다. 그리고, 제2 캐패시터 하부금속층이 형성될 제3 비아홀(230)은 메탈 마스크의 크기가 같으므로 상기 제3 비아홀(230)과 상기 메탈 마스크로 인해 식각된 부분의 경계가 존재하지 않고 하나의 라인처럼 식각된다.
도 4를 참조하여, 상기 제3 비아홀(230)에 제2 캐패시터 하부금속층(260)이 형성된다. 상기 제2 캐패시터 하부금속층(260)은 상기 제1 및 제2 비아 트랜치, 제3 비아홀(230)을 포함하는 제6 층간 절연막(200) 상에 구리금속을 증착한 다음 CMP 공정을 통해 형성될 수 있다. 도시되지는 않았지만 상기 구리금속을 증착하기 전 장벽금속층 및 시드 금속층이 형성될 수 있다.
그리고, 상기 제1 비아 트랜치에는 상기 하부배선(125)과 연결되는 제1 상부배선(240)이 형성된다. 상기 제2 비아홀(220)에는 상기 제1 캐패시터 하부금속층(141,142)과 연결되는 제2 상부배선(250)이 형성된다. 상기 제3 비아홀(230)에는 제2 캐패시터 하부금속층(260)이 형성된다.
도 5를 참조하여, 상기 제2 캐패시터 하부금속층(260)을 보호하기 위한 제2 캡핑층(270)이 상기 제6 층간 절연막() 상에 형성된다. 상기 제2 캡핑층(270)은 질 화막으로 형성될 수 있다. 상기 제2 캡핑층(270)은 제2 캐패시터 절연막의 역할을 할 수 있다.
그리고 상기 제2 캡핑층(270)을 선택적으로 제거하여 상기 제2 캐패시터 하부금속층(260)을 노출시키는 오픈홀(275)이 형성된다. 상기 오픈홀(275)은 노광 및 현상에 의해 형성시킨 마스크 패턴(미도시)에 의한 건식 또는 습식식각 공정을 이용하여 형성된다.
도 6을 참조하여, 상기 오픈홀(275) 상에 패드(280)가 형성된다. 상기 패드(280)는 알루미늄으로 형성될 수 있다. 상기 패드(280)는 상기 오픈홀(275)을 포함하는 제2 캡핑층(270) 상에 알루미늄 금속을 증착한 후 패터닝하여 상기 제2 캐패시터 하부금속층(260)과 연결되도록 형성할 수 있다.
도 7을 참조하여, 상기 패드(280)를 포함하는 제2 캡핑층(270) 상에 제1 보호층(290)이 형성된다. 상기 제1 보호층(290)은 질화막으로 형성될 수 있다. 상기 제1 보호층(290)은 상기 패드(280)가 모두 가려지도록 형성될 수 있다.
도 8을 참조하여, 상기 제1 보호층(290)에 상기 제2 캡핑층(270)을 선택적으로 노출시키는 제3 트랜치(295)가 형성된다. 상기 제3 트랜치(295)는 상기 패드(280)와 이격되도록 상기 제2 캐패시터 하부금속층(270)에 대응되는 영역에 형성될 수 있다.
도 9를 참조하여, 상기 제3 트랜치(295) 내부에 제2 캐패시터 상부금속층(300)이 형성된다. 상기 제3 캐패시터 상부전극층(300)은 상기 제3 트랜치(295) 내부에 구리금속을 증착한 다음 CMP공정에 의하여 평탄화시켜 형성할 수 있다.
따라서, 상기 제2 캐패시터 하부금속층(260), 제2 캡핑층(310) 및 제2 캐패시터 상부금속층(300)은 MIM 구조를 가지게 되어 제2 캐패시터가 형성된다.
도 10을 참조하여, 상기 제2 캐패시터 상부금속층(300)을 포함하는 제1 보호층(290) 상에 제2 보호층(310)이 형성된다. 그리고, 상기 제2 보호층(310)에는 패드(280)를 노출시키는 패드홀(315)이 형성된다.
상기와 같이 제1 캐패시터와 제2 캐패시터가 MIM 구조로 이루어져 반도체 소자의 캐패시턴스가 증가될 수 있다. 즉, 상기 제1 캐패시터는 제1 캐패시터 하부금속층(141,142), 제1 캐패시터 절연층(150) 및 제1 캐패시터 상부금속층(160)이 MIM 구조로 이루어져 제1 캐패시터가 형성되고, 상기 제2 캐패시터는 제2 캐패시터 하부금속층(260), 제2 캐패시터 절연층(270) 및 제2 캐패시터 상부금속층(300)이 MIM 구조를 가질 수 있기 때문에 캐패시턴스 용량이 증가될 수 있다.
또한, 상기 제1 캐패시터 위에 제2 캐패시터가 적층된 구조에 의하여 상기 제1 및 제2 캐패시터가 병렬로 연결된 구조를 가진다. 그러면 제1 캐패시터와 제2 캐패시터는 C1+C2의 캐패시턴스를 얻을 수 있다. 이러한 구조로 인하여, 마스크 추가 공정 없이 동일 면적에서 캐패시턴스의 용량을 증가시켜 소자의 동작속도를 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 10은 실시예에 따른 반도체 소자의 캐패시터 제조공정을 나타내는 단면도이다.
Claims (9)
- 반도체 기판의 하부 층간 절연막 상에 배치된 제1 캐패시터 하부금속층;상기 제1 캐패시터 하부금속층 상에 배치된 제1 캐패시터 절연층;상기 제1 캐패시터 절연층 상에 배치되고 상기 제1 캐패시터 절연층을 일부 노출시키는 제1 캐패시터 상부금속층;상기 제1 캐패시터 상부금속층을 포함하는 제1 캐패시터 절연층 상에 배치된 제1 캡핑층;상기 제1 캡핑층 상에 배치된 상부 층간 절연막;상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 상부금속층과 연결되는 제2 캐패시터 하부금속층;상기 제2 캐패시터 하부금속층을 포함하는 상기 상부 층간 절연막 상에 배치되고 상기 제2 캐패시터 하부금속층의 일부를 노출시키는 오픈홀을 가지는 제2 캡핑층;상기 오픈홀을 포함하는 제2 캡핑층 상에 배치되어 상기 제2 캐패시터 하부금속층과 연결되는 패드;상기 패드를 포함하는 상기 제2 캡핑층 상에 배치된 보호층; 및상기 제2 캐패시터 하부금속층에 대응하도록 상기 보호층을 관통하여 상기 제2 캡핑층 상에 형성되는 제2 캐패시터 상부금속층을 포함하는 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 제2 캐패시터 하부금속층 및 제2 캐패시터 상부금속층은 구리로 형성된 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 제1 캐패시터 하부금속층, 제1 캐패시터 절연층 및 제1 캐패시터 상부 절연층은 제1 캐패시터이고,상기 제2 캐패시터 하부금속층, 제2 캡핑층 및 제2 캐패시터 상부금속층은 제2 캐패시터이고,상기 제1 캐패시터 상에 제2 캐패시터가 배치된 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 하부금속층과 연결되는 상부배선을 포함하는 반도체 소자의 캐패시터.
- 반도체 기판의 하부 층간 절연막 상에 제1 캐패시터 하부금속층을 형성하는 단계;상기 제1 캐패시터 하부 금속층 상에 제1 캐패시터 절연층을 형성하는 단계;상기 제1 캐패시터 절연층 상에 상기 제1 캐패시터 절연층을 일부 노출시키는 제1 캐패시터 상부금속층을 형성하는 단계;상기 제1 캐패시터 상부금속층을 포함하는 제1 캐패시터 절연층 상에 제1 캡핑층을 형성하는 단계;상기 제1 캡핑층 상에 상부 층간 절연막을 형성하는 단계;상기 상부 층간 절연막 및 상기 제1 캡핑층을 관통하여 상기 제1 캐패시터 상부금속층과 연결되는 제2 캐패시터 하부금속층을 형성하는 단계;상기 제2 캐패시터 하부금속층을 포함하는 상기 상부 층간 절연막 상에 상기 제2 캐패시터 하부금속층의 일부를 노출시키는 오픈홀을 가지는 제2 캡핑층을 형성하는 단계;상기 오픈홀을 포함하는 제2 캡핑층 상에 상기 제2 캐패시터 하부금속층과 연결되는 패드를 형성하는 단계;상기 패드를 포함하는 제2 캡핑층 상에 보호층을 형성하는 단계; 및상기 제2 캐패시터 하부금속층에 대응하도록 상기 보호층을 관통하여 상기 제2 캡핑층 상에 형성되는 제2 캐패시터 상부금속층을 포함하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제2 캐패시터 하부 금속층을 형성하는 단계는,상기 상부 층간 절연막 및 상기 제1 캡핑층을 식각하여 상기 제1 캐패시터 상부금속층을 노출시키는 비아홀을 형성하는 단계;상기 비아홀을 채우도록 구리금속을 증착한 후 CMP 공정을 진행하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제2 캡핑층은 질화막으로 형성되는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제2 캐패시터 상부금속층을 형성하는 단계는,상기 보호층을 식각하여 상기 제2 캐패시터 하부금속층에 대응하는 상기 제2 캡핑층을 노출시키는 트랜치를 형성하는 단계;상기 트랜치를 채우도록 구리금속을 증착한 후 CMP 공정을 진행하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제2 캐패시터 하부 금속층을 형성할 때 상기 제1 캐패시터 하부금속층과 연결되는 상부배선을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
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