KR100652309B1 - Ｍｉｍ 형 커패시터 제조 방법 - Google Patents

Ｍｉｍ 형 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 MIM형 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 하부 금속막/ 유전체막 /상부 금속막이 적층된 커패시터를 제조하는 방법에 있어서, 반도체기판의 층간절연막 상부에 상기 하부 금속막을 형성하는 단계와 상기 하부 금속막 상부에 Ti를 증착하는 단계와 상기 증착된 Ti막에 열처리 공정을 가하여 TiO2 절연체 박막을 형성하는 단계를 포함한다.
그러므로, 본 발명은 기존 절연체 물질인 SiN 대신 TiO2를 사용하여, Cu 표면에 형성되어있는 옥사이드를 TiO2형성 시에 제거함으로써, Cu-oxide 에 의하여 발생하는 불안정성의 문제를 해결할 수 있다.
MIM, 커패시터, TiO2, 어닐링

Description

ＭＩＭ 형 커패시터 제조 방법{METHOD FOR MANUFACTURING A METAL INSULATOR METAL TYPE CAPACITOR}
도 1은 종래 기술에 의한 MIM형 커패시터를 도시한 수직 단면도,
도 2는 종래 기술에 의한 MIM형 커패시터에서 Cu와 SiN 계면에 형성된 Cu-Oxide 를 도시한 수직 단면도,
도 3a 내지 도 3k는 본 발명에 따른 MIM형 커패시터 제조방법을 순차적으로 나타낸 공정 순서도.
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히, 금속(metal)/ 절연체(insulator)/ 금속(metal) 구조를 갖는 반도체 소자의 MIM형 커패시터 제조방법에 관한 것이다.
현재, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부 전극과 절연체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 RF CMOS장치에서 주로 이용되고 있다.
최근에 MIM 구조는 비아 홀(via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있다. 이는 스텝 커버리지(step coverage)로 인한 리키지(leakage) 문제에 보다 유리한 공정으로 여겨지고 있기 때문이다. 특히 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.
종래의 MIM형 캐패시터 제조 방법의 실시예 2 가지를 보면 다음과 같다.
제 1 실시예는 트렌치 비아 형태의 MIM형 캐패시터로, 우선 제 1 절연체의 표면에 하부 전극을 패터닝(patterning)한다. 전표면에 제 2 절연체를 덮는다. 제 2 절연체 표면을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)한다. 하부 전극의 중앙 영역의 제 2 절연체를 건식 식각(dry etch)하여 트렌치 비아를 형성한다. 전표면에 유전체 및 배리어 금속(barrier metal)을 차례로 증착한다. 전표면에 텅스텐-플러그(W-plug)를 덮는다. 텅스텐-플러그의 표면을 화학적 기계적 연마한다. MIM형 캐패시터 영역의 텅스텐-플러그 표면에 상부 전극을 형성시킴으로써 MIM형 캐패시터를 완성한다.
제 2 실시예는 두 금속 사이에 MIM의 상부 전극에 해당되는 두 번째 탑 플레이트(top plate)를 형성시키는 형태로, 먼저 제 1 절연체의 전표면에 하부 전극용 금속, 유전체, 및 상부 전극에 해당되는 두 번째 탑 플레이트를 차례로 증착한다. MIM 영역을 제외한 상부 전극에 해당되는 두 번째 탑 플레이트를 제거한다. 하부 전극 영역을 제외한 하부 전극용 금속과 유전체를 제거한다. 전표면에 제 2 절연체를 증착한다. 제 2 절연체 표면을 화학적 기계적 연마한다. 제 2 절연체에 비아 공정을 적용하여 두 번째 탑 플레이트와 하부 전극과의 플러그를 형성한다. 표면에 플러그와 접촉하는 상부 전극을 형성함으로써 MIM 캐패시터가 완성된다.
도 1은 종래 기술에 의한 MIM형 커패시터를 도시한 수직 단면도이다. 도 1에 도시된 바와 같이, 커패시터가 형성될 예정의 반도체기판 상부에 하부 금속막(100)을 형성한다. 그리고 하부 금속막(100) 상부에 장벽 금속막(barrier metal)(104)를 추가 형성한다. 이때, 하부 금속막(100)은 Cu 등의 금속을, 장벽 금속막(104)은 TiN 또는 Ti/TiN을 사용한다. 또한 하부 금속막(100)과 장벽 금속막(104)사이에 절연체(102)의 역할을 하는 SiN을 증착한다.
도 2는 종래 기술에 의한 MIM형 커패시터에서 Cu와 SiN 계면에 형성된 Cu-Oxide 를 도시한 수직 단면도이다.
도 2에 도시된 바와 같이, Cu등의 하부 금속막(100)의 표면에는 Cu-Oxide(106)가 형성되어 있다. Cu-Oxide는 Cu/SiN 계면 사이의 불안정 때문에 전자 이동에 의한 경계면 사이의 Hillock이 쉽게 발생시키는 문제점이 있는바, Cu-Oxide의 형성을 억제하도록 할 필요가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 기존 절연체 물질인 SiN 대신 TiO2를 사용하여, Cu 표면에 형성되어있는 옥사이드를 TiO2형성 시에 제거함으로써, Cu-oxide 에 의하여 발생하는 불안정성의 문제를 해결할 수 있는 MIM형 커패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 이루기 위한, 본 발명에 의한 MIM형 커패시터 제조방법은 하부 금속막/ 유전체막 / 상부 금속막이 적층된 커패시터를 제조하는 방법에 있어서, 반도체기판의 층간절연막 상부에 상기 하부 금속막을 형성하는 단계와 상기 하부 금속막 상부에 Ti를 증착하는 단계와 증착된 Ti막에 열처리 공정을 가하여 TiO2 절연체 박막을 형성하는 단계를 포함한다.
바람직하게는, 열처리 공정은 450℃에서 1시간 동안 진행하는 것을 특징으로 한다.
바람직하게는, 하부 금속막은 Cu인 것을 특징으로 한다.
바람직하게는 하부 금속막을 형성하는 단계는 트렌치 비아 내에 Cu를 매립하고 화학적기계적연마(CMP)공정을 거쳐 Cu 배선을 형성한다.
이하, 본 발명에 의한 MIM형 커패시터 제조방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3k는 본 발명에 따른 MIM형 커패시터 제조방법을 형성하는 과정을 도시한 공정 순서도이다.
도 3a는 하부 금속막(10)을 형성하는 단계를 도시한 것으로, 트렌치 비아 내에 Cu를 매립하고 화학적기계적연마(CMP)공정을 거쳐 Cu 배선을 형성한다.
도 3b는 하부 금속막(10) 상부에 Ti막(8)을 증착하는 단계를 도시한 것이다.
또한, 도 3c 및 3d는 증착된 Ti막(8)에 열처리 공정을 가하여 TiO2 절연체 박막(6)을 형성하는 단계를 도시한 것이다. 이때, 열처리 공정은 450℃에서 1시간 동안 진행하는 것이 바람직하다. TiO2 가 형성되면서 Cu 표면의 산소를 개더링(gathering)하여 Cu-Oxide의 산소를 TiO2 로 치환시키고, 순수한 Cu/TiO2 의 계면이 얻어진다. 열역학적으로 Ti가 산소와 결합하는 데 필요한 깁스 자유 에너스(Gibbs free energy)는 Cu가 Cu-Oxide를 형성하는데 필요한 에너지보다 낮다. 따라서 산소는 Ti와 결합하려고 하며, Cu와 Ti(TiO2) 계면의 산소는 Ti내로 확산되어 TiO2를 형성시킨다. 또한 Cu-Oxide내의 산소도 Ti와 반응하여 TiO2를 형성시키면서 Cusms 환원된다. 이와 같은 열처리 방법으로 형성한 TiO2는 Cu 표면의 O2를 제거할 수 있으며 Cu-Oxide의 형성을 억제하여 기존의 절연체 물질인 SiN을 사용할 때 보다 안정성을 향상시킬 수 있다.
도 3e에 도시된 바와 같이, 하부 금속막(10) 상부에 장벽 금속막(barrier metal)(12)을 추가 형성한다. 이때, 장벽 금속막(12)은 TiN 또는 Ti/TiN을 사용한다.
도 3f에 도시된 바와 같이, 장벽 금속막(12) 상부에 층간 절연막(14)을 형성하며 필요에 따라 표면을 평탄화한다. 그리고 층간 절연막(14) 상부에 커패시터 영역을 정의하는 포토레지스트 패턴(16)을 형성한다.
도 3g에 도시된 바와 같이, 상기 포토레지스트 패턴(16)에 맞추어 층간 절연막(14)을 선택 식각하여 하부의 장벽 금속막(12) 표면이 드러나는 개구부(open region)(18)를 형성하고 층간 절연막(14) 상부의 포토레지스트 패턴(16)을 제거한다.
도 3h에 도시된 바와 같이, 층간 절연막(14) 상부에 유전체막(20)을 형성한다. 이때, 유전체막(20)은 SiO2(20a)와 SiN(20b)를 적층해서 형성하는 것이 바람직하다.
도 3i에 도시된 바와 같이, 유전체막(20) 상부에 비아(via)를 정의하는 포토레지스트 패턴(미도시함)을 형성한다. 그리고, 포토레지스트 패턴에 맞추어 순차 적층된 유전체막(20)과 층간 절연막(14)을 식각하여 비아홀(23)을 형성한 후, 포토레지스트 패턴을 제거한다. 이때, 비아홀(23) 형성을 위한 층간 절연막(14)의 식각시 장벽 금속막(12)을 식각 정지막으로 하거나 하부 금속막(10)을 식각 정지막으로 할 수 있다.
계속해서 도 3j에 도시된 바와 같이, 비아홀(23)에 장벽 금속막(미도시함)을 증착하고 비아홀(23) 및 개구부(18)에 금속으로서 텅스텐(W)을 매립하고 이를 평탄화하여 비아(26)와 플러그(plug)(28)를 동시에 형성한다. 이때, 비아(26)는 커패시터의 주변 영역에서 층간 절연막(14)을 통해 하부 금속(10)과 이후 형성될 상부 금속을 서로 수직으로 연결하는 역할을 하는 반면에, 플러그(28)는 커패시터 영역에서 유전체막(20)을 사이에 두고 하부 금속(10)과 이후 형성될 상부 금속을 서로 수직으로 연결하는 역할을 한다.
그리고나서 도 3k에 도시된 바와 같이 결과물에 금속을 증착하고 패터닝하여 상부 금속막(30)을 형성한다. 여기서, 상부 금속막(30)은 플러그(28)에 연결되는 커패시터의 상부 금속막(30a)과 비아(26)에 연결되는 상부 배선(30b)이다. 이때, 상부 금속막(30)은 Al 등의 금속으로 형성하는 것이 바람직하다.
이와 같은 종래 기술의 MIM형 커패시터 제조방법에 의해 층간 절연막(14)이 식각으로 제거된 개구부 영역(18)에서 하부 금속막(10)과 유전체막(20) 및 상부 금속막(30a)이 적층된 구조의 커패시터가 형성된다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면, 기존 절연체 물질인 SiN 대신 TiO2를 사용하여, Cu 표면에 형성되어있는 옥사이드를 TiO2형성 시에 제거함으로써, Cu-oxide 에 의하여 발생하는 불안정성의 문제를 해결할 수 있다.

Claims (4)

  1. 하부 금속막/ 유전체막 / 상부 금속막이 적층된 커패시터를 제조하는 방법에 있어서,
    반도체기판의 층간절연막 상부에 상기 하부 금속막을 형성하는 단계;
    상기 하부 금속막 상부에 Ti를 증착하는 단계; 및
    상기 증착된 Ti막에 열처리 공정을 가하여 TiO2 절연체 박막을 형성하는 단계
    를 포함하는 MIM형 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정은 450℃에서 1시간 동안 진행하는 것을 특징으로 하는 MIM형 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 하부 금속막은 Cu인 것을 특징으로 하는 MIM형 커패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 하부 금속막을 형성하는 단계는
    트렌치 비아 내에 Cu를 매립하고 화학적기계적연마(CMP)공정을 거쳐 Cu 배선 을 형성하는 것을 특징으로 하는 MIM형 커패시터 제조방법.
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