KR20160105224A - 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법 - Google Patents
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Abstract
금속-절연체-금속 커패시터는, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조체 위에 배치되되, 커패시터영역 내에서 하부구조체를 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴과, 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 커패시터영역 내에서, 더미절연층패턴의 상부면과, 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 컨택홀들 각각에 의해 노출되는 하부구조체의 노출면 위에 배치는 하부금속층패턴과, 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴과, 그리고 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함한다.
Description
본 개시의 여러 실시예들은, 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법에 관한 것이다.
파워서플라이에서 종종 사용되는 스위치드 파워 컨버터(switched power converter)는 두 가지 형태로 구현될 수 있다. 하나는 변환하는 동안 인덕터가 에너지를 축적하는 스위치드 인덕터 컨버터(SIC; Switched-Inductor Converter)이다. 다른 하나는 변환하는 동안 커패시터가 에너지를 축적하는 스위치드 커패시터 컨버터(SCC; Switched-Capacitor Converter)이다. 스위치드 인덕터 컨버터(SIC)는, 넓은 동작 범위(operating range)와 높은 효율을 갖고 있으며, 이에 따라 대체로 높은 전력 응용분야에서 폭넓게 사용되고 있다. 그러나 스위치드 인덕터 컨버터(SIC)는, 인덕터가 차지하는 넓은 면적으로 인해 크기 감소가 요구되는 시스템에서 사용되는데 제한적이다. 반면에 스위치드 커패시터 컨버터(SCC)는, 크기 감소가 요구되는 대체로 낮은 전력 응용분야에서 사용되고 있다. 최근 전자기적 간섭이 문제가 되고, 또한 작은 크기를 요하는 모바일 기기의 발전으로 인해, 스위치드 커패시터 컨버터(SCC)의 적용 범위는 점점 더 커지고 있는 실정이다.
본 출원이 해결하고자 하는 과제는, 높은 커패시턴스를 갖는 금속-절연체-금속 커패시터를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 이와 같은 금속-절연체-금속 커패시터를 포함하는 전자소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 이와 같은 금속-절연체-금속 커패시터를 제조하는 방법을 제공하는 것이다.
일 예에 따른 금속-절연체-금속 커패시터는, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조체 위에 배치되되, 커패시터영역 내에서 하부구조체를 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴과, 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 커패시터영역 내에서, 더미절연층패턴의 상부면과, 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 컨택홀들 각각에 의해 노출되는 하부구조체의 노출면 위에 배치는 하부금속층패턴과, 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴과, 그리고 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함한다.
일 예에 따른 전자소자는, 게이트입력단자에 연결되는 게이트와, 전압입력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 전압출력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 N채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 전압출력단자에 연결되는 드레인단자를 갖는 제2 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 그라운드에 연결되는 드레인단자를 갖는 제2 N채널형 모스트랜지스터와, 그리고 제1 접점 및 제2 접점 사이에 배치되는 커패시터를 포함한다. 커패시터는, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조체 위에 배치되되, 커패시터영역 내에서 하부구조체를 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴과, 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 커패시터영역 내에서, 더미절연층패턴의 상부면과, 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 컨택홀들 각각에 의해 노출되는 하부구조체의 노출면 위에 배치는 하부금속층패턴과, 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴과, 그리고 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함한다.
일 예에 따른 전자소자는, 기판의 제1 영역에 배치되되, 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터로 구성되는 제1 씨모스 트랜지스터와, 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터로 구성되는 제2 씨모스 트랜지스터와, 기판 위에 배치되는 절연층과, 절연층 내에 배치되는 복수개의 배선층들과, 그리고 기판의 제2 영역에서 배선층들 중 제1 배선층 위에 배치되는 커패시터를 포함한다. 커패시터는, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 제1 배선층 위에 배치되되, 커패시터영역 내에서 제1 배선층을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴과, 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 커패시터영역 내에서, 더미절연층패턴의 상부면과, 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 컨택홀들 각각에 의해 노출되는 하부구조체의 노출면 위에 배치는 하부금속층패턴과, 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴과, 그리고 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함한다. 제1 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 제1 배선층 및 전압입력단자에 전기적으로 결합되고, 제1 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 제1 배선층 및 전압출력단자에 전기적으로 결합되고, 제2 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 전압입력단자 및 커패시터의 상부금속층패턴에 접하는 제2 배선층에 전기적으로 결합되고, 제2 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 그라운드단자 및 상기 제2 배선층에 전기적으로 결합되며, 그리고 제1 P채널형 모스트랜지스터의 게이트, 제1 N채널형 모스트랜지스터의 게이트, 제2 P채널형 모스트랜지스터의 게이트, 및 제2 N채널형 모스트랜지스터의 게이트는 공통으로 게이트입력단자에 전기적으로 결합된다.
일 예에 따른 전자소자는, 기판에 배치되되, 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터로 구성되는 제1 씨모스 트랜지스터와, 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터로 구성되는 제2 씨모스 트랜지스터와, 기판 위에 배치되는 절연층과, 절연층 내에 배치되는 복수개의 배선층들과, 절연층 내에서 배선층들 중 제1 배선층 위에 배치되는 커패시터를 포함한다. 커패시터는, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 제1 배선층 위에 배치되되, 커패시터영역 내에서 제1 배선층을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴과, 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 커패시터영역 내에서, 더미절연층패턴의 상부면과, 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 컨택홀들 각각에 의해 노출되는 하부구조체의 노출면 위에 배치는 하부금속층패턴과, 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴과, 그리고 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함한다. 제1 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 제1 배선층 및 전압입력단자에 전기적으로 결합되고, 제1 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 제1 배선층 및 전압출력단자에 전기적으로 결합되고, 제2 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 전압입력단자 및 커패시터의 상부금속층패턴에 접하는 제2 배선층에 전기적으로 결합되고, 제2 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 그라운드단자 및 상기 제2 배선층에 전기적으로 결합되며, 그리고 제1 P채널형 모스트랜지스터의 게이트, 제1 N채널형 모스트랜지스터의 게이트, 제2 P채널형 모스트랜지스터의 게이트, 및 제2 N채널형 모스트랜지스터의 게이트는 공통으로 게이트입력단자에 전기적으로 결합된다.
일 예에 따른 금속-절연체-금속 커패시터의 제조방법은, 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조물 위에 커패시터영역 내에서 하부구조물을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계와, 더미절연층패턴의 상부면과, 컨택홀들 각각의 측벽 및 하부에서 노출되는 더미절연층패턴의 측면 및 하부구조물 표면 위에 하부금속층패턴을 형성하되, 하부금속층패턴은 가장자리영역의 더미절연층패턴 표면이 노출되도록 커패시터영역 내에 배치되도록 하는 단계와, 커패시터영역의 하부금속층패턴과 가장자리영역의 더미절연층패턴 위에 유전체층을 형성하는 단계와, 커패시터영역 및 가장자리영역의 유전체층 위에 상부금속층을 형성하는 단계와, 그리고 상부금속층 및 유전체층을 순차적으로 패터닝하여 상부금속층패턴 및 유전체층패턴을 형성하되, 유전체층패턴은 커패시터영역의 하부금속층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 하고, 상부금속층패턴은 커패시터영역의 유전체층패턴 위에 배치되며, 커패시터영역 및 가장자리영역의 경계 부분에서 가장자리영역으로 일정 거리만큼 연장되도록 하는 단계를 포함한다.
여러 실시예들에 따르면, 노드 분리되는 하부금속층패턴을 갖는 일반적인 금속-절연체-금속 커패시터와는 다르게, 더미절연층패턴의 측면 뿐만 아니라 상부면 위에 하부금속층패턴이 배치됨에 따라 증가된 커패시턴스를 갖는다는 이점이 제공된다. 또한 제조과정 중에 상부금속층패턴 형성을 위한 식각시 하부금속층패턴의 단부가 유전체층에 의해 충분히 보호되도록 함으로써 상부금속층패턴과 하부금속층패턴 사이의 브리지가 방지된다는 이점도 제공된다.
도 1은 일 예에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 2는 도 1의 금속-절연체-금속 커패시터의 금속층 및 더미절연층패턴의 배치 구조를 나타내 보인 평면도이다.
도 3은 도 1의 금속-절연체-금속 커패시터의 하부금속층패턴의 배치 구조를 나타내 보인 평면도이다.
도 4는 도 1의 금속-절연체-금속 커패시터의 유전체층패턴의 배치 구조를 나타내 보인 평면도이다.
도 5는 도 1의 금속-절연체-금속 커패시터의 상부금속층패턴의 배치 구조를 나타내 보인 평면도이다.
도 6 내지 도 19는 일 예에 따른 금속-절연체-금속 커패시터의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 20은 금속-절연체-금속 커패시터가 채용되는 스위치드 커패시터 컨버터의 일 예를 나타내 보인 회로도이다.
도 21은 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 일 예를 나타내 보인 도면이다.
도 22는 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 다른 예를 나타내 보인 도면이다.
도 2는 도 1의 금속-절연체-금속 커패시터의 금속층 및 더미절연층패턴의 배치 구조를 나타내 보인 평면도이다.
도 3은 도 1의 금속-절연체-금속 커패시터의 하부금속층패턴의 배치 구조를 나타내 보인 평면도이다.
도 4는 도 1의 금속-절연체-금속 커패시터의 유전체층패턴의 배치 구조를 나타내 보인 평면도이다.
도 5는 도 1의 금속-절연체-금속 커패시터의 상부금속층패턴의 배치 구조를 나타내 보인 평면도이다.
도 6 내지 도 19는 일 예에 따른 금속-절연체-금속 커패시터의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 20은 금속-절연체-금속 커패시터가 채용되는 스위치드 커패시터 컨버터의 일 예를 나타내 보인 회로도이다.
도 21은 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 일 예를 나타내 보인 도면이다.
도 22는 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 다른 예를 나타내 보인 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다. 도 2는 도 1의 더미절연층패턴의 평면 배치 구조를 나타내 보인 도면이다. 도 3은 도 1의 하부금속층패턴의 평면 배치 구조를 나타내 보인 도면이다. 도 4는 도 1의 유전체층패턴의 평면 배치 구조를 나타내 보인 도면이다. 그리고 도 5는 도 1의 상부금속층패턴의 평면 배치 구조를 나타내 보인 도면이다. 도 1은 도 2 내지 도 5의 선 I-I'를 따라 절단하여 나타내 보인 단면구조와 일치한다. 도 1 내지 도 5에서 동일한 참조부호는 동일한 요소를 나타낸다.
도 1을 참조하면, 금속-절연체-금속 커패시터(100)는, 커패시터영역(111)에서 순차적으로 배치되는 하부금속층패턴(150), 유전체층패턴(160), 및 상부금속층패턴(170)으로 구성된다. 유전체층패턴(160) 및 상부금속층패턴(170)은, 커패시터영역(111)을 둘러싸는 가장자리영역(112)으로 연장되도록 배치된다. 금속-절연체-금속 커패시터(100)는 금속층(130) 및 이 금속층(130) 위에 배치되는 더미절연층패턴(140) 위에 배치된다. 금속층(130)은 배선층일 수 있으며, 기판(110) 위의 절연층(120) 위에 배치될 수 있다. 절연층(120)은, 층간절연층(ILD) 또는 금속간절연층(IMD)일 수 있다. 일 예에서, 하부금속층패턴(150) 및 상부금속층패턴(170)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층일 수 있다. 커패시터영역(111)은 본 예에 따른 금속-절연체-금속 커패시터(100)가 배치되는 영역으로 정의될 수 있다. 가장자리영역(112)은 일정 폭을 가지면서 커패시터영역(111)을 둘러싸는 영역으로 정의될 수 있다. 비록 도면에 나타내지는 않았지만, 금속-절연체-금속 커패시터(100)의 일부만 금속층(130) 위에 배치되고, 나머지는 절연층(120) 위에 배치될 수도 있다.
도 2에 나타낸 바와 같이, 더미절연층패턴(140)이 커패시터영역(111) 및 가장자리영역(112)에 모두 배치된다. 도면에서 커패시터영역(111) 및 가장자리영역(112)의 구분은 점선(A)으로 표시하였다. 커패시터영역(111) 내에서, 더미절연층패턴(140)은 복수개의 컨택홀(142)들을 갖는다. 컨택홀(142)들 각각에 의해 금속층(130)의 일부 표면이 노출된다. 비록 도 2에서 컨택홀들(142) 각각은 원형의 평면 형상을 갖지만, 이는 단지 하나의 예로서 다른 형태의 평면 형상을 가질 수도 있다. 또한 컨택홀들(142)의 개수 또한 예시적인 것으로서 적어도 2개 이상의 복수개로 다양하게 설정될 수 있다. 컨택홀들(142) 각각은, 인접한 다른 컨택홀과 일정 간격 이격되도록 배치된다. 일 예에서 컨택홀들(142)은, 어느 하나의 컨택홀의 중심점으로부터 인접하는 2개의 컨택홀의 중심점까지 각각 연결한 선(144)이 정삼각형을 구성하도록 배치될 수 있다. 일 예에서 더미절연층패턴(140)은, 옥사이드 계열의 단일 절연층으로 이루어지거나, 복수의 절연층들로 이루어질 수 있다.
도 3에 나타낸 바와 같이, 하부금속층패턴(150)은 더미절연층패턴(140) 위에 배치된다. 하부금속층패턴(150)은, 커패시터영역(111) 전체에 걸쳐서 더미절연층패턴(140) 위에 형성되며, 가장자리영역(112)의 더미절연층패턴(140) 표면을 노출시킨다. 커패시터영역(111) 내에서 하부금속층패턴(150)은, 더미절연층패턴(140)의 상부면 위와, 컨택홀(142)들 내벽을 구성하는 더미절연층패턴(140) 측면 위와, 그리고 컨택홀(142)들 바닥에서 노출되는 금속층(130) 위에 배치된다. 하부금속층패턴(150)에 의해 제1 트랜치(152)들이 한정된다. 제1 트랜치(152)는, 컨택홀(142)의 평면적으로부터 컨택홀(142) 내벽을 구성하는 더미절연층패턴(140) 측면상에 배치되는 하부금속층패턴(150)의 두께만큼 좁아진 평면적을 갖는다. 하부금속층패턴(150)이 더미절연층패턴(140) 상부면 위에도 배치됨에 따라, 커패시터영역(111) 전체에 걸쳐서 하부금속층패턴(150)은 분리되는 곳 없이 모두 연결되는 구조를 가질 수 있다.
도 4에 나타낸 바와 같이, 유전체층패턴(160)은, 커패시터영역(111)에서의 하부금속층패턴(150) 위와, 가장자리영역(112)에서의 더미절연층패턴(140)의 일부 표면 위에 배치된다. 일 예에서, 유전체층패턴(160)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 이루어질 수 있다. 유전체층패턴(160)에 의해 제2 트랜치(162)들이 한정된다. 제2 트랜치(162)는, 제1 트랜치(152)의 평면적으로부터 제1 트랜치(152) 내벽을 구성하는 하부금속층패턴(150) 측면상에 배치되는 유전체층패턴(160)의 두께만큼 좁아진 평면적을 갖는다. 유전체층패턴(160)은, 커패시터영역(111) 전체에 걸쳐 배치되지만, 가장자리영역(112)에서는 일부 영역에서만 배치된다. 커패시터영역(111)과 가장자리영역(112)의 경계 부분에서, 하부금속층패턴(150)의 상부면과 더미절연층패턴(140)의 상부면 사이에 단차가 존재함에 따라, 유전체층패턴(160)은, 경계 부분에서 가장자리영역(112)으로 일정 간격(D1) 이격된 위치에서 단차를 갖는다. 유전체층패턴(160)의 단부는, 경계 부분에서 가장자리영역(112)으로 일정 간격(D3) 이격된 위치에 배치된다. 경계 부분에서 유전체층패턴(160) 단부까지의 간격(D3)은 유전체층패턴(160)이 갖는 단차까지의 간격(D1)보다 크다.
도 5에 나타낸 바와 같이, 상부금속층패턴(170)은, 커패시터영역(111) 및 가장자리영역(112)에서의 유전체층패턴(160) 위에 배치된다. 커패시터영역(111) 내에서 상부금속층패턴(170)은 제2 트랜치(162) 내부를 모두 채운다. 상부금속층패턴(170)은, 커패시터영역(111) 전체에 걸쳐 배치되지만, 가장자리영역(112)에서는 일부 영역에서만 배치된다. 가장자리영역(112)에서의 상부금속층패턴(170)의 단부는 유전체층패턴(160)의 단부에 정렬될 수 있다. 이 경우, 커패시터영역(111)과 가장자리영역(112)의 경계에서 상부금속층패턴(170)의 단부까지의 간격(D4)은, 경계에서 유전체층패턴(160)의 단부까지의 간격(D3)과 동일하다. 상부금속층패턴(170)은, 커패시터영역(111)과 가장자리영역(112)의 경계 부분에서 가장자리영역(112)으로 일정 간격(D2) 이격된 위치에서 단차를 갖는다. 이 간격(D2)은, 경계 부분에서 유전체층패턴(160)이 갖는 단차까지의 간격(D1)보다 크다. 경계 부분에서 상부금속층패턴(170) 단부까지의 간격(D4)은, 경계 부분에서 상부금속층패턴(170)이 갖는 단차까지의 간격(D2)보다 크다.
금속-절연체-금속 커패시터(100)의 커패시턴스(capacitance)는 하부금속층패턴(150), 유전체층패턴(160), 및 상부금속층패턴(170)이 수직 방향으로 중첩되는 면적에 비례하여 증가되거나 감소할 수 있다. 본 예에 따른 금속-절연체-금속 커패시터(100)에 있어서, 커패시터영역(111) 전 영역에 걸쳐서 하부금속층패턴(150), 유전체층패턴(160), 및 상부금속층패턴(170)이 수직 방향으로 중첩된다. 이에 따라 유전체층패턴(160)을 구성하는 유전체물질의 유전율과, 유전체층패턴(160)의 두께가 일정할 경우, 커패시터영역(111) 내에서 얻을 수 있는 최대한의 커패시턴스를 얻을 수 있다. 특히 본 예에 따른 금속-절연체-금속 커패시터(100)는, 하부금속층패턴(150)이 복수개의 컨택홀(142)들을 갖는 더미절연층패턴(140)의 상부면 위에도 배치됨에 따라, 커패시터영역(111) 전체 면적에 걸쳐서 하나의 금속-절연체-금속 커패시터(100)가 구성되도록 할 수 있다. 즉 커패시터영역(111)의 전체 면적에 걸쳐서, 유전체층(160)의 전 하부면 및 상부면은, 각각 하부금속층패턴(150) 및 상부금속층패턴(160)과 접하고, 이에 따라 커패시터영역(111)의 모든 면적이 금속-절연체-금속 커패시터(100)의 커패시턴스에 기여할 수 있다. 노드 분리되는 하부금속층패턴을 갖는 일반적인 금속-절연체-금속 커패시터와는 다르게, 본 예에 따른 금속-절연체-금속 커패시터(100)는, 더미절연층패턴(140)의 측면 뿐만 아니라 상부면 위에 하부금속층패턴(150)이 배치되고, 이에 따라 더미절연층패턴(140)의 상부면 위에서도 커패시터 구조가 형성되며, 이는 전체 커패시턴스를 증가시키는데 기여할 수 있다.
도 6 내지 도 19는 일 예에 따른 금속-절연체-금속 커패시터의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 19는, 각각 도 6의 선 II-II', 도 8의 선 III-III', 도 10의 선 IV-IV', 도 12의 선 V-V', 도 14의 선 VI-VI', 도 16의 선 VII-VII', 및 도 18의 선 VIII-VIII'를 따라 절단하여 나타내 보인 단면 구조를 나타낸다. 도 6 내지 도 19에서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 6 및 도 7을 참조하면, 하부구조물(115) 위에 더미절연층패턴(140)을 형성한다. 일 예에서 하부구조물(115)은, 기판(110) 위에 절연층(120)이 배치되고, 절연층(120) 위에 금속층(130)이 배치되는 구조를 가질 수 있다. 이 경우 금속층(130)은 배선층의 일부일 수 있다. 더미절연층패턴(140)은 커패시터영역(111) 및 가장자리영역(112)의 전체 영역에 걸쳐 형성될 수 있다. 도면에서 커패시터영역(111) 및 가장자리영역(112)은 점선으로 구분되고 있다. 더미절연층패턴(140)은 금속층(130)의 일부 표면을 노출시키는 컨택홀(142)을 갖는다. 더미절연층패턴(140) 형성을 위해, 먼저 금속층(130)의 전 표면 위에 더미절연층을 형성한다. 그리고 컨택홀(142)에 대응되는 더미절연층 표면을 노출시키는 제1 마스크층패턴을 더미절연층 위에 형성한다. 일 예에서 제1 마스크층패턴은 포토레지스트층으로 형성할 수 있다. 제1 마스크층패턴을 식각마스크로 더미절연층의 노출부분을 제거하여 컨택홀(142)을 갖는 더미절연층패턴(140)을 형성한다. 더미절연층패턴(140)을 형성한 후에 제1 마스크층패턴을 제거한다. 일 예에서 더미절연층패턴(140)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다.
도 8 및 도 9를 참조하면, 더미절연층패턴(140)과, 컨택홀(142)에 의한 금속층(130)의 노출표면을 덮는 하부금속층(155)을 형성한다. 이에 따라, 하부금속층(155)은, 커패시터영역(111) 및 가장자리영역(112)에서 더미절연층패턴(140)의 상부면 위에 배치된다. 또한 하부금속층(155)은, 컨택홀(142) 내에서 노출되는 더미절연층패턴(140)의 측면과 금속층(130)의 노출 표면 위에도 배치된다. 하부금속층(155)은 컨택홀(142) 내의 제1 트랜치(152)를 갖는다. 일 예에서 하부금속층(155)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 하부금속층(155)을 형성한 후에, 하부금속층(155) 위에 제1 마스크층패턴(210)을 형성한다. 일 예에서 제1 마스크층패턴(210)은 포토레지스트층으로 형성할 수 있다. 제1 마스크층패턴(210)은, 제1 트랜치(152)를 채우면서 커패시터영역(111) 내의 하부금속층(155)을 모두 덮는 반면, 가장자리영역(112) 내의 하부금속층(155)은 모두 노출시키는 개구부(222)를 갖는다.
도 10 및 도 11을 참조하면, 제1 마스크층패턴(도 8 및 도 9의 210)을 식각마스크로 하부금속층(도 8 및 도 9의 155)의 노출 부분을 제거하여 하부금속층패턴(150)을 형성한다. 이에 따라 하부금속층패턴(150)은 커패시터영역(111) 내에만 배치되고, 가장자리영역(112)에서는 배치되지 않는다. 커패시터영역(111) 내에서 하부금속층(도 8 및 도 9의 155)가 제1 마스크층패턴(도 8 및 도 9의 210)에 의해 보호됨에 따라, 커패시터영역(111) 내에서 하부금속층패턴(150)은 더미절연층패턴(140) 상부면 위에도 그대로 남아 있으며, 이 남아있는 부분으로 인해 커패시터영역(111) 내의 하부금속층패턴(150)은 노드 분리되지 않고 일체로 연결되는 구조로 남아 있게 된다. 하부금속층패턴(150)을 형성한 후에는, 제1 마스크층패턴(도 8 및 도 9의 210)을 제거한다.
도 12 및 도 13을 참조하면, 커패시터영역(111) 내의 하부금속층패턴(150) 위와 가장자리영역(112) 내의 더미절연층패턴(140) 위에 유전체층(165)을 형성한다. 유전체층(165)은 제1 트랜치(152) 내의 제2 트랜치(162)를 갖는다. 일 예에서 유전체층(165)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 형성할 수 있다. 일정 두께를 갖는 하부금속층패턴(150)이 커패시터영역(111) 내에만 배치됨에 따라, 하부금속층패턴(150)의 단부는 커패시터영역(111)과 가장자리영역(112) 사이의 경계에 일치된다. 따라서 유전체층(165)을 형성하는 과정에서, 커패시터영역(111)과 가장자리영역(112)의 경계에서의 단차로 인해, 유전체층(165)은, 커패시터영역(111)과 가장자리영역(112)의 경계로부터 가장자리영역(112)으로 일정 간격(D1) 이격된 위치에서 단차를 가질 수 있다.
도 14 및 도 15를 참조하면, 유전체층(165) 위에 상부금속층(175)을 형성한다. 상부금속층(175)은 커패시터영역(111) 및 가장자리영역(112)의 유전체층(165)을 모두 덮는다. 또한 상부금속층(175)은 유전체층(165)에 의해 만들어진 제2 트랜치(162) 내부를 모두 채운다. 일 예에서, 상부금속층(175)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 상부금속층(175)을 형성하는 과정에서, 가장자리영역(112)에서의 유전체층(165)이 갖는 단차로 인해, 상부금속층(175)은, 커패시터영역(111)과 가장자리영역(112)의 경계로부터 가장자리영역(112)으로 일정 간격(D2) 이격된 위치에서 단차를 가질 수 있다. 이 단차는, 유전체층(165)이 갖는 단차가 위치하는 지점과 가장자리영역(112) 단부 사이에 위치한다.
도 16 및 도 17을 참조하면, 상부금속층(175)을 형성한 후에, 상부금속층(175) 위에 제2 마스크층패턴(220)을 형성한다. 일 예에서 제2 마스크층패턴(220)은 포토레지스트층으로 형성할 수 있다. 제2 마스크층패턴(220)은, 커패시터영역(111) 내의 상부금속층(175)을 모두 덮는 반면, 가장자리영역(112) 내의 상부금속층(165) 일부를 노출시키는 개구부(222)를 갖는다.
도 18 및 도 19를 참조하면, 제2 마스크층패턴(도 16 및 도 17의 220)을 식각마스크로 상부금속층(도 16 및 도 17의 175)의 노출 부분 및 유전체층(도 16 및 도 17의 165)의 노출 부분을 순차적으로 제거하여 상부금속층패턴(170) 및 유전체층패턴(160)을 형성한다. 이에 따라 상부금속층패턴(170)은 커패시터영역(111)의 모든 영역 내에 배치되며, 가장자리영역(112)에서는 일부 영역 위에만 배치된다. 마찬가지로 유전체층패턴(160)도 커패시터영역(111)의 모든 영역 내에 배치되며, 가장자리영역(112)에서는 일부 영역 위에만 배치된다. 가장자리영역(112) 내에서 유전체층패턴(160)의 단부와 상부금속층패턴(170)의 단부는 정렬된다. 상부금속층패턴(170) 및 유전체층패턴(160)을 형성한 후에는, 제2 마스크층패턴(도 16 및 도 17의 220)을 제거한다. 상부금속층패턴(170) 및 유전체층패턴(160)은, 하부금속층패턴(150)과 함께, 금속-절연체-금속 커패시터(100)를 구성한다.
제2 마스크층패턴(도 16 및 도 17의 220)을 식각마스크로 한 식각공정으로 상부금속층패턴(170) 및 유전체층패턴(160)을 형성하는 과정에서, 도면에서 "A"로 나타낸 하부금속층패턴(150)의 단부 측면 부분은 유전체층패턴(160)에 의해 계속 덮여 있으므로 식각공정에 의해 영향 받지 않는다. 특히 상부금속층패턴(170)의 노출 부분을 완전히 제거하기 위해 과도식각을 수행하더라도, 하부금속층패턴(150)은 이 과도식각에 의해 영향을 받지 않는다. 따라서 식각과정에서 하부금속층패턴(150)과 상부금속층패턴(170) 사이의 브리지(bridge)를 방지하기 위해 일반적으로 채용되는 식각방지층이 없더라도, 식각과정에서의 하부금속층패턴(150)과 상부금속층패턴(170) 사이의 브리지는 발생되지 않는다.
도 20은 금속-절연체-금속 커패시터가 채용되는 스위치드 커패시터 컨버터의 일 예를 나타내 보인 회로도이다. 비록 본 예에서, 금속-절연체-금속 커패시터가 채용되는 전자소자로서 스위치드 커패시터 컨버터를 제시하고 있지만, 이는 단지 하나의 예로서 다른 전자소자 내에도 채용될 수 있다는 것은 당연하다. 도 20을 참조하면, 스위치드 커패시터 컨버터(300)는 직류-직류(DC-DC) 컨버터로서, 제1 씨모스 트랜지스터(CMOS1), 제2 씨모스 트랜지스터(CMOS2), 및 커패시터(CAP)를 포함하여 구성될 수 있다. 제1 씨모스 트랜지스터(CMOS1)는 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)로 구성된다. 제2 씨모스 트랜지스터(CMOS2)는 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)로 구성된다. 커패시터(CAP)는, 도 1 내지 도 5를 참조하여 설명한 금속-절연체-금속 커패시터(100)와 동일할 수 있다.
제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는, 각각 N+형의 소스/드레인영역에 대응되는 소스/드레인단자를 갖는다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는, 각각 P+형의 소스/드레인영역에 대응되는 소스/드레인단자를 갖는다. 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자 및 드레인단자는, 각각 전압입력단자(Vin) 및 제1 N채널형 모스트랜지스터(NMOS1)의 드레인단자에 연결된다. 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자는 전압출력단자(Vout)에 연결된다. 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자 및 드레인단자는, 각각 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자 및 전압출력단자(Vout)에 연결된다. 제2 N채널형 모스트랜지스터(NMOS2)의 드레인단자는 그라운드(ground)(GND)에 연결된다. 커패시터(CAP)의 일 단자는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)의 연결접점(a)에 연결된다. 커패시터(CAP)의 반대 단자는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)의 연결접점(b)에 연결된다. 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1) 각각의 게이트단자와, 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2) 각각의 게이트단자는 게이트전압입력단자(Vg)에 공통으로 연결된다.
본 예에 따른 스위치드 커패시터 컨버터(300)는 두 가지 동작 단계에 의해 입력전압을 다른 레벨의 전압으로 출력시키는 디씨-디씨 컨버터 동작을 수행한다. 이 과정에서 게이트전압입력단자(Vg)를 통해 일정 주파수의 클락 신호(clock signal)가 입력된다. 구체적으로 충전단계(charging phase)에서 게이트전압입력단자(Vg)를 통해 일정 크기 이하, 예컨대 0V의 게이트전압신호가 입력된다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-온되는 반면, 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-오프된다. 이 상태에서 전류 이동 경로는, 전압입력단자(Vin)에서 연결접점(a), 커패시터(CAP), 및 연결접점(b)를 통해 전압출력단자(Vout)까지 형성되며, 커패시터(CAP)는 일정 크기의 전하량을 충전한다. 방전단계(discharging phase)에서 게이트전압입력단자(Vg)을 통해 문턱전압 크기 이상, 예컨대 5V의 게이트전압신호가 입력된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-온되는 반면, 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-오프된다. 이 상태에서 커패시터(CAP)의 양 단자는 각각 그라운드 및 전압출력단자(Vout)에 연결된다. 일정 크기의 전하량이 충전된 커패시터(CAP)는 전압소스(voltage source)로 작용하여 전압출력단자(Vout)를 통해 입력전압과는 다른 레벨의 전압을 출력시킨다.
입력전압과 출력전압 사이의 변환비는, 커패시터(CAP)의 커패시턴스에 따라 변할 수 있다. 높은 변환비를 얻기 위해서는 높은 커패시턴스를 확보할 필요가 있다. 도 1 내지 도 5를 참조하여 설명한 바와 같이, 본 예에 따른 금속-절연체-금속 커패시터(100)는, 노드 분리되는 하부금속층패턴을 갖는 일반적인 금속-절연체-금속 커패시터와는 다르게, 더미절연층패턴의 측면 뿐만 아니라 상부면 위에 하부금속층패턴이 배치되고, 이에 따라 더 증가된 커패시턴스를 갖는다. 따라서 스위치드 커패시터 컨버터(300)의 전압변환율을 증가시킬 수 있다.
도 21은 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 일 예를 나타내 보인 도면이다. 도 21을 참조하면, 본 예에 따른 스위치드 커패시터 컨버터 소자는, 스위칭소자들이 배치되는 제1 영역과 커패시터가 배치되는 제2 영역을 포함하고, 제1 영역 및 제2 영역은, 수평 방향으로 기판의 다른 영역에 배치된다. 구체적으로, 기판(310)은 수평 방향으로 구분되는 제1 영역(301) 및 제2 영역(302)을 갖는다. 일 예에서 기판(310)은 p형 도전형을 가질 수 있다. 제1 영역(301)에는 스위칭소자로서 제1 씨모스 트랜지스터(CMOS1) 및 제2 씨모스 트랜지스터(CMOS2)가 배치된다. 제1 씨모스 트랜지스터(CMOS1)는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)를 포함한다. 제2 씨모스 트랜지스터(CMOS2)는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)를 포함한다. 제2 영역(302)은 커패시터(100)가 배치되는 커패시터영역(111) 및 커패시터영역(111)을 둘러싸는 가장자리영역(112)을 포함한다.
제1 영역(301)의 기판(310) 상부 일정 영역에는 복수개의 접합영역들이 배치된다. 복수개의 접합영역들 사이는 채널영역이며, 채널영역 위에는 게이트절연층 및 게이트전극이 순차적으로 배치된다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는 p+형의 접합영역들을 갖는다. 이 p+형의 접합영역들은 n형의 웰영역으로 둘러싸일 수 있다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는 n+형의 접합영역들을 갖는다. 각 트랜지스터 사이의 기판(310) 상부에는 트랜치 소자분리층이 배치될 수 있다. 제1 영역(301)의 기판(310) 위에는 절연층(320)이 배치된다. 비록 도면에서는 구분하지 않았지만, 절연층(320)은 단일층이 아닌 복수층 구조로 이루어질 수 있다. 절연층(320) 내에는 다층 배선 구조(multi-level interconnection structure)가 배치된다. 본 예에서는 최하부에 제1 배선층패턴들(130, 331-339)이 배치되고, 그 위에 제2 배선층패턴들(341-344), 제3 배선층패턴들(351-353), 제4 배선층패턴들(361, 362), 및 제5 배선층패턴들(371-373)이 수직 방향을 따라 배치된다.
제1 배선층패턴(331)은 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역와 비아를 통해 전기적으로 결합된다. 제1 배선층패턴들(332, 334, 336, 339) 각각은 제2 N채널형 모스트랜지스터(NMOS2)의 게이트, 제2 P채널형 모스트랜지스터(PMOS2)의 게이트, 제1 N채널형 모스트랜지스터(NMOS1)의 게이트, 및 제1 P채널형 모스트랜지스터(PMOS1)의 게이트에 비아를 통해 전기적으로 결합된다. 비록 도면에 나타내지는 않았지만, 제1 배선층패턴들(332, 334, 336, 339)은 공통으로 게이트전압입력단자(Vg)에 전기적으로 연결된다. 제1 배선층패턴(333)은 제2 N채널형 모스트랜지스터(NMOS2)의 소스영역 및 제2 P채널형 모스트랜지스터(PMOS2)의 소스영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(335)은 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(337)은 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴들(338, 130) 각각은, 제1 P채널형 모스트랜지스터(PMOS1)의 드레인영역 및 소스영역과 비아를 통해 전기적으로 결합된다.
제1 배선층패턴(331)은 제2 배선층패턴(341), 제3 배선층패턴(351), 및 제4 배선층패턴(361)을 통해 최상부의 제5 배선층패턴(371)과 전기적으로 결합된다. 제1 배선층패턴(331), 제2 배선층패턴(341), 제3 배선층패턴(351), 제4 배선층패턴(361), 및 제5 배선층패턴(371)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제5 배선층패턴(371)은 그라운드(GND) 패드에 전기적으로 연결되며, 이에 따라 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역은 그라운드(GND) 패드에 전기적으로 연결된다. 제1 배선층패턴(333)은 제2 배선층패턴(342) 및 제3 배선층패턴(352)을 통해 제4 배선층패턴(362)에 전기적으로 결합된다. 제1 배선층패턴(333), 제2 배선층패턴(342), 제3 배선층패턴(352), 및 제4 배선층패턴(362)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제4 배선층패턴(362)은 제2 영역(302)에 배치되는 커패시터(100)를 구성하는 상부금속층패턴(170)과 전기적으로 연결된다.
제1 배선층패턴(335)은 제2 배선층패턴(343) 및 제3 배선층패턴(353)을 통해 제5 배선층패턴(372)과 전기적으로 결합된다. 제1 배선층패턴(335), 제2 배선층패턴(343), 제3 배선층패턴(353), 및 제5 배선층패턴(372)은 중간의 비아를 통해 전기적으로 연결될 수 있다. 본 단면 구조에서 제3 배선층패턴(353) 및 제5 배선층패턴(372) 사이의 배선 구조는 도시되어 있지 않다. 그러나 도면에서 점선(381)으로 표시한 바와 같이, 제3 배선층패턴(353) 및 제5 배선층패턴(372)은 다양한 배선 구조, 예컨대 비아 및 다른 제4 배선층패턴(미도시)을 통해 상호 전기적으로 연결될 수 있다. 제5 배선층패턴(372)은 전압출력단자(Vout) 패드에 전기적으로 연결되며, 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역은 공통으로 전압출력단자(Vout)에 전기적으로 연결된다.
제1 배선층패턴들(337, 130)은 제2 배선층패턴(344)과 전기적으로 결합된다. 제1 배선층패턴들(337, 130) 및 제2 배선층패턴(344)은 중간의 비아를 통해 전기적으로 연결된다. 제1 배선층패턴(130)은 제2 영역(302)에 배치되는 커패시터(100)를 구성하는 하부금속층패턴(150)과 전기적으로 연결된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역 및 제1 P채널형 모스트랜지스터(PMOS1)의 드레인영역은 커패시터(100)의 하부금속층패턴(150)과 전기적으로 연결된다. 제1 배선층패턴(338)은 제5 배선층패턴(373)과 전기적으로 결합된다. 본 단면 구조에서 제1 배선층패턴(338) 및 제5 배선층패턴(373) 사이의 배선 구조는 도시되어 있지 않다. 그러나 도면에서 점선(382)으로 표시한 바와 같이, 제1 배선층패턴(338) 및 제5 배선층패턴(373)은 다양한 배선 구조, 예컨대 비아 및 다른 제3 및 제4 배선층패턴(미도시)을 통해 상호 전기적으로 연결될 수 있다. 제5 배선층패턴(373)은 전압입력단자(Vin) 패드에 전기적으로 연결되며, 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 소스영역은 전압입력단자(Vin)에 전기적으로 연결된다.
제2 영역(302)의 기판(310) 상부 일정 영역에는 트랜치 소자분리층이 배치된다. 도면에 나타내지는 않았지만, 다른 예에서 제2 영역(302)의 기판(310) 상부에는 모스트랜지스터와 같은 능동소자들 및/또는 레지스터와 같은 수동소자들이 배치될 수도 있다. 복수개의 접합영역들이 배치된다. 제2 영역(302)에서 기판(310) 위에는 절연층(320)이 배치되며, 그 위에는 제1 배선층패턴(130)이 배치된다. 제1 배선층패턴(130)은, 도 1 내지 도 5를 참조하여 설명한 커패시터(100)의 금속층(130)과 동일한 층일 수 있다. 제1 배선층패턴(130) 위에는 복수개의 컨택홀들을 갖는 더미절연층패턴(140)이 배치된다. 더미절연층패턴(140)은 절연층(320)과 동일한 물질층일 수 있다. 이 경우 제1 영역(301) 및 제2 영역(302)에 절연층(320)을 형성한 후, 제2 영역(302)에서 컨택홀이 형성될 영역만을 노출시키는 마스크층패턴을 이용한 식각으로 컨택홀을 형성함으로써 더미절연층패턴(140)을 형성할 수 있다. 더미절연층패턴(140) 및 제1 배선층패턴(130)의 노출 표면 위에 하부금속층패턴(150)이 배치되고, 그 위에 순차적으로 유전체층패턴(160) 및 상부금속층패턴(170)이 배치된다. 상부금속층패턴(170) 위에는 제4 배선층패턴(362)이 배치된다. 하부금속층패턴(150), 유전체층패턴(160), 및 상부금속층패턴(170)으로 구성되는 커패시터(100)는, 도 1 내지 도 5를 참조하여 설명한 바와 같이, 노드 분리되는 하부금속층패턴을 갖는 일반적인 금속-절연체-금속 커패시터와는 다르게, 더미절연층패턴(140)의 측면 뿐만 아니라 상부면 위에 하부금속층패턴(150)이 배치되고, 이에 따라 더 증가된 커패시턴스를 갖는다.
도 22는 도 20의 스위치드 커패시터 컨버터 소자의 단면 구조의 다른 예를 나타내 보인 도면이다. 본 예에 따른 스위치드 커패시터 컨버터 소자는, 스위칭소자들이 배치되는 제1 영역과 커패시터가 배치되는 제2 영역을 포함하고, 제1 영역 및 제2 영역은, 수직 방향으로 서로 중첩되도록 배치된다. 구체적으로, 예컨대 p형의 도전형을 갖는 기판(410) 상부에 스위칭소자로서 제1 씨모스 트랜지스터(CMOS1) 및 제2 씨모스 트랜지스터(CMOS2)가 배치된다. 제1 씨모스 트랜지스터(CMOS1)는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)를 포함한다. 제2 씨모스 트랜지스터(CMOS2)는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)를 포함한다.
기판(410) 상부 일정 영역에는 복수개의 접합영역들이 배치된다. 복수개의 접합영역들 사이는 채널영역이며, 채널영역 위에는 게이트절연층 및 게이트전극이 순차적으로 배치된다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는 p+형의 접합영역들을 갖는다. 이 p+형의 접합영역들은 n형의 웰영역으로 둘러싸일 수 있다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는 n+형의 접합영역들을 갖는다. 각 트랜지스터 사이의 기판(410) 상부에는 트랜치 소자분리층이 배치될 수 있다. 기판(410) 위에는 절연층(420)이 배치된다. 비록 도면에서는 구분하지 않았지만, 절연층(420)은 단일층이 아닌 복수층 구조로 이루어질 수 있다. 절연층(420) 내에는 다층 배선 구조가 배치된다. 본 예에서는 최하부에 제1 배선층패턴들(431-439)이 배치되고, 그 위에 제2 배선층패턴들(441-445), 제3 배선층패턴들(451-455), 제4 배선층패턴들(461, 464), 제5 배선층패턴들(471-473), 및 제6 배선층패턴들(481-483)이 수직 방향을 따라 배치된다.
제1 배선층패턴(431)은 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역에 비아를 통해 전기적으로 결합된다. 제1 배선층패턴들(432, 434, 436, 438) 각각은 제2 N채널형 모스트랜지스터(NMOS2)의 게이트, 제2 P채널형 모스트랜지스터(PMOS2)의 게이트, 제1 N채널형 모스트랜지스터(NMOS1)의 게이트, 및 제1 P채널형 모스트랜지스터(PMOS1)의 게이트에 비아를 통해 전기적으로 결합된다. 비록 도면에 나타내지는 않았지만, 제1 배선층패턴들(432, 434, 436, 438)은 공통으로 게이트전압입력단자(Vg)에 전기적으로 연결된다. 제1 배선층패턴(433)은 제2 N채널형 모스트랜지스터(NMOS2)의 소스영역 및 제2 P채널형 모스트랜지스터(PMOS2)의 소스영역에 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(435)은 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역에 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(437)은 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역에 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(438)은, 제1 P채널형 모스트랜지스터(PMOS1)의 소스영역에 비아를 통해 전기적으로 결합된다.
제1 배선층패턴(431)은 제2 배선층패턴(441), 제3 배선층패턴(451), 제4 배선층패턴(461), 및 제5 배선층패턴(471)을 통해 최상부의 제6 배선층패턴(481)과 전기적으로 결합된다. 제1 배선층패턴(431), 제2 배선층패턴(441), 제3 배선층패턴(451), 제4 배선층패턴(461), 제5 배선층패턴(471), 및 제6 배선층패턴(481)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제6 배선층패턴(481)은 그라운드(GND) 패드에 전기적으로 연결되며, 이에 따라 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역은 그라운드(GND) 패드에 전기적으로 연결된다. 제1 배선층패턴(433)은 제2 배선층패턴(442), 제3 배선층패턴(452), 및 제4 배선층패턴(462)을 통해 제5 배선층패턴(472)에 전기적으로 결합된다. 제1 배선층패턴(433), 제2 배선층패턴(442), 제3 배선층패턴(452), 제4 배선층패턴(462), 및 제5 배선층패턴(472)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제5 배선층패턴(472)은 커패시터(100)를 구성하는 상부금속층패턴(170)과 전기적으로 연결된다.
제1 배선층패턴(435)은 제2 배선층패턴(443)을 통해 제3 배선층패턴(453)과 전기적으로 결합된다. 제1 배선층패턴(435), 제2 배선층패턴(443), 및 제3 배선층패턴(453)은 중간의 비아를 통해 전기적으로 연결될 수 있다. 본 단면 구조에서 도시되어 있지 않지만, 제3 배선층패턴(453)은 다양한 배선 구조를 통해 제6 배선층패턴(482)에 전기적으로 연결될 수 있다. 제6 배선층패턴(482)은 전압출력단자(Vout) 패드에 전기적으로 연결되며, 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역은 공통으로 전압출력단자(Vout)에 전기적으로 연결된다.
제1 배선층패턴(437)은 제2 배선층패턴(444) 및 제3 배선층패턴(454)을 통해 제4 배선층패턴(463)에 전기적으로 결합된다. 제1 배선층패턴(437), 제2 배선층패턴(444), 제3 배선층패턴(454), 및 제4 배선층패턴(463)은 중간의 비아를 통해 전기적으로 연결된다. 제3 배선층패턴(454)은 커패시터(100)를 구성하는 하부금속층패턴(150)과 전기적으로 연결된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역 및 제1 P채널형 모스트랜지스터(PMOS1)의 드레인영역은 커패시터(100)의 하부금속층패턴(150)과 전기적으로 연결된다. 제1 배선층패턴(439)은 제2 배선층패턴(445), 제3 배선층패턴(455), 제4 배선층패턴(464), 및 제5 배선층패턴(473)을 통해 최상부의 제6 배선층패턴(483)과 전기적으로 결합된다. 제1 배선층패턴(439), 제2 배선층패턴(445), 제3 배선층패턴(455), 제4 배선층패턴(464), 제5 배선층패턴(473), 및 제6 배선층패턴(483)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제6 배선층패턴(483)은 전압입력단자(Vin) 패드에 전기적으로 연결되며, 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 소스영역은 전압입력단자(Vin)에 전기적으로 연결된다.
절연층(420) 내에서 제4 배선층패턴(463) 위에는 커패시터(100)가 배치된다. 제4 배선층패턴(463)은, 도 1 내지 도 5를 참조하여 설명한 커패시터(100)의 금속층(130)과 동일한 층일 수 있다. 제4 배선층패턴(463) 위에는 복수개의 컨택홀들을 갖는 더미절연층패턴(140)이 배치된다. 더미절연층패턴(140)은 절연층(420)과 동일한 물질층일 수 있다. 더미절연층패턴(140)의 노출 표면 위에 하부금속층패턴(150)이 배치되고, 그 위에 순차적으로 유전체층패턴(160) 및 상부금속층패턴(170)이 배치된다. 상부금속층패턴(170) 위에는 제5 배선층패턴(372)이 배치된다. 하부금속층패턴(150), 유전체층패턴(160), 및 상부금속층패턴(170)으로 구성되는 커패시터(100)는, 도 1 내지 도 5를 참조하여 설명한 바와 같이, 노드 분리되는 하부금속층패턴을 갖는 일반적인 금속-절연체-금속 커패시터와는 다르게, 더미절연층패턴(140)의 측면 뿐만 아니라 상부면 위에 하부금속층패턴(150)이 배치되고, 이에 따라 더 증가된 커패시턴스를 갖는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...금속-절연체-금속 커패시터
110...기판 111...커패시터영역
112...가장자리영역 120...절연층
130...금속층 140...더미절연층패턴
142...컨택홀 150...하부금속층패턴
152...제1 트랜치 160...유전체층패턴
170...상부금속층패턴
110...기판 111...커패시터영역
112...가장자리영역 120...절연층
130...금속층 140...더미절연층패턴
142...컨택홀 150...하부금속층패턴
152...제1 트랜치 160...유전체층패턴
170...상부금속층패턴
Claims (10)
- 커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조체 위에 배치되되, 상기 커패시터영역 내에서 상기 하부구조체를 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴;
상기 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 상기 커패시터영역 내에서, 상기 더미절연층패턴의 상부면과, 상기 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 상기 컨택홀들 각각에 의해 노출되는 상기 하부구조체의 노출면 위에 배치는 하부금속층패턴;
상기 커패시터영역의 하부금속층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴; 및
상기 커패시터영역의 유전체층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함하는 금속-절연체-금속 커패시터. - 제1항에 있어서,
상기 하부구조체는 금속배선층인 금속-절연체-금속 커패시터. - 제2항에 있어서,
상기 컨택홀들 각각의 바닥면에 위치하는 상기 하부금속층패턴의 하부면은 상기 금속배선층의 상부면에 직접 접하는 금속-절연체-금속 커패시터. - 제1항에 있어서,
상기 더미절연층패턴이 갖는 컨택홀들은, 어느 하나의 컨택홀의 중심점으로부터 인접하는 2개의 컨택홀의 중심점까지 각각 연결한 선이 정삼각형을 구성하도록 배치되는 금속-절연체-금속 커패시터. - 제1항에 있어서,
상기 유전체층패턴은 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역 방향으로 제1 간격만큼 이격된 위치에서 단차를 갖는 금속-절연체-금속 커패시터. - 제5항에 있어서,
상기 상부금속층패턴은 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역 방향으로 상기 제1 간격보다 큰 제2 간격만큼 이격된 위치에서 단차를 갖는 금속-절연체-금속 커패시터. - 게이트입력단자에 연결되는 게이트와, 전압입력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 P채널형 모스트랜지스터;
상기 게이트입력단자에 연결되는 게이트와, 전압출력단자에 연결되는 소스단자와, 그리고 상기 제1 접점에 연결되는 드레인단자를 갖는 제1 N채널형 모스트랜지스터;
상기 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 상기 전압출력단자에 연결되는 드레인단자를 갖는 제2 P채널형 모스트랜지스터;
상기 게이트입력단자에 연결되는 게이트와, 상기 제2 접점에 연결되는 소스단자와, 그리고 그라운드에 연결되는 드레인단자를 갖는 제2 N채널형 모스트랜지스터; 및
상기 제1 접점 및 제2 접점 사이에 배치되는 커패시터를 포함하고,
상기 커패시터는,
커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 하부구조체 위에 배치되되, 상기 커패시터영역 내에서 상기 하부구조체를 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴;
상기 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 상기 커패시터영역 내에서, 상기 더미절연층패턴의 상부면과, 상기 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 상기 컨택홀들 각각에 의해 노출되는 상기 하부구조체의 노출면 위에 배치는 하부금속층패턴;
상기 커패시터영역의 하부금속층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴; 및
상기 커패시터영역의 유전체층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함하는 전자소자. - 기판의 제1 영역에 배치되되, 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터로 구성되는 제1 씨모스 트랜지스터와, 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터로 구성되는 제2 씨모스 트랜지스터;
상기 기판 위에 배치되는 절연층;
상기 절연층 내에 배치되는 복수개의 배선층들;
상기 기판의 제2 영역에서 상기 배선층들 중 제1 배선층 위에 배치되는 커패시터를 포함하고,
상기 커패시터는,
커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 상기 제1 배선층 위에 배치되되, 상기 커패시터영역 내에서 상기 제1 배선층을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴;
상기 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 상기 커패시터영역 내에서, 상기 더미절연층패턴의 상부면과, 상기 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 상기 컨택홀들 각각에 의해 노출되는 상기 하부구조체의 노출면 위에 배치는 하부금속층패턴;
상기 커패시터영역의 하부금속층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴; 및
상기 커패시터영역의 유전체층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함하며, 그리고
상기 제1 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 제1 배선층 및 전압입력단자에 전기적으로 결합되고,
상기 제1 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 제1 배선층 및 전압출력단자에 전기적으로 결합되고,
상기 제2 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 전압입력단자 및 상기 커패시터의 상부금속층패턴에 접하는 제2 배선층에 전기적으로 결합되고,
상기 제2 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 그라운드단자 및 상기 제2 배선층에 전기적으로 결합되며, 그리고
상기 제1 P채널형 모스트랜지스터의 게이트, 상기 제1 N채널형 모스트랜지스터의 게이트, 상기 제2 P채널형 모스트랜지스터의 게이트, 및 상기 제2 N채널형 모스트랜지스터의 게이트는 공통으로 게이트입력단자에 전기적으로 결합되는 전자소자. - 기판에 배치되되, 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터로 구성되는 제1 씨모스 트랜지스터와, 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터로 구성되는 제2 씨모스 트랜지스터;
상기 기판 위에 배치되는 절연층;
상기 절연층 내에 배치되는 복수개의 배선층들;
상기 절연층 내에서 상기 배선층들 중 제1 배선층 위에 배치되는 커패시터를 포함하고,
상기 커패시터는,
커패시터영역 및 커패시터영역을 둘러싸는 가장자리영역을 갖는 상기 제1 배선층 위에 배치되되, 상기 커패시터영역 내에서 상기 제1 배선층을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴;
상기 가장자리영역의 더미절연층패턴 상부면이 노출되도록, 상기 커패시터영역 내에서, 상기 더미절연층패턴의 상부면과, 상기 컨택홀들 각각의 내벽을 구성하는 더미절연층패턴 측면과, 그리고 상기 컨택홀들 각각에 의해 노출되는 상기 하부구조체의 노출면 위에 배치는 하부금속층패턴;
상기 커패시터영역의 하부금속층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 유전체층패턴; 및
상기 커패시터영역의 유전체층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 배치되는 상부금속층패턴을 포함하며, 그리고
상기 제1 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 제1 배선층 및 전압입력단자에 전기적으로 결합되고,
상기 제1 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 제1 배선층 및 전압출력단자에 전기적으로 결합되고,
상기 제2 P채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 상기 전압입력단자 및 상기 커패시터의 상부금속층패턴에 접하는 제2 배선층에 전기적으로 결합되고,
상기 제2 N채널형 모스트랜지스터의 드레인영역 및 소스영역은 각각 그라운드단자 및 상기 제2 배선층에 전기적으로 결합되며, 그리고
상기 제1 P채널형 모스트랜지스터의 게이트, 상기 제1 N채널형 모스트랜지스터의 게이트, 상기 제2 P채널형 모스트랜지스터의 게이트, 및 상기 제2 N채널형 모스트랜지스터의 게이트는 공통으로 게이트입력단자에 전기적으로 결합되는 전자소자. - 커패시터영역 및 상기 커패시터영역들 둘러싸는 가장자리영역을 갖는 하부구조물 위에 상기 커패시터영역 내에서 상기 하부구조물을 노출시키는 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
상기 더미절연층패턴의 상부면과, 상기 컨택홀들 각각의 측벽 및 하부에서 노출되는 더미절연층패턴의 측면 및 하부구조물 표면 위에 하부금속층패턴을 형성하되, 상기 하부금속층패턴은 상기 가장자리영역의 더미절연층패턴 표면이 노출되도록 상기 커패시터영역 내에 배치되도록 하는 단계;
상기 커패시터영역의 하부금속층패턴과 상기 가장자리영역의 더미절연층패턴 위에 유전체층을 형성하는 단계;
상기 커패시터영역 및 가장자리영역의 유전체층 위에 상부금속층을 형성하는 단계; 및
상기 상부금속층 및 유전체층을 순차적으로 패터닝하여 상부금속층패턴 및 유전체층패턴을 형성하되, 상기 유전체층패턴은 상기 커패시터영역의 하부금속층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 하고, 상기 상부금속층패턴은 상기 커패시터영역의 유전체층패턴 위에 배치되며, 상기 커패시터영역 및 가장자리영역의 경계 부분에서 상기 가장자리영역으로 일정 거리만큼 연장되도록 하는 단계를 포함하는 금속-절연체-금속 커패시터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150028624A KR20160105224A (ko) | 2015-02-27 | 2015-02-27 | 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법 |
| US14/872,821 US20160020270A1 (en) | 2014-02-11 | 2015-10-01 | Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150028624A KR20160105224A (ko) | 2015-02-27 | 2015-02-27 | 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160105224A true KR20160105224A (ko) | 2016-09-06 |
Family
ID=56946097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150028624A KR20160105224A (ko) | 2014-02-11 | 2015-02-27 | 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160105224A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160131542A (ko) * | 2015-05-07 | 2016-11-16 | 에스케이하이닉스 주식회사 | 스위치드 커패시터 디씨-디씨 컨버터 |
| KR20200008728A (ko) * | 2018-07-17 | 2020-01-29 | 서강대학교산학협력단 | 저전압 구동 스위칭소자 및 이의 제조 방법 |
-
2015
- 2015-02-27 KR KR1020150028624A patent/KR20160105224A/ko unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160131542A (ko) * | 2015-05-07 | 2016-11-16 | 에스케이하이닉스 주식회사 | 스위치드 커패시터 디씨-디씨 컨버터 |
| KR20200008728A (ko) * | 2018-07-17 | 2020-01-29 | 서강대학교산학협력단 | 저전압 구동 스위칭소자 및 이의 제조 방법 |
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