CN109727975B - 集成电路及其制造方法 - Google Patents

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Abstract

本申请的各个实施例针对集成电路及其制造方法，其中，自举金属氧化物半导体(MOS)器件与高电压金属氧化物半导体(HVMOS)器件和高电压结终端(HVJT)器件集成。在一些实施例中，漂移阱位于半导体衬底中。漂移阱具有第一掺杂类型并且具有环形顶部布局。第一切换器件位于漂移阱上。第二切换器件位于半导体衬底上、漂移阱的侧壁中的凹口处。外围阱位于半导体衬底中并且具有与第一掺杂类型相反的第二掺杂类型。外围阱围绕漂移阱、第一切换器件和第二切换器件，并且进一步将第二切换器件与漂移阱和第一切换器件分隔开。

Description

集成电路及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其制造方法。
背景技术
超高电压金属氧化物半导体(MOS)器件是能够在几百伏的电压(诸如例如约600伏的电压)下维持工作的半导体器件。其中，超高电压MOS器件用于高侧门驱动电路中的电平转换器。这种电平转换器将第一电压电平的输入信号转换为第二电压电平的输出信号，以解决分别在第一和第二电压电平下工作的器件之间的不兼容问题。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：半导体衬底；漂移阱，位于所述半导体衬底中，其中，所述漂移阱具有第一掺杂类型并且具有环形顶部布局；第一切换器件，位于所述漂移阱上；第二切换器件，位于所述半导体衬底上、所述漂移阱的侧壁中的凹口处；以及外围阱，位于所述半导体衬底中并且具有与所述第一掺杂类型相反的第二掺杂类型，其中，所述外围阱围绕所述漂移阱、所述第一切换器件和所述第二切换器件，并且，所述外围阱将所述第二切换器件与所述漂移阱分隔开。
根据本发明的另一个方面，提供了一种集成电路，包括：衬底；第一漂移阱和第二漂移阱，位于所述衬底中，其中，所述第一漂移阱和所述第二漂移阱具有第一掺杂类型，其中，所述第一漂移阱是环形的，并且，所述第二漂移阱凹进至所述第一漂移阱的一侧内；外围阱，位于所述衬底中并且具有第二掺杂类型，其中，所述外围阱围绕并且分隔开所述第一漂移阱和所述第二漂移阱，并且，所述第二掺杂类型与所述第一掺杂类型相反；第一体阱和第二体阱，位于所述衬底中，其中，所述第一体阱和所述第二体阱具有所述第二掺杂类型并且分别位于所述第一漂移阱和所述第二漂移阱上面，其中，所述第一体阱和所述第二体阱分别通过所述第一漂移阱和所述第二漂移阱与所述外围阱间隔开；第一栅电极，位于所述第一漂移阱和所述第一体阱之间的边界上面；以及第二栅电极，位于所述第二漂移阱和所述第二体阱之间的边界上面。
根据本发明的又一个方面，提供了一种用于制造集成电路的方法，所述方法包括：对衬底实施一系列掺杂工艺以形成：第一漂移阱和第二漂移阱，具有第一掺杂类型，其中，所述第一漂移阱具有环形顶部布局，并且，所述第二漂移阱位于所述环形顶部布局中的凹口处；外围阱，具有与所述第一掺杂类型相反的第二掺杂类型，其中，所述外围阱围绕并且分隔开所述第一漂移阱和所述第二漂移阱；和第一体阱和第二体阱，具有所述第二掺杂类型并且分别位于所述第一漂移阱和所述第二漂移阱上面，其中，所述第一体阱和所述第二体阱与所述外围阱间隔开；以及在所述衬底上方沉积导电层；以及图案化所述导电层以分别在第一PN结和第二PN结上形成第一栅电极和第二栅电极，其中，所述第一PN结由所述第一漂移阱和所述第一体阱限定，并且，所述第二PN结由所述第二漂移阱和所述第二体阱限定。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了集成电路(IC)的一些实施例的顶部布局，其中，自举金属氧化物半导体(MOS)器件与高电压MOS(HVMOS)器件和高电压结终端(HVJT)器件集成。
图1B示出了图1A的IC的一些其它实施例的顶部布局，其中，自举MOS器件具有附加自举栅电极。
图2示出了自举电路的一些实施例的框图，其中，应用图1A和图1B的自举MOS器件。
图3示出了用于图1A和图1B的自举MOS器件的电流曲线的一些实施例的曲线图。
图4A和图4B示出了图1B的IC的一些更详细的实施例的各个截面图。
图5A和图5B示出了图4A和图4B的IC的一些实施例的各个顶部布局。
图6A和图6B示出了图4A和图4B的IC的一些其它实施例的各个截面图，其中，自举MOS器件具有附加自举栅电极。
图7A和图7B示出了图6A和图6B的IC的一些实施例的各个顶部布局。
图8A和图8B示出了图1A的IC的各个其它实施例的顶部布局，其中，高侧区的几何形状是变化的。
图9A至图9D示出了图1A的IC的各个其它实施例的顶部布局，其中，HVMOS器件的几何形状是变化的。
图10A和图10B示出了图1A的IC的各个其它实施例的顶部布局，其中，多于两个HVMOS器件与自举MOS器件和HVJT器件集成。
图11示出了门驱动电路的一些实施例的框图，其中，应用图1A的IC。
图12至图18示出了用于形成IC方法的一些实施例的一系列截面图，其中，自举MOS器件与HVJT器件和HVMOS器件集成。
图19示出了图12至图18的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使“且，为便于描述，在此可以使用诸等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成电路(IC)可以例如包括高侧区和低电压区。高侧区包括在高电压电平下工作的器件，而低电压区包括在相对低的电压电平下工作的器件。高电压结终端(HVJT)器件具有围绕并且划定高侧区的环形顶部布局。此外，HVJT器件将高侧区与低电压区和高电压金属氧化物半导体(HVMOS)器件分隔开。HVMOS器件部分或全部限定电平转换器，电平转换器将低电压电平的输入信号转换为高电压电平的输出信号。此外，HVMOS器件电连接至高侧区中的器件，以向器件提供输出信号。这种电连接可以例如通过引线接合在外部实施，或通过后段制程(BEOL)互连结构的金属线在内部实施。
使用引线接合将HVMOS器件外部电连接至高侧区中的器件的挑战在于，引线接合在极端环境(例如，具有高压和/或高温的环境)中具有高工艺成本和低可靠性。使用BEOL互连结构的金属线将HVMOS内部电连接至高侧区中的器件的挑战在于，金属线取决于HVJT器件中的开口。这导致可靠性问题(例如，低击穿电压)，限制了HVMOS器件的数量，并且增加复杂性。
门驱动电路可以例如包括IC管芯、自举电容器和自举二极管。自举电容器用作高侧区的电源，并且有助于将高侧区中的高侧门驱动器转变为导通状态。当高侧门驱动器处于导通状态时，自举二极管处于反向偏置状态，以将低电压区的低电压电源与自举电容器电隔离。当高侧门驱动器处于截止状态时，自举二极管处于正向偏置状态，以将低电压电源电连接至自举电容器并且由低电压电源对自举电容器充电。
门驱动电路的挑战在于，自举二极管与IC管芯分离。例如，自举二极管和IC管芯可以安装至印刷电路板(PCB)，并且可以经由PCB电连接。然而，这占据了PCB上的空间并且缺乏晶圆级集成的设计灵活性。又例如，自举二极管和IC管芯可以封装在一起并且通过引线接合电连接在共用封装件内。然而，这也缺乏晶圆级集成的设计灵活性。门驱动电路的另一个挑战在于，自举二极管是“二极管”并且在阻塞状态和非阻塞状态之间具有切换时间。这进而限制了自举电容器可以充电的速度以及高侧门驱动器可以在导通状态和截止状态之间转换的速度。
鉴于上述内容，本申请的各个实施例针对一种IC，其中，自举MOS器件与HVMOS器件和HVJT器件集成。在一些实施例中，漂移阱位于半导体衬底中。漂移阱具有第一掺杂类型并且具有围绕高侧区的环形顶部布局。第一切换器件位于漂移阱上。第二切换器件位于半导体衬底上、漂移阱的侧壁中的凹口处。外围阱位于半导体衬底中并且具有与第一掺杂类型相反的第二掺杂类型。外围阱围绕漂移阱、第一切换器件和第二切换器件，并且进一步将第二切换器件与第一切换器件和漂移阱分隔开。
第一和第二切换器件可以例如对应于自举MOS器件和HVMOS器件。此外，HVJT器件是或包括二极管，二极管可以例如由PN结限定，漂移阱和外围阱在PN结处接触。当三个器件用于门驱动电路(如上所述的非限制性实例)时，自举MOS器件可以例如用于代替自举二极管以对自举电容器充电。与自举二极管相比，自举MOS器件在阻塞状态和非阻塞状态之间快速切换，由此自举MOS器件能够对自举电容器进行快速充电。
通过将自举MOS器件与HVJT器件和HVMOS器件集成，IC芯片面积较小并且可靠性较高。例如，由于集成，三个器件共享共用IC芯片面积而不是单独的IC芯片面积。这使得整个IC芯片面积减小(例如，减小约25至60％)。又例如，由于集成，三个器件可以在没有引线接合并且在HVJT器件中没有开口的情况下电连接。这使得可靠性增强。此外，如下所示，集成方案提供了设计灵活性，并且不依赖于额外的光掩模或光刻胶。例如，集成方案能够实现增加HVMOS器件的数量和/或增加高侧区的尺寸而无需复杂的重新设计也无需由HVJT、自举MOS和HVMOS器件造成IC芯片面积增大。此外，该集成方案使得HVMOS器件、自举MOS器件和HVJT器件的电压处理能力和/或电流处理能力能够在没有复杂的重新设计的情况下变化。
参照图1A，提供了IC的一些实施例的顶部布局100A，其中，自举MOS器件102与HVJT器件104和HVMOS器件106集成。自举MOS器件102和HVJT器件104重叠并且邻接HVMOS器件106。此外，自举MOS器件102、HVJT器件104和HVMOS器件106共同限定环形结构，该环形结构沿着IC的高侧区108的边界以闭合路径横向延伸从而围绕高侧区108。在一些实施例中，环形结构是方环形、矩形环形、三角形环形、圆环形或一些其它闭合路径形状。此外，环形结构由IC的低电压区110围绕。
高侧区108容纳以高电压电平工作的半导体器件(未示出)，并且低电压区110容纳以低电压电平工作的半导体器件(未示出)。高电压电平相对于低电压电平是高的，并且可以是或包括例如介于约100至1200伏之间的电压、介于约100至750伏之间的电压、介于约750至1200伏之间的电压、介于约550至650伏之间的电压或超过约100伏的电压。低电压电平可以是或包括例如介于约1至20伏之间的电压、介于约1至10伏之间的电压、介于约10至20伏之间的电压或小于约20伏的电压。
自举MOS器件102是晶体管或能够在高电压电平下维持工作的一些其它切换器件。例如，自举MOS器件102可以是横向扩散金属氧化物半导体(LDMOS)器件或一些其它金属氧化物半导体(MOS)器件，和/或可以在源极漏极电压处于高电压电平时维持工作。自举MOS器件102有利于对门驱动电路中的自举电容器(未示出)进行高速充电，因为自举MOS器件102比二极管可以在阻塞状态和非阻塞状态之间更快地改变。此外，如下所示，自举MOS器件102可以用附加选择性导电沟道增强以承载更多电流，从而更快地对自举电容器充电。
自举MOS器件102位于共享漂移阱112和自举体阱114上。如下所示，共享漂移阱112在自举MOS器件102和HVJT器件104之间共享。自举MOS器件102包括第一自举源极/漏极区域116、第二自举源极/漏极区域118、自举体接触区域120和自举栅电极122。共享漂移阱112是具有第一掺杂类型的半导体区域并且围绕自举体阱114。自举体阱114是具有与第一掺杂类型相反的第二掺杂类型的半导体区域，并且当在截面图中观察时位于第一自举源极/漏极区域116和自举体接触区域120下面(图1A中不可见)。第一掺杂类型可以例如是n型，并且第二掺杂类型可以例如是p型，反之亦然。
第一自举源极/漏极区域116和第二自举源极/漏极区域118通过共享漂移阱112和自举体阱114间隔开，从而使得第一自举源极/漏极区域116和第二自举源极/漏极区域118分别邻接低电压区110和高侧区108。第一自举源极/漏极区域116和第二自举源极/漏极区域118是具有与共享漂移阱112相同的掺杂类型(即，第一掺杂类型)，但是比共享漂移阱112更高的掺杂浓度的半导体区域。自举体接触区域120是具有与自举体阱114相同的掺杂类型(即，第二掺杂类型)，但是比自举体阱114更高的掺杂浓度的半导体区域。当在截面图中观察时，自举栅电极122(以虚线示出)位于自举体阱114上面(图1A中不可见)，从而使得自举栅电极122邻接第一自举源极/漏极区域116，并且主要位于第一自举源极/漏极区域116和第二自举源极/漏极区域118之间。自举栅电极122可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
HVJT器件104是或包括能够在高电压电平下维持工作的二极管，并且被配置为在反向偏置状态下工作以在高侧区108和低电压区110之间提供电隔离。此外，HVJT器件104与自举MOS器件102重叠，原因在于二极管的PN结部分地由共享漂移阱112限定，并且HVJT器件104和自举MOS器件102共享共享漂移阱112。
HVMOS器件106是能够在高电压电平下维持工作的晶体管或一些其它切换器件。例如，HVMOS器件106可以是LDMOS器件或一些其它MOS器件，和/或可以在源极漏极电压处于高电压电平时维持工作。在一些实施例中，HVMOS器件106部分或全部地限定电平转换器，电平转换器将低电压电平的输入信号转换为高电压电平的输出信号。HVMOS器件106包括第一HVMOS器件106A和第二HVMOS器件106B。
每个HVMOS器件106均位于HVMOS漂移阱124和HVMOS体阱126上。此外，每个HVMOS器件106均包括第一HVMOS源极/漏极区域128、第二HVMOS源极/漏极区域130、HVMOS体接触区域132和HVMOS栅电极134。HVMOS漂移阱124是具有第一掺杂类型的半导体区域并且围绕HVMOS体阱126。HVMOS体阱126是具有与第一掺杂类型相反的第二掺杂类型的半导体区域。此外，当在截面图中观察时，HVMOS体阱126位于第一HVMOS源极/漏极区域128和HVMOS体接触区域132下面(在图1A中不可见)。
第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130通过HVMOS漂移阱124和HVMOS体阱126间隔开，从而使得第一HVMOS源极/漏极区域128邻接低电压区110并且第二HVMOS源极/漏极区域130邻接高侧区108。第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130是具有第一掺杂类型但是比HVMOS漂移阱124更高的掺杂浓度的半导体区域。HVMOS体接触区域132是具有第二掺杂类型但是比HVMOS体阱126更高的掺杂浓度的半导体区域。当在截面图中观察时，HVMOS栅电极134位于HVMOS体阱126上面(图1A中不可见)，从而使得HVMOS栅电极134邻接第一HVMOS源极/漏极区域128，并且主要位于第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130之间。HVMOS栅电极134可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
HVMOS器件106由隔离环136单独围绕，隔离环136将HVMOS器件106与高侧区108、HVJT器件104和自举MOS器件102物理和电隔离。例如，隔离环136可以限定具有共享漂移阱112和/或HVMOS漂移阱124的二极管，并且该二极管可以在阻塞状态下工作以提供电隔离。虽然隔离环136可以是圆环形，但是隔离环136不限于圆环形。隔离环136可以是方环形、矩形环形、三角形环形或一些其它闭合路径形状。在一些实施例中，隔离环136是具有与共享漂移阱112和HVMOS漂移阱124相反的掺杂类型的半导体区域。隔离环136有利于自举MOS器件102、HVJT器件104和HVMOS器件106的有效集成，而不增加IC芯片面积。
集成使得IC芯片面积较小并且可靠性较高。例如，因为集成了自举MOS器件102、HVJT器件104和HVMOS器件106，所以自举MOS器件102、HVJT器件104和HVMOS器件106共享共用IC芯片面积而不是单独的IC芯片面积。这使得整个IC芯片面积减小。又例如，因为集成了自举MOS器件102、HVJT器件104和HVMOS器件106，所以自举MOS器件102、HVJT器件104和HVMOS器件106可以在没有引线接合并且在HVJT器件104中没有开口的情况下电连接。这使得可靠性增强。
如下所示，集成方案允许在没有复杂的重新设计以及自举MOS器件102、HVJT器件104和HVMOS器件106没有使用更多的IC芯片面积的情况下，增加HVMOS器件的数量和/或增加高侧区108的尺寸。此外，集成方案允许在没有复杂的重新设计的情况下改变自举MOS器件102、HVJT器件104和HVMOS器件106的电压处理能力和/或电流处理能力。例如，集成方案使得由自举MOS器件102、HVJT器件104和HVMOS器件106限定的环形结构的厚度能够在没有复杂的重新设计的情况下增加。这进而使得自举MOS器件102、HVJT器件104和HVMOS器件106能够在较高的电压下维持工作。又例如，该集成方案使得HVMOS器件106的宽度能够在没有复杂的重新设计的情况下增加以加宽隔离环136。这进而使得HVMOS器件106能够在更高源极漏极电流下维持工作。
虽然IC在图1A中示为具有两个HVMOS器件(即，第一HVMOS器件106A和第二HVMOS器件106B)，但是在其它实施例中可以省略第一HVMOS器件106A或第二HVMOS器件106B。此外，如下所示，在其它实施例中，IC可以具有一个或多个附加HVMOS器件。在这样的实施例中，一个或多个附加HVMOS器件的每个均如上所述并且每个均沿着高侧区108的边界定位。此外，虽然自举MOS器件102和HVMOS器件106描述为“金属氧化物半导体(MOS)”器件，但是应该理解，自举MOS器件102和HVMOS器件104不限于“金属”和“氧化物”。可以使用其它导电材料(例如，掺杂的多晶硅)代替金属，并且可以使用其它介电材料代替氧化物。
参照图1B，提供了图1A的IC的一些其它实施例的顶部布局100B，其中，自举MOS器件102还包括(除了图1A的部件之外)第三自举源极/漏极区域138和第二自举栅电极140。
第三自举源极/漏极区域138邻接自举体接触区域120，从而使得自举体接触区域120夹置在第三自举源极/漏极区域138和第一自举源极/漏极区域116之间。第三自举源极/漏极区域138是具有与共享漂移阱112相同的掺杂类型，但是比共享漂移阱112更高的掺杂浓度的半导体区域。第二自举栅电极140(以虚线示出)邻接第三自举源极/漏极区域138，从而使得第三自举源极/漏极区域138夹置在第二自举栅电极140和自举体接触区域120之间。此外，当在截面图中观察时，第二自举栅电极140位于自举体阱114上面(图1B中不可见)。第二自举栅电极140可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
在自举MOS器件102的使用期间，自举体阱114中的选择性导电沟道(未示出)根据施加至第二自举栅电极140的偏置电压是否超过阈值电压而选择性地导通。当选择性导电沟道不导通时，第三自举源极/漏极区域138通过自举体阱114与第二自举源极/漏极区域118电隔离。当选择性导电沟道导通时，第三自举源极/漏极区域138通过自举漂移阱112电连接至第二自举源极/漏极区域118。
参照图2，提供了应用图1A或图1B的自举MOS器件102的自举电路的一些实施例的框图200。如下所示(例如，见图11)，自举电路可以例如是高侧门驱动电路的一部分。然而，此时省略高侧门驱动电路的其余部分以更简单地解释自举MOS器件102的作用。
自举MOS器件102由控制器202控制，并且从低电压供电节点206(例如，LV_Vdd)至高侧供电节点208(例如，HS_Vdd)与自举电容器204串联连接。自举MOS器件102可以例如建模为串联连接的电阻器102r和晶体管102t，其中，电阻器102r表示晶体管102t的导通电阻。控制器202可以是或包括例如微控制器、专用集成电路(ASIC)或一些其它控制电路或器件。自举电容器204存储能量以对图1A或图1B的高侧区108中的半导体器件(未示出)供电。
低电压供电节点206和高侧供电节点208承载直流(DC)电压。低电压供电节点206处于固定电压，该固定电压可以例如为约1至20伏、约1至10伏或约10至20伏。高侧供电节点208在小于低电压供电节点206的电压的低电压和大于低电压供电节点206的电压的高电压之间浮动变化。低电压可以例如为约零电压或接地、1至9伏、10至19伏或小于低电压供电节点206的电压的一些其它电压。高电压可以例如为约300至1200伏、约300至750伏、约750至1200伏或大于低电压供电节点206的电压的一些其它电压。自举电容器204两端的电压在从约0伏至约低电压供电节点206处的电压的范围，这取决于自举电容器204存储能量的多少。
在自举电路的使用期间，控制器202在阻塞和非阻塞状态之间切换自举MOS器件102以对自举电容器204充电。在对自举电容器204充电时，自举MOS器件102处于非阻塞状态并且高侧供电节点208处于低电压(例如，接地)。一旦对自举电容器204充电，则自举MOS器件102处于阻塞状态，并且高侧供电节点208是浮置的或处于高电压(例如，约600伏)。在一些实施例中，控制器202可以控制自举MOS器件102的栅极至源极电压以改变自举电容器204两端的电压。例如，增加栅极至源极电压减小自举MOS器件102的导通电阻(由电阻器102r表示)，这增加了自举电容器204两端的电压。
在自举MOS器件102的源极区域电连接至低电压供电节点206的实施例中，自举MOS器件102具有超过低电压供电节点206处的电压的源极浮置能力(SFC)。例如，在低电压供电节点206处的电压为约20伏的情况下，SFC可以为约21至35伏、约35至50伏、约50至100伏、大于约20伏或大于约35伏。SFC是自举MOS器件102的低侧击穿电压(即，自举MOS器件102的源极区域处的最大电压)。由于自举MOS器件102用于在高侧供电节点208处于比低电压供电节点206更低的电压时对自举电容器204充电，所以如果SFC没有超过低电压供电节点206处的电压，则自举MOS器件102将不适合对自举电容器204充电。
可以使用二极管代替自举MOS器件102。例如，二极管的阴极可以电连接至自举电容器204，并且二极管的阳极可以电连接至低电压供电节点206。然而，与自举MOS器件102相比，二极管在阻塞状态和非阻塞状态之间切换较慢，这限制了自举电容器204可以充电的速度。因此，自举MOS器件102使得充电更快。
参照图3，曲线图300示出了对图2的自举电容器204充电时的图2的自举MOS器件102的电流曲线302的一些实施例。每个电流曲线302均对应于不同的栅极至源极(例如，Vgs)并且将自举MOS器件102的源极至漏极电流描述为漏极电压的函数。由于自举MOS器件102与自举电容器204串联电连接，因此自举MOS器件102的源极至漏极电流与自举电容器204的充电电流相同。
如图3示出的，增加栅极至源极电压增加了自举MOS器件102的漏极电压。由于自举MOS器件102的漏极电连接至自举电容器204(见图2)，因此漏极电压与自举电容器204的充电电压相同或大致相同。
参照图4A，提供了图1B的IC的一些更详细实施例的截面图400A。截面图400A可以例如沿着图1B中的线A-A’截取。如图所示，自举MOS器件102、HVJT器件104和第一HVMOS器件106A位于半导体衬底402上。半导体衬底402可以是例如块状硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或一些其它半导体衬底。
外围阱404位于半导体衬底402中并且位于半导体衬底402的体半导体区域402B上面。外围阱404包括一对段部，其中，自举MOS器件102、HVJT器件104和第一HVMOS器件106A夹在该对段部之间。此外，外围阱404包括将第一HVMOS器件106A与高侧区108、HVJT器件104和自举MOS器件102分隔开的隔离环136。当从上向下观察时，隔离环136沿着第一HVMOS器件106A的边界横向延伸以完全包围第一HVMOS器件106A。注意，这在图4A的截面图400A中不可见。在一些实施例中，外围阱404在隔离环136处相对于外围阱404的其余部分具有升高的掺杂浓度。此外，在一些实施例中，外围阱404具有与体半导体区域402B相同的掺杂类型，但是具有与体半导体区域402B不同的掺杂浓度。
隔离结构406和外围接触区域408位于外围阱404上面。为了便于说明，仅隔离结构406的一些段标记为406。隔离结构406包括介电材料(例如，氧化硅)并且可以是或包括例如浅沟槽隔离(STI)结构、场氧化物(FOX)结构、硅的局部氧化(LOCOS)结构或一些其它隔离结构。外围接触区域408位于半导体衬底402中，并且在一些实施例中，邻近于第一HVMOS器件106A。此外，外围接触区域408具有与外围阱404相同的掺杂类型，但是比外围阱404更高的掺杂浓度。在一些实施例中，外围接触区域408电连接至地和/或低电压电源的阴极。
共享漂移阱112和自举体阱114位于半导体衬底402中并且位于体半导体区域402B上面。此外，自举MOS器件102位于共享漂移阱112和自举体阱114上。自举MOS器件102是LDMOS晶体管或一些其它MOS器件。共享漂移阱112位于自举体阱114下面并且横向围绕自举体阱114，从而使得共享漂移阱112将自举体阱114与体半导体区域402B和外围阱404间隔开(例如，完全间隔开)。此外，共享漂移阱112具有与外围阱404和自举体阱114相反的掺杂类型。自举体阱114具有与外围阱404相同的掺杂类型，并且在一些实施例中，具有与体半导体区域402B相同的掺杂类型。在一些实施例中，隔离结构406覆盖共享漂移阱112与外围阱404接触的边界。
第二自举源极/漏极区域118位于共享漂移阱112上面，比第一自举源极/漏极区域116更靠近高侧区108。第一自举源极/漏极区域116和自举体接触区域120位于自举体阱114上面，从而使得第一自举源极/漏极区域116位于自举体接触区域120和第二自举源极/漏极区域118之间。在一些实施例中，第一自举源极/漏极区域116和自举体接触区域120由隔离结构406横向分隔开。第一自举源极/漏极区域116和第二自举源极/漏极区域118由共享漂移阱112、自举体阱114和隔离结构406横向分隔开。第一自举源极/漏极区域116、第二自举源极/漏极区域118和自举体接触区域120位于半导体衬底402中。第一自举源极/漏极区域116和第二自举源极/漏极区域118具有与共享漂移阱112相同的掺杂类型，但是比共享漂移阱112更高的掺杂浓度。自举体接触区域120具有与自举体阱114相同的掺杂类型，但是比自举体阱114更高的掺杂浓度。在一些实施例中，第一自举源极/漏极区域116和自举体接触区域120电连接在一起。此外，在一些实施例中，自举体接触区域120电连接至地和/或低电压电源的阴极。
在一些实施例中，自举漂移阱410位于自举体阱114上面，并且进一步位于第一自举源极/漏极区域116下面，以使第一自举源极/漏极区域116与自举体阱114间隔开(例如，完全间隔开)。在其它实施例中，省略了自举漂移阱410。自举漂移阱410位于半导体衬底402中并且具有与第一自举源极/漏极区域116相同的掺杂类型，但是比第一自举源极/漏极区域116更低的掺杂浓度。此外，自举漂移阱410通过自举体阱114与共享漂移阱112间隔开(例如，完全间隔开)。
选择性导电自举沟道412位于自举体阱114中。选择性导电自举沟道412沿着半导体衬底402的顶面从共享漂移阱112朝向第一自举源极/漏极区域116延伸。在存在自举漂移阱410的一些实施例中，选择性导电自举沟道412从共享漂移阱112延伸至自举漂移阱410。在省略自举漂移阱410的一些实施例中，选择性导电自举沟道412从共享漂移阱112延伸至第一自举源极/漏极区域116。隔离结构406位于共享漂移阱112上面且位于选择性导电自举沟道412和第二自举源极/漏极区域118之间。此外，隔离结构406在共享漂移阱112处具有宽度W。宽度W可以例如为约50至200微米、约75至125微米或约100微米。
自举栅电极122位于选择性导电自举沟道412和隔离结构406上面。此外，自举栅电极122沿着隔离结构406的侧壁从选择性导电自举沟道412上面延伸至隔离结构406上面。选择性导电自举沟道412根据从自举栅电极122至第一自举源极/漏极区域116的电压是否超过阈值电压而选择性地导通。此外，自举栅电极122通过自举栅极介电层414与选择性导电自举沟道412电绝缘。自举栅极介电层414可以是或包括例如氧化硅、氧化铪或一些其它介电材料。在一些实施例中，自举场板416邻接第二自举源极/漏极区域118。自举场板416沿着隔离结构406的侧壁延伸并且位于隔离结构406上面。在一些实施例中，自举场板416电连接至第二自举源极/漏极区域118。自举场板416可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
第三自举源极/漏极区域138位于自举体阱114上面，从而使得自举体接触区域120夹置在第一自举源极/漏极区域116和第三自举源极/漏极区域138之间。在一些实施例中，第三自举源/漏区域138和自举体接触区域120由隔离结构406横向分隔开。第三自举源极/漏极区域138位于半导体衬底402中并且具有与共享漂移阱112相同的掺杂类型，但是比共享漂移阱112更高的掺杂浓度。在一些实施例中，第三自举源极/漏极区域138和第一自举源极/漏极区域116电连接在一起。在一些实施例中，第三自举源极/漏极区域138和自举体接触区域120电连接在一起。
在一些实施例中，第二自举漂移阱420位于自举体阱114上面，并且进一步位于第三自举源极/漏极区域138下面，以使第三自举源极/漏极区域138与自举体阱114间隔开(例如，完全间隔开)。在其它实施例中，省略了第二自举漂移阱420。第二自举漂移阱420具有与第三自举源极/漏极区域138相同的掺杂类型，但是比第三自举源极/漏极区域138更低的掺杂浓度。此外，第二自举漂移阱420通过自举体阱114与共享漂移阱112间隔开(例如，完全间隔开)。
第二选择性导电自举沟道422位于自举体阱114中。第二选择性导电自举沟道422沿着半导体衬底402的顶面，从共享漂移阱112朝向第三自举源极/漏极区域138延伸。在存在第二自举漂移阱420的一些实施例中，第二选择性导电自举沟道422从共享漂移阱112延伸至第二自举漂移阱420。在省略第二自举漂移阱420的一些实施例中，第二选择性导电自举沟道422从共享漂移阱112延伸至第三自举源极/漏极区域138。
第二自举栅电极140位于第二选择性导电自举沟道422和隔离结构406上面。此外，第二自举栅电极140沿着隔离结构406的侧壁，从第二选择性导电自举沟道422上面延伸至隔离结构406上面。第二选择性导电自举沟道422根据从第二自举栅电极140至第三自举源极/漏极区域138的电压是否超过阈值电压而选择性地导通。此外，第二自举栅电极140通过第二自举栅极介电层426与第二选择性导电自举沟道422电绝缘。第二自举栅极介电层426可以是或包括例如氧化硅、氧化铪或一些其它介电材料。在一些实施例中，第二自举栅电极140电连接至自举栅电极122。第二自举栅电极140可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
在自举MOS器件102的工作期间，自举MOS器件102可以在阻塞状态和非阻塞状态之间选择性地切换。例如，自举MOS器件102可以在高侧区108处的高侧门驱动器(未示出)处于截止状态时切换到非阻塞状态以对自举电容器(未示出)充电。又例如，自举MOS器件102可以在高侧门驱动器处于导通状态时切换到阻塞状态。通过偏置自举栅电极122和第二自举栅电极140而将自举MOS器件102切换到非阻塞状态，使得选择性导电自举沟道412和第二选择性导电自举沟道422导通。在这种情况下，自举MOS器件102从第一源极/漏极区域116和第三源极/漏极区域138至第二源极/漏极区域118导通。此外，通过偏置自举栅电极122和第二自举栅电极140而将自举MOS器件102切换到非阻塞状态，使得选择性导电自举沟道412和第二选择性导电自举沟道422不导通。在这种情况下，自举MOS器件102从第一源极/漏极区域116和第三源极/漏极区域138至第二源极/漏极区域118不导通。
如图2中讨论的，可以可选地使用二极管来代替自举MOS器件102，以有利于自举电容器的充电。然而，二极管在阻塞状态和非阻塞状态之间变化较慢，从而限制了自举电容器可以充电的速度。相反地，自举MOS器件102在阻塞和非阻塞状态之间切换较快，由此自举MOS器件102使自举电容器能够快速充电。此外，通过具有两个选择性导电沟道，自举MOS器件102可以比具有单个选择性导电沟道承载更大量的电流。承载更大量的电流进一步使自举电容器的充电更快。
当自举MOS器件102处于阻塞状态时，共享漂移阱112以及在一些实施例中第一自举漂移阱410和/或第二自举漂移阱420用作电阻器以吸收与高电压相关的高电场，从而允许自举MOS器件102在高电压下维持工作。在一些实施例中，加宽共享漂移阱112以增加自举体阱114和第二自举源极/漏极区域118之间的间隔，从而增加电阻并且因此增加自举MOS器件102可以维持工作的电压。在这样的实施例中，隔离结构406在共享漂移阱112上的宽度W随着共享漂移阱112的增加而增加。在一些实施例中，减小共享漂移阱112的掺杂浓度，从而增加电阻并且因此增加自举MOS器件102可以维持工作的电压。加宽共享漂移阱112和/或减小共享漂移阱112的掺杂浓度的挑战在于，非阻塞状态下的自举MOS器件102的电阻可能变高并且功率效率可能变低。此外，加宽共享漂移阱112的挑战在于，由自举MOS器件102占用的IC芯片面积可能变大。
在一些实施例中，自举体阱114包括朝向高侧区108横向突出的突出部114P。突出部114P使得n型和p型半导体区域交替堆叠，n型和p型半导体区域交替堆叠限定具有多个PN结的共享减小表面场(RESURF)结构428。如下所示，共享RESURF结构428在自举MOS器件102和HVJT器件104之间共享。多个PN结包括：1)突出部114P的底面和共享漂移阱112之间的边界处的第一PN结；2)突出部114P的顶面和共享漂移阱112之间的边界处的第二PN结。在一些实施例中，多个PN结还包括在体半导体区域402B和共享漂移阱112之间的边界处的第三PN结。共享RESURF结构428分布与高电压相关的高电场，从而使得阻塞状态下的最大电场较低。例如，高电场可以垂直分布在多个PN结上，和/或可以从第二自举源极/漏极区域118横向分布至自举体阱114。这进而允许自举MOS器件102在高电压下维持工作。此外，共享RESURF结构428不依赖于从第二自举源极/漏极区域118至自举体阱114的高电阻，从而使得IC芯片面积可以较小并且自举MOS器件102在非阻塞状态下的电阻可能较低。
HVJT器件104是或包括二极管。二极管的PN结由共享漂移阱112和外围阱404限定。此外，二极管的阴极由第二自举源极/漏极区域118限定，并且二极管的阳极由外围阱404上的接触区域(例如，外围接触区域408)限定，反之亦然。由于共享RESURF结构428以及外围阱404和第二自举源极/漏极区域118之间的大间隔，二极管能够在高电压电平下维持工作。因为HVJT器件104部分地由共享漂移阱112限定，并且共享漂移阱112在自举MOS器件102和HVJT器件104之间共享，所以HVJT器件104和自举MOS器件102重叠。
HVMOS漂移阱124和HVMOS体阱126位于半导体衬底402中并且位于体半导体区域402B上面。此外，第一HVMOS器件106A位于HVMOS漂移阱124和HVMOS体阱126上。第一HVMOS器件106A是LDMOS晶体管或一些其它MOS器件。HVMOS漂移阱124位于HVMOS体阱126下面并且横向围绕HVMOS体阱126，从而使得HVMOS漂移阱124将HVMOS体阱126与体半导体区域402B和外围阱404的间隔开(例如，完全间隔开)。此外，HVMOS漂移阱124具有与外围阱404和HVMOS体阱126相反的掺杂类型。HVMOS体阱126具有与外围阱404相同的掺杂类型，并且在一些实施例中，具有与体半导体区域402B相同的掺杂类型。在一些实施例中，隔离结构406覆盖HVMOS漂移阱124与外围阱404接触的边界。
第二HVMOS源极/漏极区域130位于HVMOS漂移阱124上面，比第一HVMOS源极/漏极区域128更靠近高侧区108。第一HVMOS源极/漏极区域128和HVMOS体接触区域132位于HVMOS体阱126上面，从而使得第一HVMOS源极/漏极区域128位于HVMOS体接触区域132和第二HVMOS源极/漏极区域130之间。第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130通过HVMOS漂移阱124、HVMOS体阱126和隔离结构406横向分隔开。第一HVMOS源极/漏极区域128、第二HVMOS源极/漏极区域130和HVMOS体接触区域132位于半导体衬底402中。第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130具有与HVMOS漂移阱124相同的掺杂类型，但是比HVMOS漂移阱124更高的掺杂浓度。HVMOS体接触区域132具有与HVMOS体阱126相同的掺杂类型，但具有比HVMOS体阱126更高的掺杂浓度。在一些实施例中，第一HVMOS源极/漏极区域128和HVMOS体接触区域132电连接。
选择性导电HVMOS沟道430位于HVMOS体阱126中。选择性导电HVMOS沟道430沿着半导体衬底402的顶面，从HVMOS漂移阱124延伸至第一HVMOS源极/漏极区域128。隔离结构406位于HVMOS漂移阱124上面且位于选择性导电HVMOS沟道430和第二HVMOS源极/漏极区域130之间。此外，在一些实施例中，隔离结构406在HVMOS漂移阱124处具有宽度W。
HVMOS栅电极134位于选择性导电HVMOS沟道430和隔离结构406上面。此外，HVMOS栅电极134沿着隔离结构406的侧壁，从选择性导电HVMOS沟道430上面延伸至隔离结构406上面。选择性导电HVMOS沟道430根据从HVMOS栅电极134至第一HVMOS源极/漏极区域128的电压是否超过阈值电压而选择性地导通。此外，HVMOS栅电极134通过HVMOS栅极介电层432与选择性导电HVMOS沟道430电绝缘。HVMOS栅极介电层432可以是或包括例如氧化硅、氧化铪或一些其它介电材料。在一些实施例中，HVMOS场板434邻接第二HVMOS源极/漏极区域130。HVMOS场板434沿着隔离结构406的侧壁延伸并且位于隔离结构406上面。在一些实施例中，HVMOS场板434是电连接至第二HVMOS源极/漏极区域130。HVMOS场板434可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
在第一HVMOS器件106A的工作期间，第一HVMOS器件106A可以在阻塞状态和非阻塞状态之间选择性地切换。在阻塞状态下，HVMOS漂移阱124用作电阻器以吸收与高电压(例如，介于约300至1200伏之间的电压)相关的高电场，从而允许第一HVMOS器件106A在高电压下维持工作。在一些实施例中，加宽HVMOS漂移阱124以增加HVMOS体阱126与第二HVMOS源极/漏极区域130之间的间隔，从而增加电阻并且因此增加第一HVMOS器件106A可以维持工作的电压。在这样的实施例中，隔离结构406在HVMOS漂移阱124上的宽度W随着HVMOS漂移阱124的增加而增加。在一些实施例中，减小HVMOS漂移阱124的掺杂浓度，从而增加电阻并且因此增加第一HVMOS器件106A可以维持工作的电压。加宽HVMOS漂移阱124和/或减小HVMOS漂移阱124的掺杂浓度的挑战在于，第一HVMOS器件106A在非阻塞状态下的电阻可能变高并且功率效率可能变低。此外，加宽HVMOS漂移阱124的挑战在于，由第一HVMOS器件106A占用的IC芯片面积可能变小。
在一些实施例中，HVMOS体阱126包括朝向高侧区108横向突出的突出部126P。突出部126P使得n型和p型半导体区域交替堆叠，从而限定具有多个PN结的HVMOS RESURF结构436。多个PN结包括：1)突出部126P的底面和HVMOS漂移阱124之间的边界处的第一PN结；2)突出部126P的顶面和HVMOS漂移阱124之间的边界处的第二PN结。在一些实施例中，多个PN结还包括体半导体区域402B和HVMOS漂移阱124之间的边界处的第三PN结。HVMOS RESURF结构436横向和垂直地分布与高电压相关的高电场，从而使得阻塞状态下的最大电场较低。例如，高电场垂直分布在多个PN结上，和/或从第二HVMOS源极/漏极区域130横向分布至HVMOS体阱126。这进而允许第一HVMOS器件106A在高电压下维持工作。此外，HVMOS RESURF结构436不依赖于从第二HVMOS源极/漏极区域130至HVMOS体阱126的高电阻，从而使得IC芯片面积可以较小并且第一HVMOS器件106A在非阻塞状态下的电阻可能较低。
高侧阱438位于高侧区108处的共享漂移阱112上面，从而使得共享漂移阱112将高侧阱438与体半导体区域402B、外围阱404和自举体阱114间隔开(例如，完全间隔开)。此外，高侧接触区域440位于高侧阱438上面，从而使得高侧接触区域440通过高侧阱438和/或隔离结构406与共享漂移阱112分隔开。高侧接触区域440包括位于高侧阱438的相对侧上的一对段部。此外，在一些实施例中，当从上向下观察时，高侧接触区域440沿着高侧阱438的边界以闭合路径横向延伸和/或具有环形。注意，这在图4A的截面图400A中不可见。高侧阱438和高侧接触区域440位于半导体衬底402中并且具有与共享漂移阱112相反的掺杂类型。此外，高侧接触区域440具有比高侧阱438更高的掺杂浓度。
在一些实施例中，螺旋结构442位于共享漂移阱112和HVMOS漂移阱124上的隔离结构406上面。当从上向下观察时，螺旋结构442在隔离结构406上方横向且连续地螺旋延伸。注意，这在图4A的截面图400A中不可见。螺旋结构442可以例如用作场板以操纵(例如，增加或减少)其下的载流子迁移率。在一些实施例中，螺旋结构442的第一端电连接至外围接触区域408和/或接地。在一些实施例中，螺旋结构442的与第一端相对的第二端电连接至高侧接触区域440或第二自举源极/漏极区域118。螺旋结构442可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。
导线444和导电通孔446堆叠在半导体衬底402上方并且限定导电路径。为了便于说明，仅一些导线444标记为444，并且仅一些导电通孔446标记为446。导电路径提供各个接触区域(例如，外围接触区域408)、各种场板(例如，自举场板416)、各个栅电极(例如，HVMOS栅电极134)、各个源极/漏极区域(例如，第一自举源极/漏极区域116)和螺旋结构442之间的电连接。例如，导电路径中的一个可以将第一HVMOS源极/漏极区域128电连接至HVMOS体接触区域132。导线444和导电通孔446可以是或包括例如铜、铝铜、铝、钨、一些其它导电材料或上述的任何组合。
虽然图4A示出和描述了第一HVMOS器件106A，但是应该理解，图1B的第二HVMOS器件106B可以例如如图4A中示出和描述的第一HVMOS器件106A。更一般地，本文描述的每个HVMOS器件均可以例如如图4A中示出和描述的第一HVMOS器件106A。
参照图4B，提供了图4A的IC的一些实施例的另一截面图400B。另一截面图400B可以例如沿着图1B中的线B-B’截取。如图所示，图4A的自举MOS器件102位于高侧区108的相对侧上，并且图4A的HVJT器件104位于高侧区108的相对侧上。此外，图4A的第一HVMOS器件106A和图4A的隔离环136不可见(即，在另一截面图400B的外部)。
参照图5A，提供了图4A和图4B的IC的一些实施例的顶部布局500A。图4A的截面图400A可以例如沿着图5A中的线A-A’截取，并且图4B的截面图400B可以例如沿着图5A中的线B-B’截取。
如图5A示出的，高侧接触区域440和第二自举源极/漏极区域118是环形的。如本文使用的，环形可以是圆环形、方环形、矩形环形、三角形环形或一些其它闭合路径形状。此外，高侧接触区域440和第二自举源极/漏极区域118共形于第一HVMOS器件106A和第二HVMOS器件106B的隔离环136。在一些实施例中，高侧接触区域440和第二自举源极/漏极区域118用作保护环或拾取环。在一些这样的实施例中，高侧接触区域440连接至应用此IC的电路中的最低电压电平，并且第二自举源极/漏极区域118连接至该电路中的最高电压电平，以保护高侧阱438(见图4A和图4B)上的器件防止寄生锁定和导通。
同样由图5A示出的，螺旋结构442在隔离结构406上方连续延伸。在一些实施例中，螺旋结构442的第一端电连接至外围接触区域408和/或接地。在一些实施例中，螺旋结构442的与第一端相对的第二端电连接至高侧接触区域440或第二自举源极/漏极区域118。
同样由图5A示出的，除了在第一HVMOS器件106A和第二HVMOS器件106B处不连续之外，自举MOS器件102大部分是环形的。即，自举场板416、自举栅电极122、自举漂移阱410、第一自举源极/漏极区域116、自举体接触区域120、第二自举漂移阱420、第三自举源极/漏极区域138和第二自举栅电极140每个均在第一HVMOS器件106A和第二HVMOS器件106B处不连续，但其它部分是环形的。如上所述，环形可以是圆环形、方环形、矩形环形、三角形环形或一些其它闭合路径形状。
参照图5B，提供了图4A和图4B的IC的一些实施例的另一顶部布局500B。图5B是图5A的变型，其中，已经去除隔离结构406、各个栅电极(例如，HVMOS栅电极134)、各个场板(例如，自举场板416)和螺旋结构442以显示下面的结构。如图所示，外围阱404通过HVMOS漂移阱124与HVMOS体阱126完全间隔开。在没有这种间隔的情况下，HVMOS体阱126将与外围阱404处于大致相同的电压，这可能对于第一HVMOS器件106A和第二HVMOS器件106B的某些应用是不期望的。此外，外围阱404完全围绕共享漂移阱112和HVMOS漂移阱124。
共享漂移阱112是环形的并且共形于第一HVMOS器件106A和第二HVMOS器件106B的隔离环136。虽然共享漂移阱112可以是圆环形，但是共享漂移阱112可以可选地是方环形、矩形环形、三角形环形或一些其它闭合路径形状。此外，共享漂移阱112通过自举体阱114与自举漂移阱410和第二自举漂移阱420完全间隔开。在没有这样的间隔的情况下，自举漂移阱410和第二自举漂移阱420将与共享漂移阱112处于大致相同的电压，这可能对于自举MOS器件102的某些应用是不期望的。
隔离环136有利于HVMOS漂移阱124和共享漂移阱112之间的电隔离，以使第一HVMOS器件106A和第二HVMOS器件106B与自举MOS器件102和HVJT器件104的集成。例如，隔离环136用共享漂移阱112和HVMOS漂移阱124限定二极管，并且二极管提供电隔离。电隔离使得第一HVMOS器件106A和第二HVMOS器件106B能够夹置在共享漂移阱112和外围阱404之间，这部分地限定自举MOS器件102和HVJT器件104。例如，HVJT器件104是或包括二极管，并且共享漂移阱112和外围阱404限定二极管的PN结。又例如，共享漂移阱112部分地限定自举MOS器件102的RESURF结构。
第一HVMOS器件106A和第二HVMOS器件106B、自举MOS器件102和HVJT器件104之间的集成使得IC芯片面积较小(例如，IC芯片面积减小25至60％)、可靠性较高并且简化了设计迭代。例如，由于集成，第一HVMOS器件106A和第二HVMOS器件106B和自举MOS器件102与HVJT器件104是位于同处的。因此，简化了器件之间的电连接，这提高了可靠性并且减小了成本。又例如，由于集成，第一HVMOS器件106A和第二HVMOS器件106B、自举MOS器件102和HVJT器件104共享公用IC芯片面积而不是多个单独的IC芯片面积。由于公用IC芯片面积处的阱(例如，共享漂移阱112)可以用于多个器件(例如，自举MOS器件102和HVJT器件104)，因此公用IC芯片面积小于单独的IC芯片面积的总和。
如图5A所示，除了第一HVMOS器件106A和第二HVMOS器件106B处不连续之外，自举MOS器件102大部分是环形的。相反地，HVJT器件104是环形的。即，HVJT器件104是或包括至少部分地由PN结限定的二极管，共享漂移阱112与外围阱404在该PN结处接触。此外，共享漂移阱112与外围阱404接触处的PN结在高侧区108周围以闭合环形路径连续延伸以完全包围高侧区108。
参照图6A，提供了图4A的IC的一些其它实施例的截面图600A，其中，IC还包括(除了图4A的部件之外)位于半导体衬底402中的第二自举体阱602。第二自举体阱602邻近于自举体阱114，从而使得第二自举栅电极140位于第二自举体阱602和自举体阱114之间。此外，第二自举体阱602位于共享漂移阱112上面并且由共享漂移阱112横向围绕，从而使得共享漂移阱112将第二自举体阱602与体半导体区域402B和外围阱404间隔开(例如，完全间隔开)。第二自举体阱602具有与共享漂移阱112相反的掺杂类型，并且还具有与外围阱404和自举体阱114相同的掺杂类型。在一些实施例中，第二自举体阱602还具有与体半导体区域402B相同的掺杂类型。
在一些实施例中，共享漂移阱112将第二自举体阱602与自举体阱114间隔开(例如，完全间隔开)。在这样的实施例中，第二自举体接触区域(未示出)位于半导体衬底402中的第二自举体阱602上面。第二自举体接触区域具有与第二自举体阱602相同的掺杂类型，但是比第二自举体阱602更高的掺杂浓度。在一些实施例中，第二自举体接触区域电连接至自举体接触区域120。在一些实施例中，第二自举体阱602和自举体阱114是同一个，从而使得第二自举体阱602与自举体阱114连续，反之亦然。在这样的实施例中，自举体阱114的段部(未示出)延伸至第二自举体阱602。
第四自举源极/漏极区域604位于第二自举体阱602上面，从而使得第二自举栅电极140夹置在第三自举源极/漏极区域138和第四自举源极/漏极区域604之间。自举源极/漏极区域604位于半导体衬底402中并且具有与共享漂移阱112相同的掺杂类型，但是比共享漂移阱112更高的掺杂浓度。在一些实施例中，第四自举源极/漏极区域604、第一自举源极/漏极区域116和第三自举源极/漏极区域138电连接在一起。此外，在一些实施例中，第四自举源极/漏极区域604和自举体接触区域120电连接在一起。
在一些实施例中，第三自举漂移阱606位于第二自举体阱602上面，并且进一步位于第四自举源极/漏极区域604下面，以使第四自举源极/漏极区域604与第二自举体阱602间隔开(例如，完全间隔开)。在其它实施例中，省略了第三自举漂移阱606。第三自举漂移阱606具有与第四自举源极/漏极区域604相同的掺杂类型，但是比第四自举源极/漏极区域604更低的掺杂浓度。此外，第三自举漂移阱606通过第二自举体阱602与共享漂移阱112间隔开(例如，完全间隔开)。
第三选择性导电自举沟道608和第四选择性导电自举沟道610位于第二自举体阱602中。第三选择性导电自举沟道608和第四选择性导电自举沟道610位于第二自举体阱602的相对侧上并且每个均沿着半导体衬底402的顶面，从共享漂移阱112朝向第四自举源极/漏极区域604延伸。在存在第三自举漂移阱606的一些实施例中，第三选择性导电自举沟道608和第四选择性导电自举沟道610每个均从共享漂移阱112延伸至第三自举漂移阱606。在省略第三自举漂移阱606的一些实施例中，第三选择性导电自举沟道608和第四选择性导电自举沟道610每个均从共享漂移阱112延伸至第四自举源极/漏极区域604。
与图4A相比，第二自举栅电极140不与隔离结构406重叠。此外，第二自举栅电极140位于自举体阱114中的第二选择性导电自举沟道422和第二自举体阱602中的第三选择性导电沟道608上面。第二选择性导电自举沟道422根据从第二自举栅电极140至第三自举源极/漏极区域138的电压是否超过阈值而选择性地导通，并且第三选择性导电自举沟道608根据从第二自举栅电极140至第四自举源极/漏极区域604的电压是否超过阈值电压而选择性地导通。在一些实施例中，第二自举栅电极140具有矩形轮廓、方形轮廓或一些其它合适的轮廓。
第三自举栅电极612位于第四选择性导电自举沟道610和隔离结构406上面。此外，第三自举栅电极612沿着隔离结构406的侧壁，从第四选择性导电自举沟道610上面延伸至隔离结构406上面。第四选择性导电自举沟道610根据从第三自举栅电极612至第四自举源极/漏极区域604的电压是否超过阈值电压而选择性地导通。此外，第三自举栅电极612通过第三自举栅极介电层614与第四选择性导电自举沟道610电绝缘。第三自举栅极介电层614可以是或包括例如氧化硅、氧化铪或一些其它介电材料。第三自举栅电极612可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。在一些实施例中，第三自举栅电极612、第二自举栅电极140和自举栅电极122电连接。
参照图6B，提供了图6A的IC的一些实施例的另一截面图600B。如图所示，图6A的自举MOS器件102位于高侧区108的相对侧上，并且图6A的HVJT器件104位于高侧区108的相对侧上。此外，图6A的第一HVMOS器件106A和图6A的隔离环136不可见(即，在截面图600B的外部)。
两个选择性导电自举沟道(即，第三选择性导电自举沟道608和第四选择性导电自举沟道610)的添加增加了自举MOS器件102可以维持工作的电流量。例如，这可以允许自举MOS器件102对自举电容器更快地充电。此外，应当理解，可以将更多选择性导电自举沟道添加至自举MOS器件102。例如，可以以与将第二自举体阱602、第四自举源极/漏极区域604、第三自举栅电极612和第三自举漂移阱606添加至图4A和图4B的自举MOS器件102的相同的方式将附加自举体阱、附加自举源/漏极区域、附加自举栅电极和附加自举漂移阱添加至图6A和图6B的自举MOS器件102。这可以根据需要重复，以实现所需数量的选择性导电自举沟道。
参照图7A，提供了图6A和图6B的IC的一些实施例的顶部布局700A。图6A的截面图600A可以例如沿着图7A中的线A-A’截取，并且图6B的截面图600B可以例如沿着图7A中的线B-B’截取。如图所示，图7A是图5A的变型，其中，IC还包括第四自举源极/漏极区域604、第三自举漂移阱606和第三自举栅电极612。第四自举源极/漏极区域604、第三自举漂移阱606和第三自举栅电极612每个均在第一HVMOS器件106A和第二HVMOS器件106B处不连续，但是其它部分是环形的。如上所述，环形可以是圆环形、方环形、矩形环形、三角形环形或一些其它闭合路径形状。
参照图7B，提供了图6A和图6B的IC的一些实施例的另一顶部布局700B。图7B是图7A的变型，其中，已经去除隔离结构406、各个栅电极(例如，HVMOS栅电极134)、各个场板(例如，自举场板416)和螺旋结构442以显示下面的结构。如图所示，第三自举漂移阱410通过第二自举体阱602与共享漂移阱112完全间隔开。在没有这样的间隔的情况下，第三自举漂移阱410将与共享漂移阱112处于大约相同的电压，这对于自举MOS器件102的某些应用可能是不期望的。
在一些实施例中，第二自举体阱602和自举体阱114是同一个，从而使得第二自举体阱602与自举体阱114连续，反之亦然。在这样的实施例中，半导体桥702将自举体阱114和第二自举体阱602连接在一起。半导体桥702位于图6A和图6B的半导体衬底402中，并且具有与自举体阱114和第二自举体阱602相同的掺杂类型。为了便于说明，仅将一些半导体桥702标记为702。虽然未示出，但是半导体桥702可以例如分布在围绕高侧阱438的环形图案中。此外，虽然未示出，但是半导体桥702可以埋在共享漂移阱112中，由此半导体桥702在图7B的顶部布局700B中不可见，并且当前由半导体桥702占据的空间将由共享漂移阱112占据。
在可选实施例中，共享漂移阱112将第二自举体阱602与自举体阱114完全间隔开。在这样的实施例中，第二自举体接触区域(未示出)位于半导体衬底402中的第二自举体阱602上面。此外，在这样的实施例中，由半导体桥702占据的空间由共享漂移阱112占据。
参照图8A和图8B，提供了图1A的IC的各个其它实施例的顶部布局800A、800B，其中，高侧区108的几何形状在X维度和/或Y维度上缩放以改变高侧区108的尺寸。例如，可以缩放高侧区108的几何形状以容纳更多或更少的器件。因为隔离环136有利于自举MOS器件102、HVJT器件104和HVMOS器件106之间的有效集成，所以可以在没有复杂的重新设计的情况下容易地缩放高侧区108的几何形状。
参照图9A至图9D，提供了图1A的IC的各个其它实施例的顶部布局900A至900D，其中，HVMOS器件106的几何形状根据当前处理要求和电压处理要求而变化。
如图9A和图9B示出的，图9A的HVMOS器件106具有第一宽度W1，而图9B的HVMOS器件106具有小于第一宽度W1的第二宽度W2。增加HVMOS器件106的宽度增加了第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130的宽度，这加宽了HVMOS器件106的选择性导电沟道并且加宽了HVMOS漂移阱124。这增加了HVMOS器件106可以维持工作的源极漏极电流。此外，减小HVMOS器件106的宽度减小了第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130的宽度，这使HVMOS器件106的选择性导电沟道变窄并且使HVMOS漂移阱124变窄。这减小了HVMOS器件106可以维持工作的源极漏极电流。因此，因为第一宽度W1大于第二宽度W2，所以图9A的HVMOS器件106可以比图9B的HVMOS器件106在更高的源极/漏极电流下维持工作。
如图9C示出的，第一HVMOS器件106A和第二HVMOS器件106B分别具有第三宽度W3和第四宽度W4，其中，第四宽度W4小于第三宽度W3。因此，图9C的第一HVMOS器件106A可以比图9C的第二HVMOS器件106B在更高的源极漏极电流下维持工作。
如图9A至图9D示出的，自举MOS器件102、HVJT器件104和HVMOS器件106共同限定环形结构。在图9A至图9C中，环形结构具有第一厚度T1。在图9D中，环形结构具有大于第一厚度T1的第二厚度T2。增加环形结构的厚度加长了HVMOS漂移阱124和共享漂移阱112，这增加了自举MOS器件102、HVJT器件104和HVMOS器件106可以维持工作的电压。减小环形结构的厚度缩短了HVMOS漂移阱124和共享漂移阱112，这减小了自举MOS器件102、HVJT器件104和HVMOS器件106可以维持工作的电压。因此，由于第一厚度T1小于第二厚度T2，图9D的自举MOS器件102、图9D的HVJT器件104和图9D的HVMOS器件106可以分别比图9A至图9C的自举MOS器件102、图9A至图9C的HVJT器件104和图9A至图9C的HVMOS器件106在更高的电压下维持工作。
参照图10A和图10B，提供了图1A的IC的各个其它实施例的顶部布局1000A、1000B，其中，多于两个的HVMOS器件与自举MOS器件102和HVJT器件104集成。如图10A示出的，HVMOS器件106包括第一HVMOS器件106A和第二HVMOS器件106B，并且还包括第三HVMOS器件106C。如图10B示出的，HVMOS器件106包括第一HVMOS器件106A和第二HVMOS器件106B，并且还包括第三HVMOS器件106C和第四HVMOS器件106D。例如，每个HVMOS器件106均可以如参照图1A所描述的那样。
因为隔离环136有利于自举MOS器件102、HVJT器件104和HVMOS器件106之间的有效集成，所以可以在没有复杂的重新设计的情况下改变与自举MOS器件102和HVJT器件104集成的HVMOS器件的数量。此外，因为自举MOS器件102、HVJT器件104和HVMOS器件106集成在一起，所以可以增加与自举MOS器件102和HVJT器件104集成的HVMOS器件的数量而不增加IC芯片面积。
虽然图8A、图8B、图9A至图9D、图10A和图10B示出了图1A的IC的变型，但是应该理解，这些变型也可以应用于图1B、图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中的任何一个的IC。
参照图11，图11是门驱动电路的一些实施例的框图1100，其中，应用了图1A、图1B、图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中的任何一个的IC。如图所示，电平转换器1102包括第一HVMOS器件106A和第二HVMOS器件106B，并且还包括第一电阻器1104A和第二电阻器1104B。在一些实施例中，第一HVMOS器件106A和第二HVMOS器件106B是n沟道LDMOS晶体管。第一HVMOS器件106A和第一电阻器1104A从高侧供电节点208(例如，HS_Vdd)串联电连接至低电压返回节点1106(例如，LV_Vss)，从而使得第一HVMOS器件106A通过第一电阻器1104A与高侧供电节点208分隔开。类似地，第二HVMOS器件106B和第二电阻器1104B从高侧供电节点208串联电连接至低电压返回节点1106，从而使得第二HVMOS器件106B通过第二电阻器1104B与高侧供电节点208分隔开。在一些实施例中，低电压返回节点1106电连接至地1108。
边沿脉冲发生器1110由低电压电源1112供电，并且基于高侧输入信号1114控制第一HVMOS器件106A和第二HVMOS器件106B的栅极。高侧输入信号1114是0伏和低电压电源1112的电压之间变化的二进制信号。低电压电源1112具有电连接至低电压供应节点206(例如，LV_Vdd)的阳极，以及电连接至低电压返回节点1106的阴极。低电压电源1112可以是例如直流(DC)电源，和/或可以例如供应介于约1至20伏之间、介于约1至10伏之间、介于约10至20伏或小于约20伏的低电压。边沿脉冲发生器1110检测高侧输入信号1114的上升沿，并且进一步检测高侧输入信号1114的下降沿。此外，边沿脉冲发生器1110产生上升沿信号1116A和下降沿信号1116B。上升沿信号1116A在每个检测的上升沿处具有脉冲并且门控第一HVMOS器件106A。下降沿信号1116B在每个检测的下降沿处具有脉冲并且门控第二HVMOS器件106B。
置位-复位(S-R)锁存器1118由第一HVMOS器件106A和第一电阻器1104A的共享节点处的置位信号1120A置位。此外，S-R锁存器1118由第二HVMOS器件106B和第二电阻器1104B的共享节点处的复位信号1120B复位。在一些实施例中，置位信号1120A和复位信号1120B在传输至S-R锁存器1118之前通过噪声滤波器(未示出)。S-R锁存器1118的反相输出(例如，
Figure BDA0001847522420000291
)控制高侧门驱动器1122以选择性地将高侧门驱动器1122在导通状态和截止状态之间切换。例如，当S-R锁存器1118的反相输出指示二进制“0”时，高侧门驱动器1122可以处于导通状态，并且当S-R锁存器1118的反相输出指示二进制“1”时，高侧门驱动器1122可以处于截止状态。在一些实施例中，高侧门驱动器1122是或包括互补金属氧化物半导体(CMOS)反相器。在一些实施例中，高侧门驱动器1122包括从高侧供电节点208至高侧返回节点1126(例如，HS_Vss)串联连接的p沟道MOS场效应晶体管(MOSFET)1124P和n沟道MOSFET1124N，从而使得p沟道MOSFET 1124P将n沟道MOSFET 1124N与高侧供电节点208分隔开。
自举MOS器件102、HVJT器件104以及第一HVMOS器件106A和第二HVMOS器件106B共同限定环形结构，该环形结构沿着IC管芯1128的高侧区108的边界横向延伸以围绕高侧区108。在一些实施例中，环形结构是方环形、矩形环形、三角形环形、圆环形或一些其它闭合路径形状。此外，环形结构由IC管芯1128的低电压区110围绕。高侧区108容纳S-R锁存器1118、高侧门驱动器1122、第一电阻器1104A和第二电阻器1104B，而低电压区110容纳边沿脉冲发生器1110。
自举MOS器件102和HVJT器件104重叠，并且HVJT器件104是环形的。此外，自举MOS器件102在大部分是环形的，但是在第一HVMOS器件106A和第二HVMOS器件106B处不连续。由于自举MOS器件102和HVJT器件104的复杂性，自举MOS器件102和HVJT器件104由具有晶体管1130和二极管1132的环形盒共同表示，晶体管1130和二极管1132分别代表自举MOS器件102和HVJT器件104的功能。晶体管1130可以例如是由控制器202门控的n沟道MOSFET，并且可以例如具有分别电连接至低电压供电节点206和高侧供电节点208的源极和漏极。二极管1132可以例如具有电连接至高侧供电节点208的阴极，以及电连接至低电压返回节点1106的阳极。
自举电容器204从高侧供电节点208电连接至高侧返回节点1126。在高侧门驱动器1122处于截止状态时，自举电容器204由低电压电源1112通过自举MOS器件102充电。此外，自举电容器204为高侧区108处的器件(例如，S-R锁存器1118)供电，以将高侧门驱动器1122改变为导通状态。高电压电源1136电连接至低电压返回节点1106，并且通过第一功率MOSFET 1140选择性地连接至高侧返回节点1126。注意，可以可选地使用绝缘栅双极晶体管(IGBT)或其它一些其它切换器件来代替第一功率MOSFET 1140。高电压电源1136可以是例如DC电源和/或可以例如供应介于约300至1200伏之间、介于约300至750伏之间、介于约750至1200伏之间、介于约550至650伏之间或超过约300伏的高电压。第一功率MOSFET 1140由高侧门驱动器1122的输出门控，并且可以是例如n沟道功率MOSFET。高侧门驱动器1122的输出可以例如在p沟道MOSFET1124P和n沟道MOSFET 1124N共享的节点处。
自举MOS器件102限制低电压供电节点206和高侧供电节点208之间的电流流动。当高侧供电节点208处于比低电压供电节点206更低的电压电平时，控制器202将自举MOS器件102切换到非阻塞状态，以允许电流从低电压供电节点206流至高侧供电节点208。这可以在高侧门驱动器1122处于截止状态时发生从而允许自举电容器204充电。当高侧供电节点208处于比低电压供电节点206更高的电压电平时，控制器202将自举MOS器件102切换到阻塞状态，以防止电流在低电压供电节点206和高侧供电节点208之间流动。这防止低电压区110和/或低电压电源1112处的器件被高侧供电节点208处的高电压损坏，并且可以在高侧门驱动器1122处于导通状态时发生。
在门驱动电路的工作期间，可以通过将高侧输入信号1114从二进制“1”改变为二进制“0”来禁用第一功率MOSFET 1140，从而重置S-R锁存器1118。然后，S-R锁存器1118在反相输出端输出二进制“1”，这使高侧门驱动器1122转变为截止状态。例如，可以禁用p沟道MOSFET1124P，并且可以启用n沟道MOSFET 1124N，从而电连接第一功率MOSFET 1140的栅极和第一功率MOSFET 1140的源极。这种电连接进而禁用第一功率MOSFET 1140。另外，高侧返回节点1126电连接至低电压返回节点1106，并且自举MOS器件102切换到非阻塞状态。在一些实施例中，该电连接由第二功率MOSFET 1142实施。注意，可以可选地使用IGBT或一些其它切换器件来代替第二功率MOSFET 1142。第二功率MOSFET 1142由低侧输入信号1144门控，该低侧输入信号1144可以例如由低侧门驱动电路产生。由于自举电容器204大部分已经放电，所以高侧返回节点1126电连接至低电压返回节点1106，并且自举MOS器件102处于非阻塞状态，自举电容器204由低电压电源1112充电。
为了启用第一功率MOSFET 1140，自举MOS器件102切换到阻塞状态，并且高侧返回节点1126与低电压返回节点1106电隔离，从而使得高侧返回节点1126是浮置的。在一些实施例中，该电隔离由第二功率MOSFET 1142实施。然后，高侧输入信号1114从二进制“0”改变为二进制“1”。这改变置位S-R锁存器1118，从而使得S-R锁存器1118的反相输出处于二进制“0”。反相输出将高侧门驱动器1122改变为导通状态。例如，反相输出可以启用p沟道MOSFET1124P，并且可以禁用n沟道MOSFET 1124N，这将自举电容器204从第一功率MOSFET 1140的栅极电连接至第一功率MOSFET 1140的源极。然后，自举电容器204中累积的电荷启用第一功率MOSFET 1140，这将高电压电源1136电连接至高侧返回节点1126。这将高侧供电节点208处的电压改变为高电压电源1136的电压加上自举电容器204两端的电压。
参照图12至图18，提供了用于形成IC的方法的一些实施例的一系列截面图1200至1800，其中，自举MOS器件与HVJT器件和HVMOS器件集成。该方法参照图4A、图4B、图5A和图5B说明，但是也适用于图1A、图1B、图6A、图6B、图7A、图7B、图8A、图8B、图9A至图9D、图10A和图10B中的任何一个的IC。截面图1200至1600可以例如沿着图5A和图5B中的线A-A’截取。
如图12的截面图1200示出的，实施一系列掺杂工艺以在半导体衬底402中形成高侧阱438、外围阱404、共享漂移阱112、自举体阱114、HVMOS漂移阱124和HVMOS体阱126。半导体衬底402可以是例如块状硅衬底、III-V族衬底、SOI衬底或一些其它半导体衬底。
外围阱404位于半导体衬底402的体半导体区域402B上面。外围阱404包括一对段部，其中，高侧阱438、共享漂移阱112、自举体阱114、HVMOS漂移阱124和HVMOS体阱126夹置在该对段部之间。此外，外围阱402包括隔离环136。隔离环136在共享漂移阱112和HVMOS漂移阱124之间提供电和物理隔离。当从上向下观察时，隔离环136可以是方环形、矩形环形、三角形环形、圆环形或一些其它闭合路径形状。在一些实施例中，外围阱404和体半导体区域402B具有相同的掺杂类型，诸如例如p型。在一些实施例中，外围阱402是连续的。例如，外围阱402的各个段部可以连接在图12的截面图1200外部。例如，见图5B。
共享漂移阱112位于高侧阱438和自举体阱114下面并且横向围绕高侧阱438和自举体阱114以使高侧阱438和自举体阱114彼此完全间隔开、使高侧阱438和自举体阱114与外围阱404完全间隔开以及与体半导体区域402B完全间隔开。共享漂移阱112和外围阱404具有相反的掺杂类型并且至少部分地限定了制造中的HVJT器件。即，制造中的HVJT器件是或包括二极管，并且共享漂移阱112和外围阱404限定二极管的PN结。在一些实施例中，共享漂移阱112也具有与高侧阱438和自举体阱114相反的掺杂类型，和/或具有与HVMOS漂移阱124相同的掺杂类型。共享漂移阱112和自举体阱114也支撑制造中的自举MOS器件。
自举体阱114包括朝向高侧阱438横向突出至共享漂移阱112的突出部114P。突出部114P使得n型区域和p型区域交替堆叠，n型区域和p型区域交替堆叠限定共享RESURF结构428。共享RESURF结构428由HVJT器件和自举MOS器件共享。共享RESURF结构428使HVJT器件和自举MOS器件能够通过横向和垂直分布与高电压相关的高电场来在高电压下维持工作，从而使最大电场较低。
HVMOS漂移阱124位于HVMOS体阱126下面并且横向围绕HVMOS体阱126，以将HVMOS体阱126与外围阱404和体半导体区域402B完全隔离。HVMOS漂移阱124具有与外围阱404和HVMOS体阱126相反的掺杂类型。HVMOS漂移阱124和HVMOS体阱126支撑制造中的HVMOS器件。HVMOS体阱126包括朝向高侧阱438横向突出至HVMOS漂移阱124中的突出部126P。突出部126P使得n型区域和p型区域交替堆叠，n型区域和p型区域交替堆叠限定HVMOS RESURF结构436。类似于共享RESURF结构428，HVMOS RESURF结构436使HVMOS器件106A能够通过横向和垂直分布与高电压相关的高电场来在高电压下维持工作，从而使最大电场较低。
图12的掺杂工艺可以例如通过离子注入和/或一些其它掺杂工艺来实施。在一些实施例中，掺杂工艺包括n型掺杂工艺和p型掺杂工艺。实施n型掺杂工艺以形成n型阱，并且实施p型掺杂工艺以形成p型阱。p型阱可以例如包括外围阱404、高侧阱438、自举体阱114和HVMOS体阱126，并且n型阱可以例如包括共享漂移阱112和HVMOS漂移阱124，反之亦然。在一些实施例中，n型和p型掺杂工艺中的一些或全部的每个均通过以下步骤实施：在半导体衬底402上方形成具有图案的掩模；利用位于适当位置的掩模，对半导体衬底402实施离子注入；以及去除掩模。掩模可以例如具有通过离子注入形成的一个或多个阱的图案，并且可以例如是光刻胶、氮化硅或一些其它材料。
如图13的截面图1300示出的，在半导体衬底402上方形成隔离结构406，从而划定用于之后形成各掺杂区域(例如，接触区域和/或源极/漏极区域)的边界。隔离结构406包括介电材料(例如，氧化硅)，并且可以是或包括例如STI结构、FOX结构、LOCOS结构或一些其它隔离结构。
高侧阱438上面的隔离结构406限定高侧开口1302。高侧开口1302位于高侧阱438的相对侧上，并且可以例如具有环形顶部布局。自举体阱114和共享漂移阱112上面的隔离结构406限定一对低侧自举开口1304。位于共享漂移阱112上面并且邻近于高侧阱438的隔离结构406限定高侧自举开口1306。高侧自举开口1306位于高侧阱438的相对侧上，并且可以例如具有环形顶部布局。如本文参照高侧开口1302和高侧自举开口1306使用的，环形可以是圆环形、方环形、矩形环形、三角形环形或一些其它闭合路径形状。位于自举体阱114上面并且夹置在低侧自举开口1304之间的隔离结构406限定自举体开口1308。位于HVMOS漂移阱124和HVMOS体阱126之间的边界上面的隔离结构406限定低侧HVMOS开口1310。位于HVMOS漂移阱124上面并且邻近于隔离环136的隔离结构406限定高侧HVMOS开口1312。位于外围阱404上面并且邻近于HVMOS漂移阱124的隔离结构406限定外围开口1314。
在一些实施例中，用于形成隔离结构406的工艺包括形成覆盖半导体衬底402并且具有隔离结构406的布局的掩模(未示出)。掩模可以是例如氮化硅、光刻胶或一些其它合适的掩模材料。然后利用位于适当位置的掩模实施氧化工艺以形成隔离结构406，并且随后去除掩模。
如图14的截面图1400示出的，在半导体衬底402和隔离结构406上方堆叠形成介电层1402和导电层1404。介电层1402可以是或包括例如氧化硅、氧化铪或一些其它电介质，和/或导电层1404可以是或包括例如掺杂的多晶硅、金属或一些其它导电材料。在一些实施例中，通过热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)、一些其它沉积或氧化工艺或上述的任何组合形成介电层1402。在一些实施例中，通过CVD、PVD、化学镀、电镀、一些其它沉积或镀工艺或上述的任何组合形成导电层1404。
如图15的截面图1500示出的，图案化介电层1402(见图14)和导电层1404(见图14)。HVMOS漂移阱124上面的图案化形成堆叠在低侧HVMOS开口1310中并且衬垫隔离结构406的侧壁的HVMOS栅电极134和HVMOS栅极介电层432。此外，图案化形成位于高侧HVMOS开口1312中并且衬垫隔离结构406的侧壁的HVMOS场板434。共享漂移阱112上面的图案化形成堆叠在一个低侧自举开口1304中并且衬垫隔离结构406的侧壁的第一自举栅电极122和第一自举栅极介电层414。此外，图案化形成堆叠在另一个低侧自举开口1304中并且衬垫隔离结构406的侧壁的第二自举栅电极140和第二自举栅极介电层426。此外，图案化形成位于高侧自举开口1306中并且衬垫隔离结构406的侧壁的自举场板416。
在一些实施例中，用于实施图案化的工艺包括：在导电层1404上面形成掩模；随后利用位于适当位置的掩模，对导电层1404和介电层1402实施蚀刻。之后，掩模被去除并且可以例如是或包括光刻胶、氮化硅或一些其它掩模材料。
在一些实施例中，导电层1404的图案化也形成位于共享漂移阱112和HVMOS漂移阱124上面的螺旋结构442。在其它实施例中，螺旋结构442独立于导电层1404和/或导电层1404的图案化形成。例如，可以形成第二导电层(未示出)并且随后将第二导电层图案化成螺旋结构442。第二导电层可以例如是与导电层1404不同的材料和/或可以例如是金属、掺杂的多晶硅或一些其它导电材料。此外，可以例如通过CVD、PVD、化学镀、电镀、一些其它沉积或镀工艺或上述的任何组合形成第二导电层。第二导电层的图案化可以例如通过光刻法和/或如上面描述的导电层1404的图案化来实施。
如图16的截面图1600示出的，实施掺杂工艺以在半导体衬底402中形成第一自举漂移阱410和第二自举漂移阱420。第一自举漂移阱410位于自举体阱114上面并且通过邻近于第一自举栅电极122的一个低侧自举开口1304形成。第二自举漂移阱420位于自举体阱114上面并且通过邻近于第二自举栅电极140的另一个低侧自举开口1304形成。第一自举漂移阱410和第二自举漂移阱420具有与自举体阱114相反的掺杂类型。
掺杂工艺可以例如通过离子注入和/或一些其它掺杂工艺来实施。在一些实施例中，通过在半导体衬底402上方形成具有图案的掩模，利用位于适当位置的掩模，对半导体衬底402实施离子注入，以及去除掩模来实施掺杂工艺。掩模可以例如具有第一自举漂移阱410和第二自举漂移阱420的图案并且可以例如是光刻胶、氮化硅或一些其它材料。
如图17的截面图1700示出的，实施一系列掺杂工艺以在半导体衬底402中形成接触区域和源极/漏极区域。外围接触区域408形成在外围阱404上面并且通过外围开口1314邻近于HVMOS漂移阱124。外围接触区域408具有与外围阱404相同的掺杂类型，但是比外围阱404更高的掺杂浓度。通过高侧开口1302在高侧阱438上面形成高侧接触区域440。高侧接触区域440位于高侧阱438的相对侧上并且具有与高侧阱438相同的掺杂类型，但是比高侧阱438更高的掺杂浓度。在一些实施例中，高侧接触区域440具有方环形、圆环形或一些其它闭合路径形状的顶部布局。
通过低侧HVMOS开口1310在HVMOS体阱126上面形成第一HVMOS源极/漏极区域128和HVMOS体接触区域132。通过高侧HVMOS开口1312在HVMOS漂移阱124上面形成第二HVMOS源极/漏极区域130。第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130具有与HVMOS漂移阱124相同的掺杂类型，但是比HVMOS漂移阱124更高的掺杂浓度。HVMOS体接触区域132具有与HVMOS体阱126相同的掺杂类型，但是比HVMOS体阱126更高的掺杂浓度。第一HVMOS源极/漏极区域128和第二HVMOS源极/漏极区域130、HVMOS体接触区域132、HVMOS栅电极134和HVMOS场板434至少部分地限定HVMOS体阱126和HVMOS漂移阱124上的HVMOS器件106A。
通过一个低侧自举开口1304在第一自举漂移阱410上面形成第一自举源极/漏极区域116。通过高侧自举开口1306在共享漂移阱112上面形成第二自举源极/漏极区域118。通过另一个低侧自举开口1304在第二自举漂移阱420上面形成第三自举源极/漏极区域138。通过自举体开口1308在自举体阱114上面形成自举体接触区域120。第一自举源极/漏极区域116、第二自举源极/漏极区域118和第三自举源极/漏极区域138具有与共享漂移阱112以及第一自举漂移阱410和第二自举漂移阱420相同的掺杂类型，但是更高的掺杂浓度。自举体接触区域120具有与自举体阱114相同的掺杂类型，但是更高的掺杂浓度。第一自举源极/漏极区域116、第二自举源极/漏极区域118、第三自举源极/漏极区域138、自举体接触区域120、第一自举栅电极122和第二自举栅电极140和自举场板416至少部分地限定自举体阱114和共享漂移阱112上的自举MOS器件102。
图17的掺杂工艺可以例如通过离子注入和/或一些其它掺杂工艺来实施。在一些实施例中，掺杂工艺包括n型掺杂工艺和p型掺杂工艺。在一些实施例中，通过在半导体衬底402上方形成具有图案的掩模，利用适当位置的掩模对半导体衬底402实施离子注入以及去除掩模来实施每个掺杂工艺。掩模可以例如具有通过离子注入形成的一个或多个接触和/或源极/漏极区域的图案，并且可以例如是光刻胶、氮化硅或一些其它材料。
如图18的截面图1800示出的，实施后段制程(BEOL)金属化工艺以形成堆叠在半导体衬底402上方的多条导线444和多个导电通孔446。为了便于说明，仅一些导线444标记为444，并且仅一些导电通孔446标记为446。导线444和导电通孔446限定互连各个源极/漏极区域(例如，第一自举源极/漏极区域116)、各个接触区域(例如，高侧接触区域440)、各个场板(例如，自举场板416)、各个栅电极(例如，HVMOS栅电极134)和螺旋结构442的导电路径。导线444和导电通孔446可以是或包括例如铜、铝铜、铝、钨、一些其它导电材料或上述的任何组合。
在一些实施例中，通过形成覆盖图17的结构的层间介电(ILD)层(未示出)，对ILD层的顶面实施平坦化，以及图案化ILD层以限定对应于导电通孔446的通孔开口来形成导电通孔446。形成覆盖ILD层并且填充通孔开口的导电层(未示出)。对导电层的顶面实施平坦化，直至导电层的顶面与ILD层的顶面大致齐平，从而由导电层形成导电通孔446。然后对导线444重复上述用于形成导电通孔446的工艺。
参照图19，提供了图12至图18的方法的一些实施例的流程图1900。
如1902，实施一系列掺杂工艺以形成高侧阱、自举体阱、共享漂移阱、HVMOS体阱、HVMOS漂移阱和外围阱。共享漂移将围绕高侧阱和自举体阱。HVMOS漂移阱围绕HVMOS体阱。共享漂移阱和HVMOS漂移阱以环形图案邻接。外围阱包括将HVMOS漂移阱与共享漂移阱分隔开的隔离环。例如，见图12。
在1904中，在半导体衬底上方形成隔离结构，从而划定用于此后形成的各掺杂区域的边界。例如，见图13。
在1906中，在半导体衬底和隔离结构上形成介电层和导电层。例如，见图14。
在1908中，将介电层和导电层图案化成栅电极、场板和螺旋结构。自举栅电极位于共享漂移阱和自举体阱之间的PN结上面。HVMOS栅电极位于HVMOS漂移阱和HVMOS体阱之间的PN结上面。螺旋结构由制造中的自举MOS器件、制造中的HVJT器件和制造中的HVMOS器件共享。例如，见图15。
在1910中，实施掺杂工艺以在自举体阱上面形成自举漂移阱。例如，见图16。
在1912中，实施一系列掺杂工艺以形成源极/漏极区域和接触区域。分别在HVMOS体阱和HVMOS漂移阱上形成HVMOS源极/漏极区域和HVMOS体接触区域。分别在共享漂移阱、自举漂移阱和自举体阱上形成自举源极/漏极区域和自举体接触区域。在外围阱上形成外围接触区域。例如，见图17。
在1914中，实施BEOL金属化工艺以形成互连源极/漏极区域、接触区域、栅电极、场板和螺旋结构的多条导线和多个导电通孔。例如，见图18。
虽然图19的流程图1900在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在一些实施例中，本申请提供了集成电路，包括：半导体衬底；位于半导体衬底中的漂移阱，其中，漂移阱具有第一掺杂类型并且具有环形顶部布局；位于漂移阱上的第一切换器件；位于半导体衬底上、漂移阱的侧壁中的凹口处的第二切换器件；位于半导体衬底中并且具有与第一掺杂类型相反的第二掺杂类型的外围阱，其中，外围阱围绕漂移阱、第一切换器件和第二切换器件，并且其中，外围阱将第二切换器件与漂移阱分隔开。在一些实施例中，第一切换器件包括多个栅电极，并且其中每个栅电极均位于部分地由漂移阱限定的PN结上面。在一些实施例中，第一切换器件包括：位于漂移阱上面的体阱，其中，体阱具有第二掺杂类型并且通过漂移阱与外围阱间隔开；位于体阱上面的第一源极/漏极区域；位于漂移阱上面并且与体阱间隔开的第二源极/漏极区域；以及邻接第一源极/漏极区域并且位于漂移阱接触体阱的PN结上面的栅电极。在一些实施例中，集成电路还包括：位于体阱上面的第三源极/漏极区域；以及邻接第三源极/漏极区域并且位于漂移阱接触体阱的第二PN结上面的第二栅电极，其中，PN结和第二PN结位于体阱的相对侧上。在一些实施例中，集成电路还包括：位于漂移阱上面的第二体阱，其中，第二体阱通过漂移阱与体阱和外围阱分隔开，并且其中，体阱位于第二体阱和第二源极/漏极区域之间；位于第二体阱上面的第四源极/漏极区域；以及邻接第四源极/漏极区域并且位于漂移阱接触第二体阱的PN结上面的第三栅电极。在一些实施例中，体阱朝向第二切换器件横向突出至漂移阱中，从而使得半导体衬底具有限定RESURF结构的交替堆叠的p型和n型区域。在一些实施例中，集成电路还包括位于半导体衬底上、漂移阱的侧壁或漂移阱的另一侧壁中的第二凹口处的第三切换器件。在一些实施例中，第一和第二切换器件是LDMOS晶体管。在一些实施例中，外围阱和漂移阱在环形PN结处直接接触。在一些实施例中，集成电路还包括位于漂移阱、第一切换器件和第二切换器件上面的螺旋结构，其中，螺旋结构是导电的并且具有连续的螺旋形顶部布局。
在一些实施例中，本申请提供了另一集成电路，包括：衬底；位于衬底中的第一漂移阱和第二漂移阱，其中，第一和第二漂移阱具有第一掺杂类型，其中，第一漂移阱是环形的，并且其中，第二漂移阱凹进至第一漂移阱的一侧内；位于衬底中并且具有第二掺杂类型的外围阱，其中，外围阱围绕并且分隔开第一和第二漂移阱，并且其中，第二掺杂类型与第一掺杂类型相反；位于衬底中的第一体阱和第二体阱，其中，第一和第二体阱具有第二掺杂类型并且分别位于第一和第二漂移阱上面，其中，第一和第二体阱分别通过第一和第二漂移阱与外围阱间隔开；位于第一漂移阱和第一体阱之间的边界上面的第一栅电极；以及位于第二漂移阱和第二体阱之间的边界上面的第二栅电极。在一些实施例中，集成电路还包括位于衬底中并且具有第二掺杂类型的高侧阱，其中，高侧阱位于第一漂移阱上面并且通过第一漂移阱与外围阱间隔开，并且其中，第一漂移阱沿着高侧阱的边界在环形路径中横向延伸，以包围高侧阱。在一些实施例中，集成电路还包括：第一接触区域，位于第一漂移阱上面并且邻接高侧阱，其中，第一接触区域具有比第一漂移阱更高的掺杂浓度；以及位于高侧阱上面的第二接触区域，其中，第二接触区域具有比高侧阱更高的掺杂浓度，并且其中，第一和第二接触区域是环形的并且分别具有相反的掺杂类型。在一些实施例中，集成电路还包括：位于第一体阱上面的一对第一源极/漏极区域；位于第一漂移阱上面并且与第一体阱横向间隔开的第二源极/漏极区域；以及位于第一漂移阱和第一体阱之间的另一边界上面的第三栅电极，其中，第三栅电极邻接第一源极/漏极区域中的一个，并且其中，第一栅电极邻接第一源极/漏极区域中的另一个。在一些实施例中，集成电路还包括：第三体阱，位于第一漂移阱上面并且具有第二掺杂类型，其中，第三体阱通过第一漂移阱与外围阱和第一漂移阱间隔开，其中，第三栅电极位于第一和第三体阱上面；位于第三体阱上面的第三源极/漏极区域；邻接第三源极/漏极区域并且位于第一漂移阱接触第二体阱的PN结上面的第四栅电极。在一些实施例中，集成电路还包括：位于第一和第二漂移阱上面的螺旋结构，其中，螺旋结构是导电的并且具有连续的螺旋形顶部布局。在一些实施例中，第一体阱朝向第二漂移阱横向突出至第一漂移阱中，从而使得衬底具有限定第一RESURF结构的第一交替堆叠的p型和n型区域，并且其中，第二体阱朝向第一漂移阱横向突出至第二漂移阱中，从而使得衬底具有限定第二RESURF结构的第二交替堆叠的p型和n型区域。在一些实施例中，外围阱和第一漂移阱在第一环形PN结处直接接触，其中，外围阱和第二漂移阱在第二环形PN结处直接接触，并且其中，第一环形PN结在第二环形PN结周围共形。
在一些实施例中，本申请提供了用于制造集成电路的方法，该方法包括：对衬底实施一系列掺杂工艺以形成：具有第一掺杂类型的第一漂移阱和第二漂移阱，其中，第一漂移阱具有环形顶部布局，并且其中，第二漂移阱位于环形顶部布局中的凹口处；具有与第一掺杂类型相反的第二掺杂类型的外围阱，其中，外围阱围绕并且分隔开第一和第二漂移阱；以及第一体阱和第二体阱，具有第二掺杂类型并且分别位于第一和第二漂移阱上面，其中，第一和第二体阱与外围阱间隔开；以及在衬底上方沉积导电层；以及图案化导电层以分别在第一PN结和第二PN结上形成第一栅电极和第二栅电极，其中，第一PN结由第一漂移阱和第一体阱限定，并且其中，第二PN结由第二漂移阱和第二体阱限定。在一些实施例中，该方法还包括形成位于第一和第二漂移阱上面的环形隔离结构，其中，导电层沉积在隔离结构上方，并且其中，图案化在环形隔离结构上面形成螺旋结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
半导体衬底；
漂移阱，位于所述半导体衬底中，其中，所述漂移阱具有第一掺杂类型并且具有环形顶部布局；
第一切换器件，位于所述漂移阱上并且包括位于所述半导体衬底中的第一体阱，其中，所述第一体阱具有与所述第一掺杂类型相反的第二掺杂类型，所述第一切换器件包括第一栅电极和第二栅电极，所述第一栅电极位于所述第一体阱接触所述漂移阱的第一边界上面，所述第二栅电极位于所述第一体阱接触所述漂移阱的第二边界上面并且与所述第一栅电极位于所述第一体阱的相对侧上；
第二切换器件，位于所述半导体衬底上、所述漂移阱的侧壁中的凹口处；以及
外围阱，位于所述半导体衬底中并且具有所述第二掺杂类型，其中，所述外围阱围绕所述漂移阱、所述第一切换器件和所述第二切换器件，并且，所述外围阱将所述第二切换器件与所述漂移阱分隔开。
2.根据权利要求1所述的集成电路，还包括：
高侧阱，位于所述半导体衬底中并且具有所述第二掺杂类型，其中，所述高侧阱位于所述漂移阱上面并且通过所述漂移阱与所述外围阱间隔开，并且，所述漂移阱沿着所述高侧阱的边界以环形路径横向延伸，以包围所述高侧阱。
3.根据权利要求1所述的集成电路，其中，所述第一切换器件包括：
第一源极/漏极区域，位于所述第一体阱上面；以及
第二源极/漏极区域，位于所述漂移阱上面并且与所述第一体阱间隔开。
4.根据权利要求3所述的集成电路，其中，所述第一切换器件还包括：
第三源极/漏极区域，位于所述第一体阱上面；
其中，所述第二栅电极邻接所述第三源极/漏极区域并且位于所述漂移阱接触所述第一体阱的PN结上面。
5.根据权利要求1所述的集成电路，其中，所述第一切换器件还包括：
第二体阱，位于所述漂移阱上面，其中，所述第二体阱通过所述漂移阱与所述第一体阱和所述外围阱分隔开，并且，所述第一体阱位于所述第二体阱和所述第二切换器件之间；以及
源极/漏极区域，位于所述第二体阱上面；
其中，所述第二栅电极邻接所述源极/漏极区域。
6.根据权利要求3所述的集成电路，其中，所述第一体阱朝向所述第二切换器件横向突出至所述漂移阱中，从而使得所述半导体衬底具有限定减小表面场(RESURF)结构的交替堆叠的p型和n型区域。
7.根据权利要求1所述的集成电路，还包括：
第三切换器件，位于所述半导体衬底上、所述漂移阱的所述侧壁或所述漂移阱的另一侧壁中的第二凹口处。
8.根据权利要求1所述的集成电路，其中，所述第一切换器件和所述第二切换器件是横向扩散金属氧化物半导体(LDMOS)晶体管。
9.根据权利要求1所述的集成电路，其中，所述外围阱和所述漂移阱在环形PN结处直接接触。
10.根据权利要求1所述的集成电路，还包括：
螺旋结构，位于所述漂移阱、所述第一切换器件和所述第二切换器件上面，其中，所述螺旋结构是导电的并且具有连续的螺旋形顶部布局。
11.一种集成电路，包括：
衬底；
第一漂移阱和第二漂移阱，位于所述衬底中，其中，所述第一漂移阱和所述第二漂移阱具有第一掺杂类型，其中，所述第一漂移阱是环形的，并且，所述第二漂移阱凹进至所述第一漂移阱的一侧内；
外围阱，位于所述衬底中并且具有第二掺杂类型，其中，所述外围阱围绕并且分隔开所述第一漂移阱和所述第二漂移阱，并且，所述第二掺杂类型与所述第一掺杂类型相反；
第一体阱和第二体阱，位于所述衬底中，其中，所述第一体阱和所述第二体阱具有所述第二掺杂类型并且分别位于所述第一漂移阱和所述第二漂移阱上面，其中，所述第一体阱和所述第二体阱分别通过所述第一漂移阱和所述第二漂移阱与所述外围阱间隔开；
第一栅电极，位于所述第一漂移阱和所述第一体阱之间的边界上面；以及
第二栅电极，位于所述第二漂移阱和所述第二体阱之间的边界上面。
12.根据权利要求11所述的集成电路，还包括：
高侧阱，位于所述衬底中并且具有所述第二掺杂类型，其中，所述高侧阱位于所述第一漂移阱上面并且通过所述第一漂移阱与所述外围阱间隔开，并且，所述第一漂移阱沿着所述高侧阱的边界以环形路径横向延伸，以包围所述高侧阱。
13.根据权利要求12所述的集成电路，还包括：
第一接触区域，位于所述第一漂移阱上面并且邻接所述高侧阱，其中，所述第一接触区域具有比所述第一漂移阱更高的掺杂浓度；以及
第二接触区域，位于所述高侧阱上面，其中，所述第二接触区域具有比所述高侧阱更高的掺杂浓度，并且，所述第一接触区域和所述第二接触区域是环形的并且分别具有相反的掺杂类型。
14.根据权利要求11所述的集成电路，还包括：
一对第一源极/漏极区域，位于所述第一体阱上面；
第二源极/漏极区域，位于所述第一漂移阱上面并且与所述第一体阱横向间隔开；以及
第三栅电极，位于所述第一漂移阱和所述第一体阱之间的另一边界上面，其中，所述第三栅电极邻接所述第一源极/漏极区域中的一个，并且，所述第一栅电极邻接所述第一源极/漏极区域中的另一个。
15.根据权利要求14所述的集成电路，还包括：
第三体阱，位于所述第一漂移阱上面并且具有所述第二掺杂类型，其中，所述第三体阱通过所述第一漂移阱与所述外围阱和所述第一漂移阱间隔开，其中，所述第三栅电极位于所述第一体阱和所述第三体阱上面；
第三源极/漏极区域，位于所述第三体阱上面；
第四栅电极，邻接所述第三源极/漏极区域并且位于所述第一漂移阱接触所述第二体阱的PN结上面。
16.根据权利要求11所述的集成电路，还包括：
螺旋结构，位于所述第一漂移阱和所述第二漂移阱上面，其中，所述螺旋结构是导电的并且具有连续的螺旋形顶部布局。
17.根据权利要求11所述的集成电路，其中，所述第一体阱朝向所述第二漂移阱横向突出至所述第一漂移阱中，从而使得所述衬底具有限定第一减小表面场(RESURF)结构的第一交替堆叠的p型和n型区域，并且，所述第二体阱朝向所述第一漂移阱横向突出至所述第二漂移阱中，从而使得所述衬底具有限定第二减小表面场(RESURF)结构的第二交替堆叠的p型和n型区域。
18.根据权利要求11所述的集成电路，其中，所述外围阱和所述第一漂移阱在第一环形PN结处直接接触，其中，所述外围阱和所述第二漂移阱在第二环形PN结处直接接触，并且，所述第一环形PN结在所述第二环形PN结周围共形。
19.一种用于制造集成电路的方法，所述方法包括：
对衬底实施一系列掺杂工艺以形成：
第一漂移阱和第二漂移阱，具有第一掺杂类型，其中，所述第一漂移阱具有环形顶部布局，并且，所述第二漂移阱位于所述环形顶部布局中的凹口处；
外围阱，具有与所述第一掺杂类型相反的第二掺杂类型，其中，所述外围阱围绕并且分隔开所述第一漂移阱和所述第二漂移阱；和
第一体阱和第二体阱，具有所述第二掺杂类型并且分别位于所述第一漂移阱和所述第二漂移阱上面，其中，所述第一体阱和所述第二体阱与所述外围阱间隔开；以及
在所述衬底上方沉积导电层；以及
图案化所述导电层以分别在第一PN结和第二PN结上形成第一栅电极和第二栅电极，其中，所述第一PN结由所述第一漂移阱和所述第一体阱限定，并且，所述第二PN结由所述第二漂移阱和所述第二体阱限定。
20.根据权利要求19所述的方法，还包括：
形成位于所述第一漂移阱和所述第二漂移阱上面的环形隔离结构，其中，所述导电层沉积在所述环形隔离结构上方，并且其中，所述图案化在所述环形隔离结构上面形成螺旋结构。
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