KR20190049576A - 고전압 ｍｏｓ(ｈｖｍｏｓ) 디바이스 및 고전압 접합 마감(ｈｖｊｔ) 디바이스와 함께 집적된 부트스트랩 금속 산화물 반도체(ｍｏｓ) 디바이스 - Google Patents

고전압 ｍｏｓ(ｈｖｍｏｓ) 디바이스 및 고전압 접합 마감(ｈｖｊｔ) 디바이스와 함께 집적된 부트스트랩 금속 산화물 반도체(ｍｏｓ) 디바이스 Download PDF

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Abstract

본 출원의 다양한 실시예는, 부트스트랩 금속 산화물 반도체(MOS) 디바이스가 고전압 금속 산화물 반도체(HVMOS) 디바이스 및 고전압 접합 마감(HVJT) 디바이스와 함께 집적되어 있는 집적 회로(IC)에 관한 것이다. 일부 실시예에서, 드리프트 웰이 반도체 기판 내에 있다. 드리프트 웰은 제1 도핑 타입을 갖고 링 형상의 상부 레이아웃을 갖는다. 제1 스위칭 디바이스가 드리프트 웰 상에 있다. 제2 스위칭 디바이스가 반도체 기판 상에 드리프트 웰의 측벽에서의 오목부에 있다. 주변 웰이 반도체 기판 내에 있으며, 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는다. 주변 웰은 드리프트 웰, 제1 스위칭 디바이스, 및 제2 스위칭 디바이스를 둘러싸고, 제2 스위칭 디바이스를 드리프트 웰 및 제1 스위칭 디바이스로부터 더 분리한다.

Description

고전압 ＭＯＳ(ＨＶＭＯＳ) 디바이스 및 고전압 접합 마감(ＨＶＪＴ) 디바이스와 함께 집적된 부트스트랩 금속 산화물 반도체(ＭＯＳ) 디바이스{BOOTSTRAP METAL-OXIDE-SEMICONDUCTOR (MOS) DEVICE INTEGRATED WITH A HIGH VOLTAGE MOS (HVMOS) DEVICE AND A HIGH VOLTAGE JUNCTION TERMINATION (HVJT) DEVICE}
본 출원은 2017년 10월 31일 출원된 미국 가출원 번호 제62/579,480호의 우선권을 주장한다. 상기 인용된 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
초고전압(ultrahigh voltage) 금속 산화물 반도체(MOS; metal-oxide-semiconductor) 디바이스는 예를 들어 600 볼트 정도의 전압과 같은 수백 볼트의 전압에서 동작을 유지할 수 있는 반도체 디바이스이다. 무엇보다도, 초고전압 MOS 디바이스는 하이 사이드(high-side) 게이트 드라이버 회로에서 레벨 시프터에 사용된다. 이러한 레벨 시프터는 제1 전압 레벨의 입력 신호를 제2 전압 레벨의 출력 신호로 변환하여 제1 및 제2 전압 레벨에서 각각 동작하는 디바이스들 간의 비호환성을 해결한다.
본 출원의 다양한 실시예는, 부트스트랩 금속 산화물 반도체(MOS) 디바이스가 고전압 금속 산화물 반도체(HVMOS) 디바이스 및 고전압 접합 마감(HVJT) 디바이스와 함께 집적되어 있는 집적 회로(IC)에 관한 것이다. 일부 실시예에서, 드리프트 웰이 반도체 기판 내에 있다. 드리프트 웰은 제1 도핑 타입을 갖고 링 형상의 상부 레이아웃을 갖는다. 제1 스위칭 디바이스가 드리프트 웰 상에 있다. 제2 스위칭 디바이스가 반도체 기판 상에 드리프트 웰의 측벽에서의 오목부에 있다. 주변 웰이 반도체 기판 내에 있으며, 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는다. 주변 웰은 드리프트 웰, 제1 스위칭 디바이스, 및 제2 스위칭 디바이스를 둘러싸고, 제2 스위칭 디바이스를 드리프트 웰 및 제1 스위칭 디바이스로부터 더 분리한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a는 부트스트랩 금속 산화물 반도체(MOS) 디바이스가 고전압 MOS(HVMOS; high voltage MOS) 디바이스 및 고전압 접합 마감(HVJT; high voltage junction termination) 디바이스와 함께 집적되어 있는 집적 회로(IC; integrated circuit)의 일부 실시예의 상부 레이아웃을 예시한다.
도 1b는 부트스트랩 MOS 디바이스가 추가의 부트스트랩 게이트 전극을 갖는, 도 1a의 IC의 일부 다른 실시예의 상부 레이아웃을 예시한다.
도 2는 도 1a 및 도 1b의 부트스트랩 MOS 디바이스가 적용되는 부트스트랩 회로의 일부 실시예의 블록도를 예시한다.
도 3은 도 1a 및 도 1b의 부트스트랩 MOS 디바이스에 대한 전류 곡선의 일부 실시예의 그래프를 예시한다.
도 4a 및 도 4b는 도 1b의 IC의 일부 더 상세한 실시예의 다양한 단면도들을 예시한다.
도 5a 및 도 5b는 도 4a 및 도 4b의 IC의 일부 실시예의 다양한 상부 레이아웃을 예시한다.
도 6a 및 도 6b는 부트스트랩 MOS 디바이스가 추가의 부트스트랩 게이트 전극을 갖는, 도 4a 및 도 4b의 IC의 일부 다른 실시예의 다양한 단면도들을 예시한다.
도 7a 및 도 7b는 도 6a 및 도 6b의 IC의 일부 실시예의 다양한 상부 레이아웃을 예시한다.
도 8a 및 도 8b는 하이 사이드 영역의 기하형상이 달라지는 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃을 예시한다.
도 9a 내지 도 9d는 HVMOS 디바이스의 기하형상이 달라지는 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃을 예시한다.
도 10a 및 도 10b는 2개보다 많은 HVMOS 디바이스가 부트스트랩 MOS 디바이스 및 HVJT 디바이스와 함께 집적되어 있는, 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃을 예시한다.
도 11은 도 1a의 IC가 적용되는 게이트 드라이버 회로의 일부 실시예의 블록도를 예시한다.
도 12 내지 도 18은 부트스트랩 MOS 디바이스가 HVJT 디바이스 및 HVMOS 디바이스와 함께 집적되어 있는 IC를 형성하는 방법의 일부 실시예의 일련의 단면도들을 예시한다.
도 19는 도 12 내지 도 18의 방법의 일부 실시예의 흐름도를 예시한다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
집적 회로(IC)는 예를 들어 하이 사이드(high side) 영역 및 저전압 영역을 포함할 수 있다. 하이 사이드 영역은 높은 전압 레벨에서 동작하는 디 바이스를 포함하고, 저전압 영역은 비교적 낮은 전압 레벨에서 동작하는 디바이스를 포함한다. 고전압 접합 마감(HVJT; high voltage junction termination) 디바이스는, 하이 사이드 영역을 둘러싸며 경계를 정하는 링(ring) 형상의 상부 레이아웃을 갖는다. 또한, HVJT 디바이스는 하이 사이드 영역을 저전압 영역 및 고전압 금속 산화물 반도체(HVMOS; high voltage metal-oxide-semiconductor) 디바이스로부터 분리한다. HVMOS 디바이스는 저전압 레벨의 입력 신호를 고전압 레벨의 출력 신호로 변환하는 레벨 시프터를 부분적으로 또는 전체적으로 정의한다. 또한, HVMOS 디바이스는 디바이스에 출력 신호를 제공하도록 하이 사이드 영역 내의 디바이스에 전기적으로 커플링된다(coupled). 이러한 전기적 커플링은 예를 들어, 외부적으로 와이어 본딩에 의해, 또는 내부적으로 BEOL(back-end-of-line) 상호접속 구조물의 금속 와이어에 의해 수행될 수 있다.
HVMOS 디바이스를 하이 사이드 영역 내의 디바이스에 외부적으로 전기적 커플링하도록 와이어 본딩을 사용하는 것에 대한 난제는, 와이어 본딩이 높은 프로세스 비용 및 극한 환경(예컨대, 높은 압력 및/또는 높은 온도의 환경)에서 낮은 신뢰성을 갖는다는 것이다. HVMOS를 하이 사이드 영역 내의 디바이스에 내부적으로 전기적 커플링하도록 BEOL 상호접속 구조물의 금속 와이어를 사용하는 것에 대한 난제는, 금속 와이어가 HVJT 디바이스에서의 개구에 의존한다는 것이다. 이는 신뢰성 이슈(예컨대, 낮은 브레이크다운 전압)를 초래하며, HVMOS 디바이스의 수를 한정하고 복잡도를 증가시킨다.
게이트 드라이버 회로는 예를 들어 IC 다이, 부트스트랩 커패시터, 및 부트스트랩 다이오드를 포함할 수 있다. 부트스트랩 커패시터는 하이 사이드 영역에 대한 전원 공급장치로서의 역할을 하고, 하이 사이드 영역 내의 하이 사이드 게이트 드라이버를 ON 상태로 전환하는 것을 돕는다. 하이 사이드 게이트 드라이버가 ON 상태에 있는 동안, 부트스트랩 다이오드는 저전압 영역의 저전압 전원 공급장치를 부트스트랩 커패시터로부터 전기적으로 절연하도록 역방향 바이어싱된 상태에 있다. 하이 사이드 게이트 드라이버가 OFF 상태에 있는 동안, 부트스트랩 다이오드는, 저전압 전원 공급장치를 부트스트랩 커패시터에 전기적 커플링하고 저전압 전원 공급장치로부터 부트스트랩 커패시터를 충전하도록 순방향 바이어싱된 상태에 있다.
게이트 드라이버 회로에 대한 난제는, 부트스트랩 다이오드가 IC 다이와 분리되어 있다는 것이다. 예를 들어, 부트스트랩 다이오드 및 IC 다이는 인쇄 회로 기판(PCB; printed circuit board)에 실장될 수 있고, PCB를 통해 전기적 커플링될 수 있다. 그러나, 이는 PCB 상의 공간을 차지하며 웨이퍼 레벨 집적의 설계 유연성이 부족하다. 또다른 예로서, 부트스트랩 다이오드 및 IC 다이가 함께 패키징되고 와이어 본딩에 의해 공통 패키지 내에서 전기적 커플링될 수 있다. 그러나, 이 또한 웨이퍼 레벨 집적의 설계 유연성이 부족하다. 게이트 드라이버 회로에 대한 또다른 난제는, 부트스트랩 다이오드가 “다이오드”이고 차단 상태와 비차단(non-blocking) 상태 간의 스위칭 시간을 갖는다는 것이다. 이는 이어서, 부트스트랩 커패시터가 충전될 수 있는 속도 및 하이 사이드 게이트 드라이버가 ON 상태와 OFF 상태 간에 변경될 수 있는 속도를 한정한다.
전술한 바에 비추어, 본 출원의 다양한 실시예는 부트스트랩 MOS 디바이스가 HVMOS 디바이스 및 HVJT 디바이스와 함께 집적되어 있는 IC에 관한 것이다. 일부 실시예에서, 드리프트 웰(drift well)이 반도체 기판 내에 있다. 드리프트 웰은 제1 도핑 타입을 갖고 하이 사이드 영역을 둘러싸는 링 형상의 상부 레이아웃을 갖는다. 제1 스위칭 디바이스가 드리프트 웰 상에 있다. 제2 스위칭 디바이스가 반도체 기판 상에, 드리프트 웰의 측벽에서의 오목부(indent)에 있다. 주변 웰(peripheral well)이 반도체 기판 내에 있으며 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는다. 주변 웰은 드리프트 웰, 제1 스위칭 디바이스, 및 제2 스위칭 디바이스를 둘러싸고, 제2 스위칭 디바이스를 제1 스위칭 디바이스 및 드리프트 웰로부터 더 분리한다.
제1 및 제2 스위칭 디바이스는 예를 들어 부트스트랩 MOS 디바이스 및 MVMOS 디바이스에 대응할 수 있다. 또한, HVJT 디바이스는, 예를 들어 드리프트 웰과 주변 웰이 접촉하는 PN 접합에 의해 정의될 수 있는 다이오드이거나 이를 포함한다. 3개의 디바이스가 게이트 드라이버 회로(이의 비한정적인 예가 상기에 기재됨)에 사용될 때, 부트스트랩 MOS 디바이스는 예를 들어 부트스트랩 커패시터를 충전하도록 부트스트랩 다이오드 대신에 사용될 수 있다. 부트스트랩 다이오드에 비교하여, 부트스트랩 MOS 디바이스는 차단 상태와 비차단 상태 간에 전환하는 것이 빠르며, 그에 의해 부트스트랩 MOS 디바이스는 부트스트랩 커패시터의 빠른 충전을 가능하게 한다.
부트스트랩 MOS 디바이스를 HVJT 디바이스 및 HVMOS 디바이스와 함께 집적함으로써, IC 칩 영역은 적고 신뢰성은 높다. 예를 들어, 집적 때문에, 3개의 디바이스는 개별 IC 칩 영역 대신에 공통 IC 칩 영역을 공유한다. 이는 전체 IC 칩 영역의 감소로 이어진다(예컨대, 약 25-60% 감소). 또다른 예로서, 집적 때문에, 3개의 디바이스는 와이어 본딩 없이 그리고 HVJT 디바이스에서의 개구 없이 전기적 커플링될 수 있다. 이는 신뢰성 향상으로 이어진다. 또한, 이하에서 알 수 있듯이, 집적 방식은 설계 유연성을 제공하고, 추가의 포토마스크 또는 포토레티클에 의존하지 않는다. 예를 들어, 집적 방식은 복잡한 재설계 없이 그리고 HVJT, 부트스트랩 MOS, 및 HVMOS 디바이스에 의한 IC 칩 영역의 증가 없이, HVMOS 디바이스의 수가 증가되게 그리고/또는 하이 사이드 영역의 크기가 증가되게 할 수 있다. 또한, 집적 방식은 복잡한 재설계 없이 HVMOS 디바이스, 부트스트랩 MOS 디바이스, 및 HVJT 디바이스의 전압 취급 능력 및/또는 전류 취급 능력이 변경될 수 있게 한다.
도 1a를 참조하면, 부트스트랩 MOS 디바이스(102)가 HVJT 디바이스(104) 및 HVMOS 디바이스(106)와 함께 집적되어 있는 IC의 일부 실시예의 상부 레이아웃(100A)이 제공된다. 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)는 HVMOS 디바이스(106)와 중첩되며 접한다. 또한, 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104) 및 HVMOS 디바이스(106)는 집합적으로, 하이 사이드 영역(108)을 둘러싸도록 IC의 하이 사이드 영역(108)의 경계를 따라 폐쇄 경로로 측방향으로(laterally) 연장하는 링 형상의 구조를 정의한다. 일부 실시예에서, 링 형상의 구조는 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 원형 링 형상, 또는 일부 다른 폐쇄 경로 형상이다. 또한, 링 형상의 구조는 IC의 저전압 영역(110)에 의해 둘러싸인다.
하이 사이드 영역(108)은 고전압 레벨에서 동작하는 반도체 디바이스(도시되지 않음)를 수용하고, 저전압 영역(110)은 저전압 레벨에서 동작하는 반도체 디바이스(도시되지 않음)를 수용한다. 고전압 레벨은 저전압 레벨에 비해 높고, 예를 들어 약 100-1200 볼트 사이의 전압, 약 100-750 볼트 사이의 전압, 약 750-1200 볼트 사이의 전압, 약 550-650 볼트 사이의 전압, 또는 약 100 볼트를 넘는 전압일 수 있거나 이를 포함할 수 있다. 저전압 레벨은 예를 들어 약 1-20 볼트 사이의 전압, 약 1-10 볼트 사이의 전압, 약 10-20 볼트 사이의 전압, 또는 약 20 볼트보다 적은 전압일 수 있거나 이를 포함할 수 있다.
부트스트랩 MOS 디바이스(102)는 고전압 레벨에서 유지되는 동작이 가능한 트랜지스터 또는 일부 다른 스위칭 디바이스이다. 예를 들어, 부트스트랩 MOS 디바이스(102)는 측방향 확산된 금속 산화물 반도체(LDMOS; laterally diffused metal-oxide-semiconductor) 디바이스 또는 일부 다른 금속 산화물 반도체(MOS) 디바이스일 수 있고, 그리고/또는 소스-드레인 전압이 고전압 레벨에 있는 동안 동작을 유지할 수 있다. 부트스트랩 MOS 디바이스(102)는 다이오드보다 더 빠르게 차단 상태와 비차단 상태 간에 변경할 수 있기에, 부트스트랩 MOS 디바이스(102)는 게이트 드라이버 회로에서 부트스트랩 커패시터(도시되지 않음)의 고속 충전을 용이하게 한다. 또한, 이하에서 알 수 있듯이, 부트스트랩 MOS 디바이스(102)는 더 많은 전류를 반송하도록 추가의 선택적 전도성 채널로 향상될 수 있으며, 그에 의해 부트스트랩 커패시터를 더 빠르게 충전할 수 있다.
부트스트랩 MOS 디바이스(102)는 공유(shared) 드리프트 웰(112) 및 부트스트랩 바디 웰(114) 상에 있다. 이하에서 알 수 있듯이, 공유 드리프트 웰(112)은 부트스트랩 MOS 디바이스(102)와 HVJT 디바이스(104) 간에 공유된다. 부트스트랩 MOS 디바이스(102)는 제1 부트스트랩 소스/드레인 영역(116), 제2 부트스트랩 소스/드레인 영역(118), 부트스트랩 바디 컨택 영역(120), 및 부트스트랩 게이트 전극(122)을 포함한다. 공유 드리프트 웰(112)은 제1 도핑 타입을 갖는 반도체 영역이고 부트스트랩 바디 웰(114)을 둘러싼다. 부트스트랩 바디 웰(114)은 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 반도체 영역이고, 단면에서 볼 때 제1 부트스트랩 소스/드레인 영역(116) 및 부트스트랩 바디 컨택 영역(120) 아래에 있다(도 1a 내에서는 보이지 않음). 제1 도핑 타입은 예를 들어 n 타입일 수 있고, 제2 도핑 타입은 예를 들어 p 타입일 수 있으며, 또는 그 반대일 수 있다.
제1 및 제2 부트스트랩 소스/드레인 영역(116, 118)은 공유 드리프트 웰(112) 및 부트스트랩 바디 웰(114)에 의해 이격되며, 그리하여 제1 및 제2 부트스트랩 소스/드레인 영역(116, 118)은 각각 저전압 영역(110) 및 하이 사이드 영역(108)과 접한다. 제1 및 제2 부트스트랩 소스/드레인 영역(116, 118)은, 공유 드리프트 웰(112)과 동일한 도핑 타입(즉, 제1 도핑 타입)이지만 공유 드리프트 웰(112)보다 더 높은 도핑 농도를 갖는 반도체 영역이다. 부트스트랩 바디 컨택 영역(120)은, 부트스트랩 바디 웰(114)과 동일한 도핑 타입(즉, 제2 도핑 타입)이지만 부트스트랩 바디 웰(114)보다 더 높은 도핑 농도를 갖는 반도체 영역이다. 부트스트랩 게이트 전극(122)(점선으로 도시됨)은 단면에서 볼 때 부트스트랩 바디 웰(114) 위에 있으며(도 1a 내에서는 보이지 않음), 그리하여 부트스트랩 게이트 전극(122)은 제1 부트스트랩 소스/드레인 영역(116)과 접하고 대부분 제1 및 제2 부트스트랩 소스/드레인 영역(116, 118) 사이에 있다. 부트스트랩 게이트 전극(122)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
HVJT 디바이스(104)는 고전압 레벨에서 유지되는 동작이 가능한 다이오드이거나 이를 포함하고, 하이 사이드 영역(108)과 저전압 영역(110) 사이에 전기적 절연을 제공하기 위해 역방향 바이어싱된 상태에서 동작하도록 구성된다. 또한, HVJT 디바이스(104)는, 다이오드의 PN 접합이 공유 드리프트 웰(112)에 의해 부분적으로 정의되는 부트스트랩 MOS 디바이스(102)와 중첩하고, HVJT 디바이스(104) 및 부트스트랩 MOS 디바이스(102)는 공유 드리프트 웰(112)을 공유한다.
HVMOS 디바이스(106)는 고전압 레벨에서 유지되는 동작이 가능한 트랜지스터 또는 일부 다른 스위칭 디바이스이다. 예를 들어, HVMOS 디바이스(106)는 LDMOS 디바이스 또는 일부 다른 MOS 디바이스일 수 있고, 그리고/또는 소스-드레인 전압이 고전압 레벨에 있는 동안 동작을 유지할 수 있다. 일부 실시예에서, HVMOS 디바이스(106)는 저전압 레벨의 입력 신호를 고전압 레벨의 출력 신호로 변환하는 레벨 시프터를 부분적으로 또는 전체적으로 정의한다. HVMOS 디바이스(106)는 제1 HVMOS 디바이스(106A) 및 제2 HVMOS 디바이스(106B)를 포함한다.
HVMOS 디바이스(106)의 각각은 HVMOS 드리프트 웰(124) 및 HVMOS 바디 웰(126) 상에 있다. 또한, HVMOS 디바이스(106)의 각각은 제1 HVMOS 소스/드레인 영역(128), 제2 HVMOS 소스/드레인 영역(130), HVMOS 바디 컨택 영역(132) 및 HVMOS 게이트 전극(134)을 포함한다. HVMOS 드리프트 웰(124)은 제1 도핑 타입을 갖는 반도체 영역이고 HVMOS 바디 웰(126)을 둘러싼다. HVMOS 바디 웰(126)은 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 반도체 영역이다. 또한, HVMOS 바디 웰(126)은 단면에서 볼 때 제1 HVMOS 소스/드레인 영역(128) 및 HVMOS 바디 컨택 영역(132) 아래에 있다(도 1a 내에서는 보이지 않음).
제1 및 제2 HVMOS 소스/드레인 영역(128, 130)은 HVMOS 드리프트 웰(124) 및 HVMOS 바디 웰(126)에 의해 이격되며, 그리하여 제1 및 제2 HVMOS 소스/드레인 영역(128)은 저전압 영역(110)과 접하고 제2 HVMOS 소스/드레인 영역(130)은 하이 사이드 영역(108)과 접한다. 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)은, 제1 도핑 타입을 갖지만 HVMOS 드리프트 웰(124)보다 더 높은 도핑 농도를 갖는 반도체 영역이다. HVMOS 바디 컨택 영역(132)은, 제2 도핑 타입을 갖지만 HVMOS 바디 웰(126)보다 더 높은 도핑 농도를 갖는 반도체 영역이다. HVMOS 게이트 전극(134)은 단면에서 볼 때 HVMOS 바디 웰(126) 위에 있으며(도 1a 내에서는 보이지 않음), 그리하여 HVMOS 게이트 전극(134)은 제1 HVMOS 소스/드레인 영역(128)과 접하고 대부분 제1 및 제2 HVMOS 소스/드레인 영역(128, 130) 사이에 있다. HVMOS 게이트 전극(134)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
HVMOS 디바이스(106)는, HVMOS 디바이스(106)를 하이 사이드 영역(108), HVJT 디바이스(104) 및 부트스트랩 MOS 디바이스(102)로부터 물리적으로 그리고 전기적으로 분리하는 격리(isolation) 링(136)에 의해 개별적으로 둘러싸인다. 예를 들어, 격리 링(136)은 공유 드리프트 웰(112) 및/또는 HVMOS 드리프트 웰(124)을 갖는 다이오드를 정의할 수 있고, 다이오드는 전기적 분리를 제공하도록 차단 상태에서 동작할 수 있다. 격리 링(136)이 원형 링 형상일 수 있지만, 격리 링(136)은 원형 링 형상에 한정되지 않는다. 격리 링(136)은 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다. 일부 실시예에서, 격리 링(136)은 공유 및 HVMOS 드리프트 웰(112, 124)과 반대 도핑 타입을 갖는 반도체 영역이다. 격리 링(136)은 IC 칩 영역의 증가 없이 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106)의 효율적인 집적을 용이하게 한다.
집적은, 적은 IC 칩 영역 및 높은 신뢰성을 이끌어낸다. 예를 들어, 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)가 집적되기 때문에, 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)는 개별 IC 칩 영역 대신에 공통 IC 칩 영역을 공유한다. 이는 전체 IC 칩 영역의 감소로 이어진다. 또다른 예로서, 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)가 집적되기 때문에, 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)는 와이어 본딩 없이 그리고 HVJT 디바이스(104)에서의 개구 없이 전기적 커플링될 수 있다. 이는 신뢰성 향상으로 이어진다.
이하에서 알 수 있듯이, 집적 방식은, 복잡한 재설계 없이 그리고 부트스트랩, HVJT 및 HVMOS 디바이스(102, 104, 106)가 더 많은 IC 칩 영역을 사용하는 일 없이, HVMOS 디바이스의 수가 증가될 수 있게 해주고 그리고/또는 하이 사이드 영역(108)의 크기가 증가될 수 있게 해준다. 또한, 집적 방식은 복잡한 재설계 없이 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)의 전압 취급 능력 및/또는 전류 취급 능력이 변경될 수 있게 해준다. 예를 들어, 집적 방식은 복잡한 재설계 없이 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)에 의해 정의된 링 형상의 구조의 두께가 증가될 수 있게 한다. 이는 이어서, 부트스트랩, HVJT, 및 HVMOS 디바이스(102, 104, 106)가 더 높은 전압에서 동작을 유지할 수 있게 한다. 또다른 예로서, 집적 방식은 격리 링(136)을 넓히는 복잡한 재설계 없이 HVMOS 디바이스(106)의 폭이 증가될 수 있게 한다. 이는 이어서, HVMOS 디바이스(106)가 더 높은 소스-드레인 전류에서의 동작을 유지할 수 있게 한다.
도 1a에서 IC는 2개의 HVMOS 디바이스(즉, 제1 HVMOS 디바이스(106A) 및 제2 HVMOS 디바이스(106B))를 갖는 것으로서 예시되어 있지만, 다른 실시예에서 제1 또는 제2 HVMOS 디바이스(106A, 106B)가 생략될 수 있다. 또한, 이하에서 알 수 있듯이, 다른 실시예에서 IC는 하나 이상의 추가의 HVMOS 디바이스를 가질 수 있다. 이러한 실시예에서, 하나 이상의 추가의 HVMOS 디바이스는 각각 상기 기재된 바와 같으며, 각각 하이 사이드 영역(108)의 경계를 따라 위치된다. 또한, 부트스트랩 MOS 디바이스(102) 및 HVMOS 디바이스(106)가 “금속 산화물 반도체(MOS)” 디바이스로서 기재되어 있지만, 부트스트랩 MOS 디바이스(102) 및 HVMOS 디바이스(104)는 “금속” 및 "산화물”에 한정되지 않음을 이해하여야 할 것이다. 다른 전도성 재료(예컨대, 도핑된 폴리실리콘)가 금속을 대신하여 사용될 수 있고, 다른 유전체 재료가 산화물을 대신하여 사용될 수 있다.
도 1b를 참조하면, 도 1a의 IC의 일부 다른 실시예의 상부 레이아웃(100B)이 제공되어 있으며, 부트스트랩 MOS 디바이스(102)는 (도 1a의 특징에 추가적으로) 제3 부트스트랩 소스/드레인 영역(138) 및 제2 부트스트랩 게이트 전극(140)을 더 포함한다.
제3 부트스트랩 소스/드레인 영역(138)은 부트스트랩 바디 컨택 영역(120)과 접하며, 그리하여 부트스트랩 바디 컨택 영역(120)은 제3 부트스트랩 소스/드레인 영역(138)과 제1 부트스트랩 소스/드레인 영역(116) 사이에 개재된다. 제3 부트스트랩 소스/드레인 영역(138)은, 공유 드리프트 웰(112)과 동일한 도핑 타입을 갖지만 공유 드리프트 웰(112)보다 더 높은 도핑 농도를 갖는 반도체 영역이다. 제2 부트스트랩 게이트 전극(140)(점선으로 도시됨)은 제3 부트스트랩 소스/드레인 영역(138)과 접하며, 그리하여 제3 부트스트랩 소스/드레인 영역(138)은 제2 부트스트랩 게이트 전극(140)과 부트스트랩 바디 컨택 영역(120) 사이에 개재된다. 또한, 제2 부트스트랩 게이트 전극(140)은 단면에서 볼 때 부트스트랩 바디 웰(114) 위에 있다(도 1b 내에서는 보이지 않음). 제2 부트스트랩 게이트 전극(140)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
부트스트랩 MOS 디바이스(102)의 사용 동안, 부트스트랩 바디 웰(114)에서의 선택적 전도성 채널(도시되지 않음)이, 제2 부트스트랩 게이트 전극(140)에 인가된 바이어스 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 선택적 전도성 채널이 비전도성일 때, 제3 부트스트랩 소스/드레인 영역(138)은 부트스트랩 바디 웰(114)에 의해 제2 부트스트랩 소스/드레인 영역(118)으로부터 전기적으로 분리된다. 선택적 전도성 채널이 전도성일 때, 제3 부트스트랩 소스/드레인 영역(138)은 부트스트랩 드리프트 웰(112)을 통해 제2 부트스트랩 소스/드레인 영역(118)에 전기적 커플링된다.
도 2를 참조하면, 도 1a 또는 도 1b의 부트스트랩 MOS 디바이스(102)가 적용되는 부트스트랩 회로의 일부 실시예의 블록도(200)가 제공된다. 이하에서 알 수 있듯이(예컨대, 도 11 참조), 부트스트랩 회로는 예를 들어 하이 사이드 게이트 드라이버 회로의 일부일 수 있다. 그러나, 부트스트랩 MOS 디바이스(102)의 역할을 더 간단하게 설명하도록 하이 사이드 게이트 드라이버 회로의 나머지는 당분간 생략된다.
부트스트랩 MOS 디바이스(102)는 컨트롤러(202)에 의해 제어되며, 부트스트랩 커패시터(204)와 직렬로 저전압 공급 노드(206)(예컨대, LV_Vdd)로부터 하이 사이드 공급 노드(208)(예컨대, HS_Vdd)로 접속되어 있다. 부트스트랩 MOS 디바이스(102)는 예를 들어 저항(102r)과 직렬인 트랜지스터(102t)로서 모델링될 수 있으며, 여기에서 저항(102r)은 트랜지스터(102t)의 ON 저항을 나타낸다. 컨트롤러(202)는 예를 들어 마이크로컨트롤러, ASIC(application-specific integrated circuit), 또는 일부 다른 제어 회로 또는 디바이스일 수 있거나 이를 포함할 수 있다. 부트스트랩 커패시터(204)는 도 1a 또는 도 1b의 하이 사이드 영역(108) 내의 반도체 디바이스(도시되지 않음)에 전원 제공하도록 에너지를 저장한다.
저전압 공급 노드(206) 및 하이 사이드 공급 노드(208)는 직류(DC) 전압을 반송한다. 저전압 공급 노드(206)는, 예를 들어 약 1-20 볼트, 약 1-10 볼트 또는 약 10-20 볼트일 수 있는 고정 전압에 있다. 하이 사이드 공급 노드(208)는 플로팅하는 저전압 공급 노드(206)의 전압보다 낮은 저전압과 저전압 공급 노드(206)의 전압보다 더 큰 고전압 사이에 변한다. 저전압은, 예를 들어 약 0볼트 또는 접지, 1-9 볼트, 10-19 볼트, 또는 저전압 공급 노드(206)의 전압보다 낮은 일부 다른 전압에 있을 수 있다. 고전압은, 예를 들어 약 300-1200 볼트, 약 300-750 볼트, 750-1200 볼트, 또는 저전압 공급 노드(206)의 전압보다 큰 일부 다른 전압일 수 있다. 부트스트랩 커패시터(204)에 걸친 전압은 부트스트랩 커패시터(204)에 의해 얼마나 많은 에너지가 저장되는지에 따라 약 0 볼트 내지 약 저전압 공급 노드(206)의 전압 범위이다.
부트스트랩 회로의 사용 동안, 컨트롤러(202)는 부트스트랩 커패시터(204)를 충전하도록 부트스트랩 MOS 디바이스(102)를 차단 상태와 비차단 상태 간에 전환한다. 부트스트랩 커패시터(204)를 충전하는 동안, 부트스트랩 MOS 디바이스(102)는 비차단 상태에 있고, 하이 사이드 공급 노드(208)는 저전압(예컨대, 접지)에 있다. 부트스트랩 커패시터(204)가 충전되면, 부트스트랩 MOS 디바이스(102)는 차단 상태에 있고, 하이 사이드 공급 노드(208)는 플로팅 또는 고전압(예컨대, 약 600 볼트)에 있다. 일부 실시예에서, 컨트롤러(202)는 부트스트랩 커패시터(204)에 걸친 전압을 변경하도록 부트스트랩 MOS 디바이스(102)의 게이트-소스 전압을 제어할 수 있다. 예를 들어, 게이트-소스 전압을 증가시키는 것은 부트스트랩 MOS 디바이스(102)(저항(102r)으로 나타냄)의 ON 저항을 감소시키며, 이는 부트스트랩 커패시터(204)에 걸친 전압을 증가시킨다.
부트스트랩 MOS 디바이스(102)의 소스 영역이 저전압 공급 노드(206)에 전기적 커플링되는 실시예에서, 부트스트랩 MOS 디바이스(102)는 저전압 공급 노드(206)에서의 전압을 넘는 소스 플로팅 능력(SFC; source floating capability)을 갖는다. 예를 들어, 저전압 공급 노드(206)에서의 전압이 약 20 볼트인 경우에, SFC는 약 21-35 볼트, 약 35-50 볼트, 약 50-100 볼트, 약 20 볼트보다 더 크거나, 약 35 볼트보다 더 클 수 있다. SFC는 부트스트랩 MOS 디바이스(102)의 로우 사이드(low-side) 브레이크다운 전압이다(즉, 부트스트랩 MOS 디바이스(102)의 소스 영역에서의 최대 전압). 하이 사이드 공급 노드(208)가 저전압 공급 노드(206)보다 낮은 전압에 있는 동안 부트스트랩 MOS 디바이스(102)가 부트스트랩 커패시터(204)를 충전하는 데에 사용되므로, 부트스트랩 MOS 디바이스(102)는 SFC가 저전압 공급 노드(206)에서의 전압을 넘지 않았다면 부트스트랩 커패시터(204)를 충전하기에 부적합할 것이다.
다이오드는 부트스트랩 MOS 디바이스(102)를 대신하여 사용될 수 있다. 예를 들어, 다이오드의 캐소드가 부트스트랩 커패시터(204)에 전기적 커플링될 수 있고, 다이오드의 애노드가 저전압 공급 노드(206)에 전기적 커플링될 수 있다. 그러나, 다이오드는 부트스트랩 MOS 디바이스(102)와 비교하여 차단 상태와 비차단 상태 간에 전환하는 것이 느리며, 이는 부트스트랩 커패시터(204)가 충전될 수 있는 속도를 한정한다. 따라서, 부트스트랩 MOS 디바이스(102)는 더 빠른 충전을 유도한다.
도 3을 참조하면, 그래프(300)는 도 2의 부트스트랩 커패시터(204)를 충전하는 동안 도 2의 부트스트랩 MOS 디바이스(102)에 대한 전류 곡선(302)의 일부 실시예를 예시한다. 전류 곡선(302)의 각각은 상이한 게이트-소스(예컨대, Vgs)에 대응하며, 드레인 전압의 함수로서 부트스트랩 MOS 디바이스(102)의 소스-드레인 전류를 기재한다. 부트스트랩 MOS 디바이스(102)가 부트스트랩 커패시터(204)와 직렬로 전기적 커플링되므로, 부트스트랩 MOS 디바이스(102)의 소스-드레인 전류는 부트스트랩 커패시터(204)의 충전 전류와 동일하다.
도 3에 의해 예시된 바와 같이, 게이트-소스 전압을 증가시키는 것은 부트스트랩 MOS 디바이스(102)의 드레인 전압을 증가시킨다. 부트스트랩 MOS 디바이스(102)의 드레인이 부트스트랩 커패시터(204)에 전기적 커플링되므로(도 2 참조), 드레인 전압은 부트스트랩 커패시터(204)의 충전 전압과 동일하거나 또는 대략 동일하다.
도 4a를 참조하면, 도 1b의 IC의 일부 더 상세한 실시예의 단면도(400A)가 제공된다. 단면도(400A)는 예를 들어 도 1b에서의 라인 A-A’을 따라 취해질 수 있다. 예시된 바와 같이, 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104) 및 제1 HVMOS 디바이스(106A)는 반도체 기판(402) 상에 있다. 반도체 기판(402)은 예를 들어 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판, 또는 일부 다른 반도체 기판일 수 있다.
주변 웰(404)이 반도체 기판(402)에 있으며 반도체 기판(402)의 벌크 반도체 영역(402B) 위에 있다. 주변 웰(404)은 한 쌍의 세그먼트를 포함하며, 그 사이에 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104) 및 제1 HVMOS 디바이스(106A)가 개재된다. 또한, 주변 웰(404)은, 제1 HVMOS 디바이스(106A)를 하이 사이드 영역(108), HVJT 디바이스(104), 및 부트스트랩 MOS 디바이스(102)로부터 분리하는 격리 링(136)을 포함한다. 위에서 아래로 볼 때, 격리 링(136)은 제1 HVMOS 디바이스(106A)를 완전히 에워싸도록(enclose) 제1 HVMOS 디바이스(106A)의 경계를 따라 측방향으로 연장한다. 이는 도 4a의 단면도(400A) 내에서는 보이지 않는다는 것을 유의하자. 일부 실시예에서, 주변 웰(404)은 주변 웰(404)의 나머지에 비해 격리 링(136)에서 상승된 도핑 농도를 갖는다. 또한, 일부 실시예에서, 주변 웰(404)은, 벌크 반도체 영역(402B)과 동일한 도핑 타입이지만 상이한 도핑 농도를 갖는다.
격리 구조물(406) 및 주변 컨택 영역(408)은 주변 웰(404) 위에 있다. 설명을 쉽게 하기 위해, 격리 구조물(406)의 일부 세그먼트만 406으로 표기되어 있다. 격리 구조물(406)은 유전체 재료(예컨대, 실리콘 산화물)를 포함하고, 예를 들어 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조물, 필드 산화물(FOX; field oxide) 구조물, LOCOS(local oxidation of silicon) 구조물, 또는 일부 다른 격리 구조물일 수 있거나 이를 포함할 수 있다. 주변 컨택 영역(408)은 반도체 기판(402)에 있고, 일부 실시예에서 제1 HVMOS 디바이스(106A)에 인접하다. 또한, 주변 컨택 영역(408)은, 주변 웰(404)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 주변 컨택 영역(408)은 접지 및/또는 저전압 전원 공급장치의 캐소드에 전기적 커플링된다.
공유 드리프트 웰(112) 및 부트스트랩 바디 웰(114)은 반도체 기판(402)에 있으며 벌크 반도체 영역(402B) 위에 있다. 또한, 부트스트랩 MOS 디바이스(102)는 공유 드리프트 웰(112) 및 부트스트랩 바디 웰(114) 상에 있다. 부트스트랩 MOS 디바이스(102)는 LDMOS 트랜지스터 또는 일부 다른 MOS 디바이스이다. 공유 드리프트 웰(112)은 부트스트랩 바디 웰(114) 아래에 있으며 이를 측방향으로 둘러싸고, 그리하여 공유 드리프트 웰(112)은 부트스트랩 바디 웰(114)을 벌크 반도체 영역(402B) 및 주변 웰(404)로부터 이격시킨다(예컨대, 완전히 이격시킨다). 또한, 공유 드리프트 웰(112)은 주변 웰(404) 및 부트스트랩 바디 웰(114)과 반대인 도핑 타입을 갖는다. 부트스트랩 바디 웰(114)은 주변 웰(404) 및 일부 실시예에서 벌크 반도체 영역(402B)과 동일한 도핑 타입을 갖는다. 일부 실시예에서, 격리 구조물(406)은 공유 드리프트 웰(112)이 주변 웰(404)과 접촉하는 경계를 덮는다.
제2 부트스트랩 소스/드레인 영역(118)은, 제1 부트스트랩 소스/드레인 영역(116)보다 하이 사이드 영역(108)에 더 가까운 공유 드리프트 웰(112) 위에 있다. 제1 부트스트랩 소스/드레인 영역(116) 및 부트스트랩 바디 컨택 영역(120)은 부트스트랩 바디 웰(114) 위에 있으며, 그리하여 제1 부트스트랩 소스/드레인 영역(116)은 부트스트랩 바디 컨택 영역(120)과 제2 부트스트랩 소스/드레인 영역(118) 사이에 있다. 일부 실시예에서, 제1 부트스트랩 소스/드레인 영역(116) 및 부트스트랩 바디 컨택 영역(120)은 격리 구조물(406)에 의해 측방향으로 분리된다. 제1 및 제2 부트스트랩 소스/드레인 영역(116, 118)은 공유 드리프트 웰(112), 부트스트랩 바디 웰(114) 및 격리 구조물(406)에 의해 측방향으로 분리된다. 제1 부트스트랩 소스/드레인 영역(116), 제2 부트스트랩 소스/드레인 영역(118) 및 부트스트랩 바디 컨택 영역(120)은 반도체 기판(402)에 있다. 제1 및 제2 부트스트랩 소스/드레인 영역(116, 118)은, 공유 드리프트 웰(112)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 부트스트랩 바디 컨택 영역(120)은, 부트스트랩 바디 웰(114)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 제1 부트스트랩 소스/드레인 영역(116) 및 부트스트랩 바디 컨택 영역(120)은 함께 전기적 커플링된다. 또한, 일부 실시예에서, 부트스트랩 바디 컨택 영역(120)은 접지 및/또는 저전압 전원 공급장치의 캐소드에 전기적 커플링된다.
일부 실시예에서, 부트스트랩 드리프트 웰(410)은 부트스트랩 바디 웰(114) 위에 있으며, 또한 제1 부트스트랩 소스/드레인 영역(116)을 부트스트랩 바디 웰(114)로부터 이격시키도록(예컨대, 완전히 이격시킴) 제1 부트스트랩 소스/드레인 영역(116) 아래에 있다. 다른 실시예에서, 부트스트랩 드리프트 웰(410)은 생략된다. 부트스트랩 드리프트 웰(410)은 반도체 기판(402)에 있고, 제1 부트스트랩 소스/드레인 영역(116)과 동일한 도핑 타입이지만 더 적은 도핑 농도를 갖는다. 또한, 부트스트랩 드리프트 웰(410)은 부트스트랩 바디 웰(114)에 의해 공유 드리프트 웰(112)로부터 이격되어 있다(예컨대, 완전히 이격됨).
선택적 전도성 부트스트랩 채널(412)이 부트스트랩 바디 웰(114)에 있다. 선택적 전도성 부트스트랩 채널(412)은 반도체 기판(402)의 상부 표면을 따라 공유 드리프트 웰(112)로부터 제1 부트스트랩 소스/드레인 영역(116)을 향해 연장한다. 부트스트랩 드리프트 웰(410)이 존재하는 일부 실시예에서, 선택적 전도성 부트스트랩 채널(412)은 공유 드리프트 웰(112)로부터 부트스트랩 드리프트 웰(410)로 연장한다. 부트스트랩 드리프트 웰(410)이 생략되는 일부 실시예에서, 선택적 전도성 부트스트랩 채널(412)은 공유 드리프트 웰(112)로부터 제1 부트스트랩 소스/드레인 영역(116)으로 연장한다. 격리 구조물(406)은 선택적 전도성 부트스트랩 채널(412)과 제2 부트스트랩 소스/드레인 영역(118) 사이에 공유 드리프트 웰(112) 위에 있다. 또한, 격리 구조물(406)은 공유 드리프트 웰(112)에서 폭(W)을 갖는다. 폭(W)은 예를 들어 약 50-200 마이크로미터, 약 75-125 마이크로미터, 또는 약 100 마이크로미터일 수 있다.
부트스트랩 게이트 전극(122)은 선택적 전도성 부트스트랩 채널(412) 및 격리 구조물(406) 위에 있다. 또한, 부트스트랩 게이트 전극(122)은 격리 구조물(406)의 측벽을 따라 선택적 전도성 부트스트랩 채널(412) 위로부터 격리 구조물(406) 위로 연장한다. 선택적 전도성 부트스트랩 채널(412)은, 부트스트랩 게이트 전극(122)으로부터 제1 부트스트랩 소스/드레인 영역(116)에의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 또한, 부트스트랩 게이트 전극(122)은 부트스트랩 게이트 유전체 층(414)에 의해 선택적 전도성 부트스트랩 채널(412)로부터 전기적으로 절연된다. 부트스트랩 게이트 유전체 층(414)은 예를 들어 실리콘 산화물, 하프늄 산화물, 또는 일부 다른 유전체 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 부트스트랩 필드 플레이트(field plate)(416)는 제2 부트스트랩 소스/드레인 영역(118)과 접한다. 부트스트랩 필드 플레이트(416)는 격리 구조물(406)의 측벽을 따라 연장하며 격리 구조물(406) 위에 있다. 일부 실시예에서, 부트스트랩 필드 플레이트(416)는 제2 부트스트랩 소스/드레인 영역(118)에 전기적 커플링된다. 부트스트랩 필드 플레이트(416)는 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
제3 부트스트랩 소스/드레인 영역(138)은 부트스트랩 바디 웰(114) 위에 있으며, 그리하여 부트스트랩 바디 컨택 영역(120)은 제1 부트스트랩 소스/드레인 영역(116)과 제3 부트스트랩 소스/드레인 영역(138) 사이에 개재된다. 일부 실시예에서, 제3 부트스트랩 소스/드레인 영역(138) 및 부트스트랩 바디 컨택 영역(120)은 격리 구조물(406)에 의해 측방향으로 분리된다. 제3 부트스트랩 소스/드레인 영역(138)은 반도체 기판(402)에 있고, 공유 드리프트 웰(112)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 제3 부트스트랩 소스/드레인 영역(138) 및 제1 부트스트랩 소스/드레인 영역(116)은 함께 전기적 커플링된다. 일부 실시예에서, 제3 부트스트랩 소스/드레인 영역(138) 및 부트스트랩 바디 컨택 영역(120)은 함께 전기적 커플링된다.
일부 실시예에서, 제2 부트스트랩 드리프트 웰(420)은 부트스트랩 바디 웰(114) 위에 있으며, 또한 제3 부트스트랩 소스/드레인 영역(138)을 부트스트랩 바디 웰(114)로부터 이격시키도록(예컨대, 완전히 이격시킴) 제3 부트스트랩 소스/드레인 영역(138) 아래에 있다. 다른 실시예에서, 제2 부트스트랩 드리프트 웰(420)은 생략된다. 제2 부트스트랩 드리프트 웰(420)은, 제3 부트스트랩 소스/드레인 영역(138)과 동일한 도핑 타입이지만 더 적은 도핑 농도를 갖는다. 또한, 제2 부트스트랩 드리프트 웰(420)은 부트스트랩 바디 웰(114)에 의해 공유 드리프트 웰(112)로부터 이격되어 있다(예컨대, 완전히 이격됨).
제2 선택적 전도성 부트스트랩 채널(422)이 부트스트랩 바디 웰(114)에 있다. 제2 선택적 전도성 부트스트랩 채널(422)은 반도체 기판(402)의 상부 표면을 따라 공유 드리프트 웰(112)로부터 제3 부트스트랩 소스/드레인 영역(138)을 향해 연장한다. 제2 부트스트랩 드리프트 웰(420)이 존재하는 일부 실시예에서, 제2 선택적 전도성 부트스트랩 채널(422)은 공유 드리프트 웰(112)로부터 제2 부트스트랩 드리프트 웰(420)로 연장한다. 제2 부트스트랩 드리프트 웰(420)이 생략되는 일부 실시예에서, 제2 선택적 전도성 부트스트랩 채널(422)은 공유 드리프트 웰(112)로부터 제3 부트스트랩 소스/드레인 영역(138)으로 연장한다.
제2 부트스트랩 게이트 전극(140)은 제2 선택적 전도성 부트스트랩 채널(422) 및 격리 구조물(406) 위에 있다. 또한, 제2 부트스트랩 게이트 전극(140)은 격리 구조물(406)의 측벽을 따라 제2 선택적 전도성 부트스트랩 채널(422) 위로부터 격리 구조물(406) 위로 연장한다. 제2 선택적 전도성 부트스트랩 채널(422)은, 제2 부트스트랩 게이트 전극(140)으로부터 제3 부트스트랩 소스/드레인 영역(138)에의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 또한, 제2 부트스트랩 게이트 전극(140)은 제2 부트스트랩 게이트 유전체 층(426)에 의해 제2 선택적 전도성 부트스트랩 채널(422)로부터 전기적으로 절연된다. 제2 부트스트랩 게이트 유전체 층(426)은 예를 들어 실리콘 산화물, 하프늄 산화물, 또는 일부 다른 유전체 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 제2 부트스트랩 게이트 전극(140)은 부트스트랩 게이트 전극(122)에 전기적 커플링된다. 제2 부트스트랩 게이트 전극(140)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
부트스트랩 MOS 디바이스(102)의 동작 동안, 부트스트랩 MOS 디바이스(102)는 차단 상태와 비차단 상태 간에 선택적으로 전환될 수 있다. 예를 들어, 부트스트랩 MOS 디바이스(102)는, 하이 사이드 영역(108)에서의 하이 사이드 게이트 드라이버(도시되지 않음)가 OFF 상태에 있는 동안 부트스트랩 커패시터(도시되지 않음)를 충전하도록 비차단 상태로 전환될 수 있다. 또다른 예로서, 부트스트랩 MOS 디바이스(102)는, 하이 사이드 게이트 드라이버가 ON 상태에 있는 동안 차단 상태로 전환될 수 있다. 부트스트랩 MOS 디바이스(102)는 부트스트랩 게이트 전극(122) 및 제2 부트스트랩 게이트 전극(140)을 바이어싱함으로써 비차단 상태로 전환되며, 그리하여 선택적 전도성 부트스트랩 채널(412) 및 제2 선택적 전도성 부트스트랩 채널(422)은 전도한다. 이러한 경우에, 부트스트랩 MOS 디바이스(102)는 제1 및 제3 소스/드레인 영역(116, 138)으로부터 제2 소스/드레인 영역(118)으로 전도성이다. 또한, 부트스트랩 MOS 디바이스(102)는 부트스트랩 게이트 전극(122) 및 제2 부트스트랩 게이트 전극(140)을 바이어싱함으로써 비차단 상태로 전환되며, 그리하여 선택적 전도성 부트스트랩 채널(412) 및 제2 선택적 전도성 부트스트랩 채널(422)은 전도하지 않는다. 이러한 경우에, 부트스트랩 MOS 디바이스(102)는 제1 및 제3 소스/드레인 영역(116, 138)으로부터 제2 소스/드레인 영역(118)으로 비전도성이다.
도 2에서 설명된 바와 같이, 부트스트랩 커패시터의 충전을 용이하게 하도록 부트스트랩 MOS 디바이스(102)를 대신하여 다이오드가 대안으로서 사용될 수 있다. 그러나, 다이오드는 차단 상태와 비차단 상태 간에 변하는 것이 느리며, 그에 의해 부트스트랩 커패시터가 충전될 수 있는 속도를 한정한다. 이와 달리, 부트스트랩 MOS 디바이스(102)는 차단 상태와 비차단 상태 간에 전환하는 것이 빠르며, 그에 의해 부트스트랩 MOS 디바이스(102)는 부트스트랩 커패시터의 빠른 충전을 가능하게 한다. 또한, 2개의 선택적 전도성 채널을 가짐으로써, 부트스트랩 MOS 디바이스(102)는 단일 선택적 전도성 채널을 갖는 경우보다 더 큰 양의 전류를 반송할 수 있다. 더 큰 양의 전류를 반송하는 것은 또한, 부트스트랩 커패시터의 보다 빠른 충전을 가능하게 한다.
부트스트랩 MOS 디바이스(102)가 차단 상태에 있는 동안, 공유 드리프트 웰(112) 및 일부 실시예에서 제1 및/또는 제2 부트스트랩 드리프트 웰(들)(410, 420)은 고전압과 연관된 높은 전기장을 흡수할 저항(들)으로서 작용하며, 그에 의해 부트스트랩 MOS 디바이스(102)가 고전압에서 동작을 유지할 수 있게 해준다. 일부 실시예에서, 공유 드리프트 웰(112)은 부트스트랩 바디 웰(114)과 제2 부트스트랩 소스/드레인 영역(118) 간의 분리를 증가시키도록 넓어지며, 그에 의해 저항을 증가시키고 따라서 부트스트랩 MOS 디바이스(102)가 동작을 유지할 수 있는 전압을 증가시킬 수 있다. 이러한 실시예에서, 공유 드리프트 웰(112) 상의 격리 구조물(406)의 폭(W)은 공유 드리프트 웰(112)과 함께 증가된다. 일부 실시예에서, 공유 드리프트 웰(112)의 도핑 농도가 감소되며, 그에 의해 저항을 증가시키고 따라서 부트스트랩 MOS 디바이스(102)가 동작을 유지할 수 있는 전압을 증가시킨다. 공유 드리프트 웰(112)을 넓히고 그리고/또는 공유 드리프트 웰(112)의 도핑 농도를 감소시키는 것에 대한 난제는, 비차단 상태의 부트스트랩 MOS 디바이스(102)의 저항은 높아질 수 있고 전력 효율이 낮아지게 될 수 있다는 것이다. 또한, 공유 드리프트 웰(112)을 넓이는 것에 대한 난제는, 부트스트랩 MOS 디바이스(102)에 의해 소비되는 IC 칩 영역이 커지게 될 수 있다는 것이다.
일부 실시예에서, 부트스트랩 바디 웰(114)은 하이 사이드 영역(108)을 향해 측방향으로 돌출하는 돌출부(114P)를 포함한다. 돌출부(114P)로 인해, 복수의 PN 접합을 갖는 공유 RESURF(reduced surface field) 구조물(428)을 정의하는 n 타입 및 p 타입 반도체 영역들의 교대하는 스택이 된다. 이하에서 알 수 있듯이, 공유 RESURF 구조물(428)은 부트스트랩 MOS 디바이스(102)와 HVJT 디바이스(104) 간에 공유된다. 복수의 PN 접합은 다음을 포함한다: 1) 돌출부(114P)의 하부 표면과 공유 드리프트 웰(112) 간의 경계에서의 제1 PN 접합; 및 2) 돌출부(114P)의 상부 표면과 공유 드리프트 웰(112) 간의 경계에서의 제2 PN 접합. 일부 실시예에서, 복수의 PN 접합은 벌크 반도체 영역(402B)과 공유 드리프트 웰(112) 간의 경계에서의 제3 PN 접합을 더 포함한다. 공유 RESURF 구조물(428)은, 최대 전기장이 차단 상태에서 낮도록, 고전압과 연관된 높은 전기장을 분배한다. 예를 들어, 높은 전기장은 복수의 PN 접합에 걸쳐 수직으로 분배될 수 있고, 그리고/또는 제2 부트스트랩 소스/드레인 영역(118)으로부터 부트스트랩 바디 웰(114)로 측방향으로 분배될 수 있다. 이는 이어서, 부트스트랩 MOS 디바이스(102)가 고전압에서 동작을 유지할 수 있게 해준다. 또한, 공유 RESURF 구조물(428)은 제2 부트스트랩 소스/드레인 영역(118)으로부터 부트스트랩 바디 웰(114)로의 높은 저항에 의존하지 않으며, 그리하여 IC 칩 영역은 낮을 수 있고 비차단 상태의 부트스트랩 MOS 디바이스(102)의 저항은 낮을 수 있다.
HVJT 디바이스(104)는 다이오드이거나 이를 포함한다. 다이오드의 PN 접합이 공유 드리프트 웰(112) 및 주변 웰(404)에 의해 정의된다. 또한, 다이오드의 캐소드는 제2 부트스트랩 소스/드레인 영역(118)에 의해 정의되고 다이오드의 애노드는 주변 웰(404) 상의 컨택 영역(예컨대, 주변 컨택 영역(408))에 의해 정의되며, 또는 그 반대로도 가능하다. 다이오드는 공유 RESURF 구조물(428) 및 주변 웰(404)과 제2 부트스트랩 소스/드레인 영역(118) 간의 큰 분리로 인해 고전압 레벨에서 유지되는 동작이 가능하다. HVJT 디바이스(104)는 공유 드리프트 웰(112)에 의해 부분적으로 정의되고 공유 드리프트 웰(112)은 부트스트랩 MOS 디바이스(102)와 HVJT 디바이스(104) 간에 공유되기 때문에, HVJT 디바이스(104) 및 부트스트랩 MOS 디바이스(102)는 중첩한다.
HVMOS 드리프트 웰(124) 및 HVMOS 바디 웰(126)은 반도체 기판(402)에 있으며 벌크 반도체 영역(402B) 위에 있다. 또한, 제1 HVMOS 디바이스(106A)는 HVMOS 드리프트 웰(124) 및 HVMOS 바디 웰(126) 상에 있다. 제1 HVMOS 디바이스(106A)는 LDMOS 트랜지스터 또는 일부 다른 MOS 디바이스이다. HVMOS 드리프트 웰(124)은 HVMOS 바디 웰(126) 아래에 있으며 이를 측방향으로 둘러싸고, 그리하여 HVMOS 드리프트 웰(124)은 HVMOS 바디 웰(126)을 벌크 반도체 영역(402B) 및 주변 웰(404)로부터 이격시킨다(예컨대, 완전히 이격시킴). 또한, HVMOS 드리프트 웰(124)은 주변 웰(404) 및 HVMOS 바디 웰(126)과 반대인 도핑 타입을 갖는다. HVMOS 바디 웰(126)은 주변 웰(404), 및 일부 실시예에서 벌크 반도체 영역(402B)과 동일한 도핑 타입을 갖는다. 일부 실시예에서, 격리 구조물(406)은 HVMOS 드리프트 웰(124)이 주변 웰(404)과 접촉하는 경계를 덮는다.
제2 HVMOS 소스/드레인 영역(130)은, 제1 HVMOS 소스/드레인 영역(128)보다 하이 사이드 영역(108)에 더 가까운 HVMOS 드리프트 웰(124) 위에 있다. 제1 HVMOS 소스/드레인 영역(128) 및 HVMOS 바디 컨택 영역(132)은, 제1 HVMOS 소스/드레인 영역(128)이 HVMOS 바디 컨택 영역(132)과 제2 HVMOS 소스/드레인 영역(130) 사이에 있도록, HVMOS 바디 웰(126) 위에 있다. 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)은 HVMOS 드리프트 웰(124), HVMOS 바디 웰(126) 및 격리 구조물(406)에 의해 측방향으로 분리된다. 제1 HVMOS 소스/드레인 영역(128), 제2 HVMOS 소스/드레인 영역(130) 및 HVMOS 바디 컨택 영역(132)은 반도체 기판(402)에 있다. 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)은, HVMOS 드리프트 웰(124)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. HVMOS 바디 컨택 영역(132)은, HVMOS 바디 웰(126)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 제1 HVMOS 소스/드레인 영역(128) 및 HVMOS 바디 컨택 영역(132)은 전기적 커플링된다.
선택적 전도성 HVMOS 채널(430)이 HVMOS 바디 웰(126)에 있다. 선택적 전도성 HVMOS 채널(430)은 반도체 기판(402)의 상부 표면을 따라 HVMOS 드리프트 웰(124)로부터 제1 HVMOS 소스/드레인 영역(128)으로 연장한다. 격리 구조물(406)은 선택적 전도성 HVMOS 채널(430)과 제2 HVMOS 소스/드레인 영역(130) 사이의 HVMOS 드리프트 웰(124) 위에 있다. 또한, 일부 실시예에서, 격리 구조물(406)은 HVMOS 드리프트 웰(124)에서 폭(W)을 갖는다.
HVMOS 게이트 전극(134)은 선택적 전도성 HVMOS 채널(430) 및 격리 구조물(406) 위에 있다. 또한, HVMOS 게이트 전극(134)은 격리 구조물(406)의 측벽을 따라 선택적 전도성 HVMOS 채널(430) 위로부터 격리 구조물(406) 위로 연장한다. 선택적 전도성 HVMOS 채널(430)은, HVMOS 게이트 전극(134)으로부터 제1 HVMOS 소스/드레인 영역(128)에의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 또한, HVMOS 게이트 전극(134)은 HVMOS 게이트 유전체 층(432)에 의해 선택적 전도성 HVMOS 채널(430)로부터 전기적으로 절연된다. HVMOS 게이트 유전체 층(432)은 예를 들어 실리콘 산화물, 하프늄 산화물, 또는 일부 다른 유전체 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, HVMOS 필드 플레이트(434)가 제2 HVMOS 소스/드레인 영역(130)과 접한다. HVMOS 필드 플레이트(434)는 격리 구조물(406)의 측벽을 따라 연장하며 격리 구조물(406) 위에 있다. 일부 실시예에서, HVMOS 필드 플레이트(434)는 제2 HVMOS 소스/드레인 영역(130)에 전기적 커플링된다. HVMOS 필드 플레이트(434)는 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
제1 HVMOS 디바이스(106A)의 동작 동안, 제1 HVMOS 디바이스(106A)는 차단 상태와 비차단 상태 간에 선택적으로 전환될 수 있다. 차단 상태에 있는 동안, HVMOS 드리프트 웰(124)은 고전압(예컨대, 약 300-1200 볼트 사이의 전압)과 연관된 높은 전기장을 흡수할 저항으로서 작용하며, 그에 의해 제1 HVMOS 디바이스(106A)가 고전압에서 동작을 유지할 수 있게 해준다. 일부 실시예에서, HVMOS 드리프트 웰(124)은 HVMOS 바디 웰(126)과 제2 HVMOS 소스/드레인 영역(130) 간의 분리를 증가시키도록 넓어지며, 그에 의해 저항을 증가시키고 따라서 제1 HVMOS 디바이스(106A)가 동작을 유지할 수 있는 전압을 증가시킬 수 있다. 이러한 실시예에서, HVMOS 드리프트 웰(124) 상의 격리 구조물(406)의 폭(W)은 HVMOS 드리프트 웰(124)과 함께 증가된다. 일부 실시예에서, HVMOS 드리프트 웰(124)의 도핑 농도가 감소되며, 그에 의해 저항을 증가시키고 따라서 제1 HVMOS 디바이스(106A)가 동작을 유지할 수 있는 전압을 증가시킨다. HVMOS 드리프트 웰(124)을 넓히고 그리고/또는 HVMOS 드리프트 웰(124)의 도핑 농도를 감소시키는 것에 대한 난제는, 비차단 상태의 제1 HVMOS 디바이스(106A)의 저항이 높아질 수 있고 전력 효율이 낮아지게 될 수 있다는 것이다. 또한, HVMOS 드리프트 웰(124)을 넓이는 것에 대한 난제는, 제1 HVMOS 디바이스(106A)에 의해 소비되는 IC 칩 영역이 커지게 될 수 있다는 것이다.
일부 실시예에서, HVMOS 바디 웰(124)은 하이 사이드 영역(108)을 향해 측방향으로 돌출하는 돌출부(126P)를 포함한다. 돌출부(126P)로 인해, 복수의 PN 접합을 갖는 HVMOS RESURF 구조물(436)을 정의하는 n 타입 및 p 타입 반도체 영역들의 교대하는 스택이 된다. 복수의 PN 접합은 다음을 포함한다: 1) 돌출부(126P)의 하부 표면과 HVMOS 드리프트 웰(124) 간의 경계에서의 제1 PN 접합; 및 2) 돌출부(126P)의 상부 표면과 HVMOS 드리프트 웰(124) 간의 경계에서의 제2 PN 접합. 일부 실시예에서, 복수의 PN 접합은 벌크 반도체 영역(402B)과 HVMOS 드리프트 웰(124) 간의 경계에서의 제3 PN 접합을 더 포함한다. HVMOS RESURF 구조물(436)은, 최대 전기장이 차단 상태에서 낮도록, 고전압과 연관된 높은 전기장을 측방향으로 그리고 수직으로 분배한다. 예를 들어, 높은 전기장이 복수의 PN 접합에 걸쳐 수직으로 분배되고, 그리고/또는 제2 HVMOS 소스/드레인 영역(130)으로부터 HVMOS 바디 웰(126)로 측방향으로 분배된다. 이는 이어서, 제1 HVMOS 디바이스(106A)가 고전압에서 동작을 유지할 수 있게 해준다. 또한, HVMOS RESURF 구조물(436)은 제2 HVMOS 소스/드레인 영역(130)으로부터 HVMOS 바디 웰(126)로의 높은 저항에 의존하지 않으며, 그리하여 IC 칩 영역은 적을 수 있고 비차단 상태의 제1 HVMOS 디바이스(106A)의 저항은 낮을 수 있다.
하이 사이드 웰(438)이 하이 사이드 영역(108)에서 공유 드리프트 웰(112) 위에 있으며, 그리하여 공유 드리프트 웰(112)은 하이 사이드 웰(438)을 벌크 반도체 영역(402B), 주변 웰(404), 및 부트스트랩 바디 웰(114)로부터 이격시킨다(예컨대, 완전히 이격시킴). 또한, 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438) 위에 있으며, 그리하여 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438) 및/또는 격리 구조물(406)에 의해 공유 드리프트 웰(112)로부터 분리된다. 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438)의 대향 측에 한 쌍의 세그먼트를 포함한다. 또한, 일부 실시예에서, 위에서 아래로 볼 때, 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438)의 경계를 따라 측방향으로 폐쇄 경로로 연장하고 그리고/또는 링형을 갖는다. 이는 도 4a의 단면도(400A) 내에서 보이지 않는다는 것을 유의하자. 하이 사이드 웰(438) 및 하이 사이드 컨택 영역(440)은 반도체 기판(402)에 있고 공유 드리프트 웰(112)과 반대 도핑 타입을 갖는다. 또한, 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438)보다 더 높은 도핑 농도를 갖는다.
일부 실시예에서, 나선 구조물(spiral structure)(442)이 공유 드리프트 웰(112) 및 HVMOS 드리프트 웰(124) 상의 격리 구조물(406) 위에 있다. 위에서 아래로 볼 때, 나선 구조물(442)은 격리 구조물(406) 위에 나선형을 이루며 측방향으로 그리고 연속으로 연장한다. 이는 도 4a의 단면도(400A) 내에서 보이지 않는다는 것을 유의하자. 나선 구조물(442)은 예를 들어 그 아래의 캐리어 모빌리티를 조작할(예컨대, 증가 또는 감소) 필드 플레이트로서의 역할을 할 수 있다. 일부 실시예에서, 나선 구조물(442)의 제1 단부가 주변 컨택 영역(408) 및/또는 접지에 전기적 연결된다. 일부 실시예에서, 제1 단부와 반대인 나선 구조물(442)의 제2 단부는 하이 사이드 컨택 영역(440) 또는 제2 부트스트랩 소스/드레인 영역(118)에 전기적 커플링된다. 나선 구조물(442)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다.
전도성 와이어(444) 및 전도성 비아(446)는 반도체 기판(402) 위에 적층되며 전도성 경로를 정의한다. 설명을 쉽게 하기 위해, 전도성 와이어(444)의 일부만 444로 표기되어 있고, 전도성 비아(446)의 일부만 446으로 표기되어 있다. 전도성 경로는 다양한 컨택 영역(예컨대, 주변 컨택 영역(408)), 다양한 필드 플레이트(예컨대, 부트스트랩 필드 플레이트(416)), 다양한 게이트 전극(예컨대, HVMOS 게이트 전극(134)), 다양한 소스/드레인 영역(예컨대, 제1 부트스트랩 소스/드레인 영역(116)), 및 나선 구조물(442) 간의 전기적 커플링을 제공한다. 예를 들어, 전도성 경로 중의 하나는 제1 HVMOS 소스/드레인 영역(128)을 HVMOS 바디 컨택 영역(132)에 전기적 커플링할 수 있다. 전도성 와이어(444) 및 전도성 비아(446)는 예를 들어 구리, 알루미늄 구리, 알루미늄, 텅스텐, 일부 다른 전도성 재료, 또는 전술한 바의 임의의 조합일 수 있거나 또는 이를 포함할 수 있다.
도 4a는 제1 HVMOS 디바이스(106A)를 예시 및 기재하고 있지만, 도 1b의 제2 HVMOS 디바이스(106B)가, 예를 들어 제1 HVMOS 디바이스(106A)가 도 4a에서 예시 및 기재된 바와 같이 이루어질 수 있다는 것을 이해하여야 할 것이다. 보다 일반적으로, 여기에 기재된 각각의 HVMOS 디바이스는 예를 들어 제1 HVMOS 디바이스(106A)가 도 4a에 예시 및 기재된 바와 같이 이루어질 수 있다.
도 4b를 참조하면, 도 4a의 IC의 일부 실시예의 또다른 단면도(400B)가 제공된다. 다른 단면도(400B)는 예를 들어 도 1b에서의 라인 B-B’을 따라 취해질 수 있다. 예시된 바와 같이, 도 4a의 부트스트랩 MOS 디바이스(102)는 하이 사이드 영역(108)의 대향 측에 있고 도 4a의 HVJT 디바이스(104)는 하이 사이드 영역(108)의 대향 측에 있다. 또한, 도 4a의 제1 HVMOS 디바이스(106A) 및 도 4a의 격리 링(136)은 보이지 않는다(즉, 다른 단면도(400B) 밖에 있음).
도 5a를 참조하면, 도 4a 및 도 4b의 IC의 일부 실시예의 상부 레이아웃(500A)이 제공된다. 도 4a의 단면도(400A)는 예를 들어 도 5a의 라인 A-A’을 따라 취해질 수 있고, 도 4b의 단면도(400B)는 도 5a의 라인 B-B’을 따라 취해질 수 있다.
도 5a에 의해 예시된 바와 같이, 하이 사이드 컨택 영역(440) 및 제2 부트스트랩 소스/드레인 영역(118)은 링 형상이다. 여기에서 사용될 때, 링 형상은 원형 링 형상, 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다. 또한, 하이 사이드 컨택 영역(440) 및 제2 부트스트랩 소스/드레인 영역(118)은 제1 및 제2 HVMOS 디바이스(106A, 106B)의 격리 링(136)을 따른다. 일부 실시예에서, 하이 사이드 컨택 영역(440) 및 제2 부트스트랩 소스/드레인 영역(118)은 가드 링 또는 픽업 링으로서 작용한다. 이러한 실시예의 일부에서, 하이 사이드 컨택 영역(440)은 IC가 적용되는 회로에서의 가장 낮은 전압 레벨에 접속되고, 제2 부트스트랩 소스/드레인 영역(118)은 회로에서의 가장 높은 전압 레벨로 접속되며, 하이 사이드 웰(438)(도 4a 및 도 4b 참조) 상의 디바이스를 기생 래치 업 및 턴온에 대항하여 보호한다.
또한 도 5a에 의해 예시된 바과 같이, 나선 구조물(442)은 격리 구조물(406) 위에 연속으로 연장한다. 일부 실시예에서, 나선 구조물(442)의 제1 단부가 주변 컨택 영역(408) 및/또는 접지에 전기적 커플링된다. 일부 실시예에서, 제1 단부와 반대인 나선 구조물(442)의 제2 단부는 하이 사이드 컨택 영역(440) 또는 제2 부트스트랩 소스/드레인 영역(118)에 전기적 커플링된다.
또한 도 5a에 의해 예시된 바와 같이, 부트스트랩 MOS 디바이스(102)는, 제1 및 제2 HVMOS 디바이스(106A, 106B)에서의 불연속을 제외하고는, 대부분 링 형상이다. 즉, 부트스트랩 필드 플레이트(416), 부트스트랩 게이트 전극(122), 부트스트랩 드리프트 웰(410), 제1 부트스트랩 소스/드레인 영역(116), 부트스트랩 바디 컨택 영역(120), 제2 부트스트랩 드리프트 웰(420), 제3 부트스트랩 소스/드레인 영역(138), 및 제2 부트스트랩 게이트 전극(140)은 각각 제1 및 제2 HVMOS 디바이스(106A, 106B)에서의 불연속을 갖지만, 그 외에는 링 형상이다. 상기와 같이, 링 형상은 원형 링 형상, 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다.
도 5b를 참조하면, 도 4a 및 도 4b의 IC의 일부 실시예의 또다른 상부 레이아웃(500B)이 제공된다. 도 5b는, 아래의 구조물을 보여주도록 격리 구조물(406), 다양한 게이트 전극(예컨대, HVMOS 게이트 전극(134)), 다양한 필드 플레이트(예컨대, 부트스트랩 필드 플레이트(416)), 및 나선 구조물(442)이 제거된 도 5a의 변형예이다. 예시된 바와 같이, 주변 웰(404)은 HVMOS 드리프트 웰(124)에 의해 HVMOS 바디 웰(126)로부터 완전히 이격된다. 이러한 이격이 없으면, HVMOS 바디 웰(126)은 주변 웰(404)과 대략 동일한 전압에 있을 것이며, 이는 제1 및 제2 HVMOS 디바이스(106A, 106B)의 특정 응용에 대하여 바람직하지 못할 수 있다. 또한, 주변 웰(404)은 공유 드리프트 웰(112) 및 HVMOS 드리프트 웰(124)을 완전히 둘러싼다.
공유 드리프트 웰(112)은 링 형상이며, 제1 및 제2 HVMOS 디바이스(106A, 106B)의 격리 링(136)을 따른다. 공유 드리프트 웰(112)이 원형 링 형상일 수 있지만, 공유 드리프트 웰(112)은 대안으로서 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다. 또한, 공유 드리프트 웰(112)은 부트스트랩 바디 웰(114)에 의해 부트스트랩 드리프트 웰(410) 및 제2 부트스트랩 드리프트 웰(420)로부터 완전히 이격된다. 이러한 이격이 없으면, 부트스트랩 드리프트 웰(410) 및 제2 부트스트랩 드리프트 웰(420)은 공유 드리프트 웰(112)과 대략 동일한 전압에 있을 것이며, 이는 부트스트랩 MOS 디바이스(102)의 특정 응용에 대하여 바람직하지 못할 수 있다.
격리 링(136)은 HVMOS 드리프트 웰(124)과 공유 드리프트 웰(112) 간의 전기적 절연을 용이하게 하여, 제1 및 제2 HVMOS 디바이스(106A, 106B)의, 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)와의 집적을 가능하게 한다. 예를 들어, 격리 링(136)은 공유 드리프트 웰(112) 및 HVMOS 드리프트 웰(124)을 갖는 다이오드를 정의하고, 다이오드는 전기적 절연을 제공한다. 전기적 절연은 제1 및 제2 HVMOS 디바이스(106A, 106B)가 공유 드리프트 웰(112)과 주변 웰(404) 사이에 개재될 수 있게 하며, 이는 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)를 부분적으로 정의한다. 예를 들어, HVJT 디바이스(104)는 다이오드이거나 이를 포함하고, 공유 드리프트 웰(112) 및 공유 웰(404)은 다이오드의 PN 접합을 정의한다. 또다른 예로서, 공유 드리프트 웰(112)은 부트스트랩 MOS 디바이스(102)의 RESURF 구조를 부분적으로 정의한다.
제1 및 제2 HVMOS 디바이스(106A, 106B), 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104) 간의 집적은, 적은 IC 칩 영역(예컨대, IC 칩 영역의 25-60% 감소), 높은 신뢰성, 및 단순화된 설계 반복을 유도한다. 예를 들어, 집적 때문에, 제1 및 제2 HVMOS 디바이스(106A, 106B), 및 부트스트랩 MOS 디바이스(102)는 HVJT 디바이스(104)에 국부적이다. 그리하여, 디바이스들 간의 전기적 커플링이 단순화되며, 이는 신뢰성을 개선하고 비용을 감소시킨다. 또다른 예로서, 집적 때문에, 제1 및 제2 HVMOS 디바이스(106A, 106B), 부트스트랩 MOS 디바이스(102), 및 HVJT 디바이스(104)는 복수의 개별 IC 칩 영역 대신에 공통 IC 칩 영역을 공유한다. 공통 IC 칩 영역에서의 웰(예컨대, 공유 드리프트 웰(112))이 복수의 디바이스(예컨대, 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104))에 사용될 수 있으므로, 공통 IC 칩 영역은 개별 IC 칩 영역의 합보다 더 작다.
도 5a에서 언급한 바와 같이, 부트스트랩 MOS 디바이스(102)는, 제1 및 제2 HVMOS 디바이스(106A, 106B)에서의 불연속을 제외하고는, 대부분 링 형상이다. 이와 달리, HVJT 디바이스(104)는 링 형상이다. 즉, HVJT 디바이스(104)는, 공유 드리프트 웰(112)이 주변 웰(404)과 접촉하는 PN 접합에 의해 적어도 부분적으로 정의된 다이오드이거나 이를 포함한다. 또한, 공유 드리프트 웰(112)이 주변 웰(404)과 접촉하는 PN 접합은, 하이 사이드 영역(108)을 완전히 에워싸도록, 하이 사이드 영역(108) 둘레에 폐쇄 링 형상의 경로로 연속적으로 연장한다.
도 6a를 참조하면, IC가 (도 4a의 특징에 추가적으로) 반도체 기판(402)에 제2 부트스트랩 바디 웰(602)을 더 포함하는, 도 4a의 IC의 일부 다른 실시예의 단면도(600A)가 제공된다. 제2 부트스트랩 바디 웰(602)은 부트스트랩 바디 웰(114)에 인접하며, 그리하여 제2 부트스트랩 게이트 전극(140)은 제2 부트스트랩 바디 웰(602)과 부트스트랩 바디 웰(114) 사이에 있다. 또한, 제2 부트스트랩 바디 웰(602)은 공유 드리프트 웰(112) 위에 있고, 공유 드리프트 웰(112)에 의해 측방향으로 둘러싸이며, 그리하여 공유 드리프트 웰(112)은 제2 부트스트랩 바디 웰(602)을 벌크 반도체 영역(402B) 및 주변 웰(404)로부터 이격시킨다(예컨대, 완전히 이격시킴). 제2 부트스트랩 바디 웰(602)은 공유 드리프트 웰(112)과 반대 도핑 타입을 갖고, 또한 주변 웰(404) 및 부트스트랩 바디 웰(114)과 동일한 도핑 타입을 갖는다. 일부 실시예에서, 제2 부트스트랩 바디 웰(602)은 또한 벌크 반도체 영역(402B)과 동일한 도핑 타입을 갖는다.
일부 실시예에서, 공유 드리프트 웰(112)은 제2 부트스트랩 바디 웰(602)을 부트스트랩 바디 웰(114)로부터 이격시킨다(예컨대, 완전히 이격시킴). 이러한 실시예에서, 제2 부트스트랩 바디 컨택 영역(도시되지 않음)은 반도체 기판(402)에서 제2 부트스트랩 바디 웰(602) 위에 있다. 제2 부트스트랩 바디 컨택 영역은, 제2 부트스트랩 바디 웰(602)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 제2 부트스트랩 바디 컨택 영역은 부트스트랩 바디 컨택 영역(120)에 전기적 커플링된다. 일부 실시예에서, 제2 부트스트랩 바디 웰(602)과 부트스트랩 바디 웰(114)은 하나이고 동일하며, 그리하여 제2 부트스트랩 바디 웰(602)은 부트스트랩 바디 웰(114)과 연속적이고 반대로도 마찬가지이다. 이러한 실시예에서, 부트스트랩 바디 웰(114)(도시되지 않음)의 세그먼트는 제2 부트스트랩 바디 웰(602)로 연장한다.
제4 부트스트랩 소스/드레인 영역(604)이 제2 부트스트랩 바디 웰(602) 위에 있으며, 그리하여 제2 부트스트랩 게이트 전극(140)이 제3 부트스트랩 소스/드레인 영역(138)과 제4 부트스트랩 소스/드레인 영역(604) 사이에 개재된다. 제4 부트스트랩 소스/드레인 영역(604)은 반도체 기판(402)에 있고, 공유 드리프트 웰(112)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 제4 부트스트랩 소스/드레인 영역(604), 제1 부트스트랩 소스/드레인 영역(116), 및 제3 부트스트랩 소스/드레인 영역(138)은 함께 전기적 커플링된다. 또한, 일부 실시예에서, 제4 부트스트랩 소스/드레인 영역(604) 및 부트스트랩 바디 컨택 영역(120)은 함께 전기적 커플링된다.
일부 실시예에서, 제3 부트스트랩 드리프트 웰(606)이 제2 부트스트랩 바디 웰(602) 위에 있으며, 또한 제4 부트스트랩 소스/드레인 영역(604)을 제2 부트스트랩 바디 웰(602)로부터 이격시키도록(예컨대, 완전히 이격시킴) 제4 부트스트랩 소스/드레인 영역(604) 아래에 있다. 다른 실시예에서, 제3 부트스트랩 드리프트 웰(606)은 생략된다. 제3 부트스트랩 드리프트 웰(606)은, 제4 부트스트랩 소스/드레인 영역(604)과 동일한 도핑 타입이지만 더 적은 도핑 농도를 갖는다. 또한, 제3 부트스트랩 드리프트 웰(606)은 제2 부트스트랩 바디 웰(602)에 의해 공유 드리프트 웰(112)로부터 이격되어 있다(예컨대, 완전히 이격됨).
제3 선택적 전도성 부트스트랩 채널(608) 및 제4 선택적 전도성 부트스트랩 채널(610)이 제2 부트스트랩 바디 웰(602)에 있다. 제3 및 제4 선택적 전도성 부트스트랩 채널(608, 610)은 제2 부트스트랩 바디 웰(602)의 대향 측에 있고, 각각 반도체 기판(402)의 상부 표면을 따라 공유 드리프트 웰(112)로부터 제4 부트스트랩 소스/드레인 영역(604)을 향해 연장한다. 제3 부트스트랩 드리프트 웰(606)이 존재하는 일부 실시예에서, 제3 및 제4 선택적 전도성 부트스트랩 채널(608, 610)은 각각 공유 드리프트 웰(112)로부터 제3 부트스트랩 드리프트 웰(606)로 연장한다. 제3 부트스트랩 드리프트 웰(606)이 생략되는 일부 실시예에서, 제3 및 제4 선택적 전도성 부트스트랩 채널(608, 610)은 각각 공유 드리프트 웰(112)로부터 제4 부트스트랩 소스/드레인 영역(604)으로 연장한다.
도 4a와는 달리, 제2 부트스트랩 게이트 전극(140)은 격리 구조물(406)과 중첩하지 않는다. 또한, 제2 부트스트랩 게이트 전극(140)은 부트스트랩 바디 웰(114)에서의 제2 선택적 전도성 부트스트랩 채널(422) 및 제2 부트스트랩 바디 웰(602)에서의 제3 선택적 전도성 부트스트랩 채널(608) 둘 다 위에 있다. 제2 선택적 전도성 부트스트랩 채널(422)은, 제2 부트스트랩 게이트 전극(140)으로부터 제3 부트스트랩 소스/드레인 영역(138)으로의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도하고, 제3 선택적 전도성 부트스트랩 채널(608)은, 제2 부트스트랩 게이트 전극(140)으로부터 제4 부트스트랩 소스/드레인 영역(604)으로의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 일부 실시예에서, 제2 부트스트랩 게이트 전극(140)은 직사각 프로파일, 정사각 프로파일, 또는 일부 다른 적합한 프로파일을 갖는다.
제3 부트스트랩 게이트 전극(612)이 제4 선택적 전도성 부트스트랩 채널(610) 및 격리 구조물(406) 위에 있다. 또한, 제3 부트스트랩 게이트 전극(612)은 격리 구조물(406)의 측벽을 따라 제4 선택적 전도성 부트스트랩 채널(610) 위로부터 격리 구조물(406) 위로 연장한다. 제4 선택적 전도성 부트스트랩 채널(610)은, 제3 부트스트랩 게이트 전극(612)으로부터 제4 부트스트랩 소스/드레인 영역(604)에의 전압이 문턱 전압을 넘는지 여부에 따라 선택적으로 전도한다. 또한, 제3 부트스트랩 게이트 전극(612)은 제3 부트스트랩 게이트 유전체 층(614)에 의해 제4 선택적 전도성 부트스트랩 채널(610)로부터 전기적으로 절연된다. 제3 부트스트랩 게이트 유전체 층(614)은 예를 들어 실리콘 산화물, 하프늄 산화물, 또는 일부 다른 유전체 재료일 수 있거나 이를 포함할 수 있다. 제3 부트스트랩 게이트 전극(612)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 전도성 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 제3 부트스트랩 게이트 전극(612), 제2 부트스트랩 게이트 전극(140) 및 부트스트랩 게이트 전극(122)이 전기적 커플링된다.
도 6b를 참조하면, 도 6a의 IC의 일부 실시예의 또다른 단면도(600B)가 제공된다. 예시된 바와 같이, 도 6a의 부트스트랩 MOS 디바이스(102)는 하이 사이드 영역(108)의 대향 측에 있고, 도 6a의 HVJT 디바이스(104)는 하이 사이드 영역(108)의 대향 측에 있다. 또한, 도 6a의 제1 HVMOS 디바이스(106A) 및 도 6a의 격리 링(136)은 보이지 않는다(즉, 단면도(600B) 밖에 있음).
2개의 선택적 전도성 부트스트랩 채널(즉, 제3 및 제4 선택적 전도성 부트스트랩 채널(608, 610))의 추가는 부트스트랩 MOS 디바이스(102)가 동작을 유지할 수 있는 전류의 양을 증가시킨다. 이는 예를 들어, 부트스트랩 MOS 디바이스(102)가 부트스트랩 커패시터를 보다 신속하게 충전할 수 있게 해줄 수 있다. 또한, 훨씬 더 많은 선택적 전도성 부트스트랩 채널이 부트스트랩 MOS 디바이스(102)에 추가될 수 있다는 것을 알아야 할 것이다. 예를 들어, 제2 부트스트랩 바디 웰(602), 제4 부트스트랩 소스/드레인 영역(604), 제3 부트스트랩 게이트 전극(612) 및 제3 부트스트랩 드리프트 웰(606)이 도 4a 및 도 4b의 부트스트랩 MOS 디바이스(102)에 추가된 바와 동일한 방식으로, 추가의 부트스트랩 바디 웰, 추가의 부트스트랩 소스/드레인 영역, 추가의 부트스트랩 게이트 전극, 및 추가의 부트스트랩 드리프트 웰이 도 6a 및 도 6b의 부트스트랩 MOS 디바이스(102)에 추가될 수 있다. 이는 원하는 수의 선택적 전도성 부트스트랩 채널을 달성하도록 필요한 만큼 반복될 수 있다.
도 7a를 참조하면, 도 6a 및 도 6b의 IC의 일부 실시예의 상부 레이아웃(700A)이 제공된다. 도 6a의 단면도(600A)는 예를 들어 도 7a의 라인 A-A’을 따라 취해질 수 있고, 도 6b의 단면도(600B)는 도 7a의 라인 B-B’을 따라 취해질 수 있다. 예시된 바와 같이, 도 7a는, IC가 제4 부트스트랩 소스/드레인 영역(604), 제3 부트스트랩 드리프트 웰(606), 및 제3 부트스트랩 게이트 전극(612)을 더 포함하는, 도 5a의 변형예이다. 제4 부트스트랩 소스/드레인 영역(604), 제3 부트스트랩 드리프트 웰(606), 및 제3 부트스트랩 게이트 전극(612)은 각각 제1 및 제2 HVMOS 디바이스(106A, 106B)에서 불연속을 갖지만, 그 외에는 링 형상이다. 상기와 같이, 링 형상은 원형 링 형상, 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다.
도 7b를 참조하면, 도 6a 및 도 6b의 IC의 일부 실시예의 또다른 상부 레이아웃(700B)이 제공된다. 도 7b는, 아래의 구조물을 보여주도록 격리 구조물(406), 다양한 게이트 전극(예컨대, HVMOS 게이트 전극(134)), 다양한 필드 플레이트(예컨대, 부트스트랩 필드 플레이트(416)), 및 나선 구조물(442)이 제거된, 도 7a의 변형예이다. 예시된 바와 같이, 제3 부트스트랩 드리프트 웰(410)은 제2 부트스트랩 바디 웰(602)에 의해 공유 드리프트 웰(112)로부터 완전히 이격된다. 이러한 이격이 없으면, 제3 부트스트랩 드리프트 웰(410)은 공유 드리프트 웰(112)과 대략 동일한 전압에 있을 것이며, 이는 부트스트랩 MOS 디바이스(102)의 특정 응용에 대하여 바람직하지 못할 수 있다.
일부 실시예에서, 제2 부트스트랩 바디 웰(602) 및 부트스트랩 바디 웰(114)은 하나이고 동일하며, 그리하여 제2 부트스트랩 바디 웰(602)은 부트스트랩 바디 웰(114)과 연속적이고 반대로도 마찬가지이다. 이러한 실시예에서, 반도체 브릿지(702)가 부트스트랩 바디 웰(114)과 제2 부트스트랩 바디 웰(602)을 함께 접속시킨다. 반도체 브릿지(702)는 도 6a 및 도 6b의 반도체 기판(402)에 있고, 부트스트랩 바디 웰(114) 및 제2 부트스트랩 바디 웰(602)과 동일한 도핑 타입을 갖는다. 설명을 쉽게 하기 위해, 반도체 브릿지(702)의 일부만 702로 표기되어 있다. 예시되지 않았지만, 반도체 브릿지(702)는 예를 들어 하이 사이드 웰(438)을 둘러싼 링 형상의 패턴으로 분포될 수 있다. 또한, 예시되지 않았지만, 반도체 브릿지(702)는 공유 드리프트 웰(112)에 매립될 수 있으며, 그에 의해 반도체 브릿지(702)는 도 7b의 상부 레이아웃(700B)에서는 보이지 않을 것이고 현재 반도체 브릿지(702)가 차지한 공간은 공유 드리프트 웰(112)이 차지하게 될 것이다.
대안의 실시예에서, 공유 드리프트 웰(112)은 제2 부트스트랩 바디 웰(602)을 부트스트랩 바디 웰(114)로부터 완전히 이격시킨다. 이러한 실시예에서, 제2 부트스트랩 바디 컨택 영역(도시되지 않음)은 반도체 기판(402)에서의 제2 부트스트랩 바디 웰(602) 위에 있다. 또한, 이러한 실시예에서, 현재 반도체 브릿지(702)가 차지한 공간은 공유 드리프트 웰(112)이 차지한다.
도 8a 및 도 8b를 참조하면, 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃(800A, 800B)이 제공되며, 하이 사이드 영역(108)의 기하형상이 하이 사이드 영역(108)의 크기를 변경하도록 X 차원 및/또는 Y 차원에서 스케일링된다. 예를 들어, 하이 사이드 영역(108)의 기하형상은 더 많거나 더 적은 디바이스를 수용하도록 스케일링될 수 있다. 격리 링(136)이 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106) 간의 효율적인 집적을 용이하게 하기 때문에, 하이 사이드 영역(108)의 기하형상은 복잡한 재설계없이 용이하게 스케일링될 수 있다.
도 9a 내지 도 9d를 참조하면, 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃(900A-900D)이 제공되며, HVMOS 디바이스(106)의 기하형상이 전류 취급 요건 및 전압 취급 요건에 따라 변경된다.
도 9a 및 도 9b에 의해 예시된 바와 같이, 도 9a의 HVMOS 디바이스(106)는 제1 폭(W1)을 갖는 반면에, 도 9b의 HVMOS 디바이스(106)는 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다. HVMOS 디바이스(106)의 폭을 증가시키는 것은, 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)의 폭을 증가시키며, 이는 HVMOS 디바이스(106)의 선택적 전도성 채널을 넓히고 HVMOS 드리프트 웰(124)을 넓힌다. 이는 HVMOS 디바이스(106)가 동작을 유지할 수 있는 소스-드레인 전류를 증가시킨다. 또한, HVMOS 디바이스(106)의 폭을 감소시키는 것은, 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)의 폭을 감소시키며, 이는 HVMOS 디바이스(106)의 선택적 전도성 채널을 좁히고 HVMOS 드리프트 웰(124)을 좁힌다. 이는 HVMOS 디바이스(106)가 동작을 유지할 수 있는 소스-드레인 전류를 감소시킨다. 따라서, 제1 폭(W1)이 제2 폭(W2)보다 더 크기 때문에, 도 9a의 HVMOS 디바이스(106)는 도 9b의 HVMOS 디바이스(106)보다 더 높은 소스-드레인 전류에서 동작을 유지할 수 있다.
도 9c에 의해 예시된 바와 같이, 제1 및 제2 HVMOS 디바이스(106A, 106B)는 각각 제3 폭(W3) 및 제4 폭(W4)을 가지며, 여기에서 제4 폭(W4)은 제3 폭(W3)보다 작다. 따라서, 도 9c의 제1 HVMOS 디바이스(106A)는 도 9c의 제2 HVMOS 디바이스(106B)보다 더 높은 소스-드레인 전류에서 동작을 유지할 수 있다.
도 9a 내지 도 9d에 의해 예시된 바와 같이, 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104) 및 HVMOS 디바이스(106)는 집합적으로 링 형상의 구조를 정의한다. 도 9a 내지 도 9c 내에서, 링 형상의 구조는 제1 두께(T1)를 갖는다. 도 9d 내에서, 링 형상의 구조는 제1 두께(T1)보다 큰 제2 두께(T2)를 갖는다. 링 형상의 구조의 두께를 증가시키는 것은, HVMOS 드리프트 웰(124) 및 공유 드리프트 웰(112)을 길게 하며, 이는 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106)가 동작을 유지할 수 있는 전압을 증가시킨다. 링 형상의 구조의 두께를 감소시키는 것은, HVMOS 드리프트 웰(124) 및 공유 드리프트 웰(112)을 짧게 하며, 이는 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106)가 동작을 유지할 수 있는 전압을 감소시킨다. 따라서, 제1 두께(T1)가 제2 두께(T2)보다 작으므로, 도 9d의 부트스트랩 MOS 디바이스(102), 도 9d의 HVJT 디바이스(104), 및 도 9d의 HVMOS 디바이스(106)는 도 9a 내지 도 9c의 부트스트랩 MOS 디바이스(102), 도 9a 내지 도 9c의 HVJT 디바이스(104), 및 도 9a 내지 도 9c의 HVMOS 디바이스(106)보다 각각 더 높은 전압에서 동작을 유지할 수 있다.
도 10a 및 도 10b를 참조하면, 2개보다 많은 HVMOS 디바이스가 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)와 함께 집적되어 있는, 도 1a의 IC의 다양한 다른 실시예의 상부 레이아웃(1000A, 1000B)이 제공된다. 도 10a에 의해 예시된 바와 같이, HVMOS 디바이스(106)는 제1 및 제2 HVMOS 디바이스(106A, 106B)를 포함하고, 제3 HVMOS 디바이스(106C)를 더 포함한다. 도 10b에 의해 예시된 바와 같이, HVMOS 디바이스(106)는 제1 및 제2 HVMOS 디바이스(106A, 106B)를 포함하고, 제3 HVMOS 디바이스(106C) 및 제4 HVMOS 디바이스(106D)를 더 포함한다. HVMOS 디바이스(106)의 각각은 예를 들어 도 1a에 관련하여 기재된 바와 같이 이루어질 수 있다.
격리 링(136)이 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106) 간의 효율적인 집적을 용이하게 하기 때문에, 부트스트랩 MOS 디바이스(102), 및 HVJT 디바이스(104)와 함께 집적되는 HVMOS 디바이스의 수는 복잡한 재설계없이 변경될 수 있다. 또한, 부트스트랩 MOS 디바이스(102), HVJT 디바이스(104), 및 HVMOS 디바이스(106)가 함께 집적되기 때문에, 부트스트랩 MOS 디바이스(102), 및 HVJT 디바이스(104)와 함께 집적되는 HVMOS 디바이스의 수는 IC 칩 영역을 증가시키지 않고서 증가될 수 있다.
도 8a, 도 8b, 도 9a 내지 도 9d, 도 10a, 및 도 10b는 도 1a의 IC에 대한 변형예를 예시하고 있지만, 도 1b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 및 도 7b 중의 임의의 하나의 IC에도 변형이 적용될 수 있다는 것을 이해하여야 할 것이다.
도 11을 참조하면, 도 1a, 도 1b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 및 도 7b 중의 임의의 하나의 IC가 적용되는 게이트 드라이버 회로의 일부 실시예의 블록도(1100)가 제공된다. 예시된 바와 같이, 레벨 시프터(1102)는 제1 HVMOS 디바이스(106A) 및 제2 HVMOS 디바이스(106B)를 포함하고, 제1 저항(1104A), 및 제2 저항(1104B)을 더 포함한다. 일부 실시예에서, 제1 및 제2 HVMOS 디바이스(106A, 106B)는 n 채널 LDMOS 트랜지스터이다. 제1 HVMOS 디바이스(106A) 및 제1 저항(1104A)은 하이 사이드 공급 노드(208)(예컨대, HS_Vdd)로부터 저전압 리턴 노드(1106)(예컨대, LV_Vss)로 직렬로 전기적 커플링되며, 그리하여 제1 HVMOS 디바이스(106A)는 제1 저항(1104A)에 의해 하이 사이드 공급 노드(208)로부터 분리된다. 마찬가지로, 제2 HVMOS 디바이스(106B) 및 제2 저항(1104B)은 하이 사이드 공급 노드(208)로부터 저전압 리턴 노드(1106)로 직렬로 전기적 커플링되며, 그리하여 제2 HVMOS 디바이스(106B)는 제2 저항(1104B)에 의해 하이 사이드 공급 노드(208)로부터 분리된다. 일부 실시예에서, 저전압 리턴 노드(1106)는 접지(1108)에 전기적 커플링된다.
에지 펄스 발생기(1110)가 저전압 전원 공급장치(1112)에 의해 전력 공급받으며, 하이 사이드 입력 신호(1114)에 기초하여 제1 및 제2 HVMOS 디바이스(106A, 106B)의 게이트를 제어한다. 하이 사이드 입력 신호(1114)는 0 볼트와 저전압 전원 공급장치(1112)의 전압 간에 변하는 이진 신호이다. 저전압 전원 공급장치(1112)는, 저전압 공급 노드(206)(예컨대, LV_Vdd)에 전기적 커플링된 애노드, 및 저전압 리턴 노드(1106)에 전기적 커플링된 캐소드를 갖는다. 저전압 전원 공급장치(1112)는 예를 들어 직류(DC) 전원 공급장치일 수 있고, 그리고/또는 예를 들어 약 1-20 볼트 사이, 약 1-10 볼트 사이, 약 10-20 볼트 사이, 또는 약 20 볼트보다 적은 저전압을 공급할 수 있다. 에지 펄스 발생기(1110)는 하이 사이드 입력 신호(1114)의 상승 에지를 검출하고, 하이 사이드 입력 신호(1114)의 하강 에지를 더 검출한다. 또한, 에지 펄스 발생기(1110)는 상승 에지 신호(1116A) 및 하강 에지 신호(1116B)를 생성한다. 상승 에지 신호(1116A)는 검출된 상승 에지의 각각에서의 펄스를 갖고, 제1 HVMOS 디바이스(106A)를 게이팅한다. 하강 에지 신호(1116B)는 검출된 하강 에지의 각각에서의 펄스를 갖고, 제2 HVMOS 디바이스(106B)를 게이팅한다.
세트(set)-리셋(reset)(S-R) 래치(1118)가 제1 HVMOS 디바이스(106A)와 제1 저항(1104A)의 공유 노드에서 세트 신호(1120A)에 의해 설정된다. 또한, S-R 래치(1118)는 제2 HVMOS 디바이스(106B)와 제2 저항(1104B)의 공유 노드에서 리셋 신호(1120B)에 의해 재설정된다. 일부 실시예에서, 세트 및 리셋 신호(1120A, 1120B)는 S-R 래치(1118)로 통과하기 전에 노이즈 필터(도시되지 않음)를 통해 통과한다. S-R 래치(1118)의 반전된 출력(예컨대,
Figure pat00001
)은 하이 사이드 게이트 드라이버(1122)를 ON 상태와 OFF 상태 간에 선택적으로 전환하도록 하이 사이드 게이트 드라이버(1122)를 제어한다. 예를 들어, 하이 사이드 게이트 드라이버(1122)는, S-R 래치(1118)의 반전된 출력이 이진 “0”을 나타낼 때 ON 상태에 있을 수 있고 S-R 래치(1118)의 반전된 출력이 이진 “1”을 나타낼 때 OFF 상태에 있을 수 있다. 일부 실시예에서, 하이 사이드 게이트 드라이버(1122)는 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 인버터이거나 이를 포함한다. 일부 실시예에서, 하이 사이드 게이트 드라이버(1122)는 하이 사이드 공급 노드(208)로부터 하이 사이드 리턴 노드(1126)(예컨대, HS_Vss)로 직렬로 접속된 p 채널 MOS 전계 효과 트랜지스터(MOSFET; MOS field-effect transistor)(1124P) 및 n 채널 MOSFET(1124N)을 포함하며, 그리하여 p 채널 MOSFET(1124P)은 n 채널 MOSFET(1124N)을 하이 사이드 공급 노드(208)로부터 분리한다.
부트스트랩 MOS 디바이스(102), HVJT 디바이스(104) 및 제1 및 제2 HVMOS 디바이스(106A, 106B)는 집합적으로, 하이 사이드 영역(108)을 둘러싸도록 IC 다이(1128)의 하이 사이드 영역(108)의 경계를 따라 측방향으로 연장하는 링 형상의 구조를 정의한다. 일부 실시예에서, 링 형상의 구조는 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 원형 링 형상, 또는 일부 다른 폐쇄 경로 형상이다. 또한, 링 형상의 구조는 IC 다이(1128)의 저전압 영역(110)에 의해 둘러싸인다. 하이 사이드 영역(108)은 S-R 래치(1118), 하이 사이드 게이트 드라이버(1122), 제1 저항(1104A), 및 제2 저항(1104B)을 수용하는 반면에, 저전압 영역(110)은 에지 펄스 발생기(1110)를 수용한다.
부트스트랩 MOS 디바이스(102)와 HVJT 디바이스(104)는 중첩되며, HVJT 디바이스(104)는 링 형상이다. 또한, 부트스트랩 MOS 디바이스(102)는, 제1 및 제2 HVMOS 디바이스(106A, 106B)에서의 불연속을 제외하고는, 대부분 링 형상이다. 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)의 복잡도로 인해, 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)는 집합적으로, 부트스트랩 MOS 디바이스(102) 및 HVJT 디바이스(104)의 기능을 각각 나타내는 트랜지스터(1130) 및 다이오드(1132)를 갖는 링 형상의 박스로 표현된다. 트랜지스터(1130)는 예를 들어 컨트롤러(202)에 의해 게이팅되는 n 채널 MOSFET일 수 있고, 예를 들어 저전압 공급 노드(206) 및 하이 사이드 공급 노드(208)에 각각 전기적 커플링된 소스 및 드레인을 가질 수 있다. 다이오드(1132)는 예를 들어, 하이 사이드 공급 노드(208)에 전기적 커플링된 캐소드 및 저전압 리턴 노드(1106)에 전기적 커플링된 애노드를 가질 수 있다.
부트스트랩 커패시터(204)가 하이 사이드 공급 노드(208)로부터 하이 사이드 리턴 노드(1126)에 전기적 커플링된다. 부트스트랩 커패시터(204)는 하이 사이드 게이트 드라이버(1122)가 OFF 상태에 있는 동안 저전압 전원 공급장치(1112)에 의해 부트스트랩 MOS 디바이스(102)를 통해 충전된다. 또한, 부트스트랩 커패시터(204)는 하이 사이드 게이트 드라이버(1122)를 ON 상태로 변경하도록 하이 사이드 영역(108)에서의 디바이스(예컨대, S-R 래치(1118))에 전력 공급한다. 고전압 전원 공급장치(1136)가 저전압 리턴 노드(1106)에 전기적 커플링되고, 제1 전력 MOSFET(1140)에 의해 하이 사이드 리턴 노드(1126)에 선택적으로 전기적 커플링된다. 절연 게이트 바이폴라 트랜지스터(IGBT; insulated-gate bipolar transistor) 또는 일부 다른 스위칭 디바이스가 제1 전력 MOSFET(1140)를 대신하여 대안으로서 사용될 수 있다는 것을 유의하자. 고전압 전원 공급장치(1136)는 예를 들어 DC 전원 공급장치일 수 있고, 그리고/또는 예를 들어 약 300-1200 볼트 사이, 약 300-750 볼트 사이, 약 750-1200 볼트 사이, 약 550-650 볼트 사이, 또는 약 300 볼트를 넘는 고전압을 공급할 수 있다. 제1 전력 MOSFET(1140)은 하이 사이드 게이트 드라이버(1122)의 출력에 의해 게이팅되며, 예를 들어 n 채널 전력 MOSFET일 수 있다. 하이 사이드 게이트 드라이버(1122)의 출력은 예를 들어 p 채널 MOSFET(1124P) 및 n 채널 MOSFET(1124N)에 의해 공유된 노드에서 이루어질 수 있다.
부트스트랩 MOS 디바이스(102)는 저전압 공급 노드(206)와 하이 사이드 공급 노드(208) 간의 전류의 흐름을 한정한다. 하이 사이드 공급 노드(208)가 저전압 공급 노드(206)보다 낮은 전압 레벨에 있는 동안, 부트스트랩 MOS 디바이스(102)는 전류가 저전압 공급 노드(206)로부터 하이 사이드 공급 노드(208)로 흐를 수 있게 해주도록 컨트롤러(202)에 의해 비차단 상태로 전환된다. 이는 하이 사이드 게이트 드라이버(1122)가 OFF 상태에 있는 동안 일어날 수 있으며, 부트스트랩 커패시터(204)가 충전될 수 있게 해준다. 하이 사이드 공급 노드(208)가 저전압 공급 노드(206)보다 높은 전압 레벨에 있는 동안, 부트스트랩 MOS 디바이스(102)는 전류가 저전압 공급 노드(206)와 하이 사이드 공급 노드(208) 사이에 흐르는 것을 막도록 컨트롤러(202)에 의해 차단 상태로 전환된다. 이는 저전압 영역(110)에서의 디바이스 및/또는 저전압 전원 공급장치(1112)가 하이 사이드 공급 노드(208)에서의 고전압에 의해 손상되는 것을 막으며, 하이 사이드 게이트 드라이버(1122)가 ON 상태에 있는 동안 일어날 수 있다.
게이트 드라이버 회로의 동작 동안, 제1 전력 MOSFET(1140)은 하이 사이드 입력 신호(1114)를 이진 “1”로부터 이진 “0”으로 변경함으로써 디스에이블(disable)될 수 있으며, 그에 의해 S-R 래치(1118)를 재설정한다. 그 다음, S-R 래치(1118)는 반전된 출력으로 이진 "1”을 출력하며, 이는 하이 사이드 게이트 드라이버(1122)를 OFF 상태로 전환한다. 예를 들어, p 채널 MOSFET(1124P)이 디스에이블될 수 있고, n 채널 MOSFET(1124N)이 인에이블될 수 있으며, 그에 의해 제1 전력 MOSFET(1140)의 게이트와 제1 전력 MOSFET(1140)의 소스를 전기적 커플링할 수 있다. 이러한 전기적 커플링은 이어서 제1 전력 MOSFET(740)을 디스에이블한다. 또한, 하이 사이드 리턴 노드(1126)가 저전압 리턴 노드(1106)에 전기적 커플링되고, 부트스트랩 MOS 디바이스(102)는 비차단 상태로 전환된다. 일부 실시예에서, 이 전기적 커플링은 제2 전력 MOSFET(1142)에 의해 수행된다. IGBT 또는 일부 다른 스위칭 디바이스가 제2 전력 MOSFET(1142)를 대신하여 대안으로서 사용될 수 있다는 것을 유의하자. 제2 전력 MOSFET(1142)는 예를 들어 로우 사이드 게이트 드라이버 회로에 의해 생성될 수 있는 로우 사이드 입력 신호(1144)에 의해 게이팅된다. 부트스트랩 커패시터(204)가 크게 방전되었기에, 하이 사이드 리턴 노드(1126)는 저전압 리턴 노드(1106)에 전기적 커플링되고, 부트스트랩 MOS 디바이스(102)는 비차단 상태에 있으며, 부트스트랩 커패시터(204)는 저전압 전원 공급장치(1112)로부터 충전한다.
제1 전력 MOSFET(1140)를 인에이블하도록, 부트스트랩 MOS 디바이스(102)는 차단 상태로 전환되고, 하이 사이드 리턴 노드(1126)는 하이 사이드 리턴 노드(1126)가 플로팅되도록 저전압 리턴 노드(1106)로부터 전기적으로 분리된다. 일부 실시예에서, 이 전기적 분리는 제2 전력 MOSFET(1142)에 의해 수행된다. 그 다음, 하이 사이드 입력 신호(1114)가 이진 “0”으로부터 이진 “1”로 변경된다. 이 변경은 S-R 래치(1118)의 반전된 출력이 이진 “0”에 있도록 S-R 래치(1118)를 설정한다. 반전된 출력은 하이 사이드 게이트 드라이버(1122)를 ON 상태로 변경한다. 예를 들어, 반전된 출력은 p 채널 MOSFET(1124P)을 인에이블할 수 있고, n 채널 MOSFET(1124N)을 디스에이블할 수 있으며, 이는 부트스트랩 커패시터(204)를 제1 전력 MOSFET(1140)의 게이트로부터 제1 전력 MOSFET(1140)의 소스로 전기적 커플링한다. 그 다음, 부트스트랩 커패시터(204)에서 축적된 전하는 제1 전력 MOSFET(1140)을 인에이블하며, 이는 고전압 전원 공급장치(1136)를 하이 사이드 리턴 노드(1126)에 전기적 커플링한다. 이는 하이 사이드 공급 노드(208)에서의 전압을 고전압 전원 공급장치(1136)의 전압과 부트스트랩 커패시터(204)에 걸친 전압을 더한 전압으로 변경한다.
도 12 내지 도 18을 참조하면, 부트스트랩 MOS 디바이스가 HVJT 디바이스 및 HVMOS 디바이스와 함께 집적되어 있는 IC를 형성하는 방법의 일부 실시예의 일련의 단면도들(1200-1800)이 제공된다. 방법은 도 4a, 도 4b, 도 5a, 및 도 5b의 IC에 관련하여 예시되어 있지만, 도 1a, 도 1b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 내지 도 9d, 도 10a, 및 도 10b 중의 임의의 하나의 IC에도 적용가능하다. 단면도들(1200-1600)은 예를 들어 도 5a 및 도 5b에서의 라인 A-A’을 따라 취해질 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 반도체 기판(402)에 하이 사이드 웰(438), 주변 웰(404), 공유 드리프트 웰(112), 부트스트랩 바디 웰(114), HVMOS 드리프트 웰(124), 및 HVMOS 바디 웰(126)을 형성하도록 일련의 도핑 프로세스가 수행된다. 반도체 기판(402)은 예를 들어 벌크 실리콘 기판, III-V족 기판, SOI 기판, 또는 일부 다른 반도체 기판일 수 있다.
주변 웰(404)은 반도체 기판(402)의 벌크 반도체 영역(402B) 위에 있다. 주변 웰(404)은 한 쌍의 세그먼트를 포함하며, 그 사이에 하이 사이드 웰(438), 공유 드리프트 웰(112), 부트스트랩 바디 웰(114), HVMOS 드리프트 웰(124), 및 HVMOS 바디 웰(126)이 개재된다. 또한, 주변 웰(402)은 격리 링(136)을 포함한다. 격리 링(136)은 공유 드리프트 웰(112)과 HVMOS 드리프트 웰(124) 사이의 전기적 및 물리적 분리를 제공한다. 위에서 아래로 볼 때, 격리 링(136)은 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 원형 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다. 일부 실시예에서, 주변 웰(404) 및 벌크 반도체 영역(402B)은 예를 들어 p 타입과 같은 동일한 도핑 타입을 갖는다. 일부 실시예에서, 주변 웰(402)은 연속적이다. 예를 들어, 주변 웰(402)의 다양한 세그먼트들은 도 12의 단면도(1200) 밖에서 이어질 수 있다. 예를 들어 도 5b를 참조하자.
공유 드리프트 웰(112)은, 하이 사이드 웰(438) 및 부트스트랩 바디 웰(114)을 서로로부터, 주변 웰(404)로부터, 그리고 벌크 반도체 영역(402B)으로부터 완전히 이격시키도록, 하이 사이드 웰(438) 및 부트스트랩 바디 웰(114) 아래에 있으며 이들을 측방향으로 둘러싼다. 공유 드리프트 웰(112) 및 주변 웰(404)은 반대 도핑 타입을 가지며, 제조 중인 HVJT 디바이스를 적어도 부분적으로 정의한다. 즉, 제조 중인 HVJT 디바이스는 다이오드이거나 이를 포함하고, 공유 드리프트 웰(112) 및 공유 웰(404)은 다이오드의 PN 접합을 정의한다. 일부 실시예에서, 공유 드리프트 웰(112)은 또한 하이 사이드 웰(438) 및 부트스트랩 바디 웰(114)과 반대 도핑 타입을 갖고, 그리고/또는 HVMOS 드리프트 웰(124)과 동일한 도핑 타입을 갖는다. 공유 드리프트 웰(112) 및 부트스트랩 바디 웰(114)은 또한 제조 중인 부트스트랩 MOS 디바이스를 지지한다.
부트스트랩 바디 웰(114)은 하이 사이드 웰(438)을 향해 공유 드리프트 웰(112) 안으로 측방향으로 돌출하는 돌출부(114P)를 포함한다. 돌출부(114P)는, 공유 RESURF 구조물(428)을 정의하는 n 타입 영역과 p 타입 영역의 교대하는 스택을 유도한다. 공유 RESURF 구조물(428)은 HVJT 디바이스 및 부트스트랩 MOS 디바이스에 의해 공유된다. 공유 RESURF 구조물(428)은, 고전압과 연관된 높은 전기장을 측방향으로 그리고 수직으로 분배함으로써 HVJT 디바이스 및 부트스트랩 MOS 디바이스가 고전압에서 동작을 유지할 수 있게 하며, 그리하여 최대 전기장은 낮다.
HVMOS 드리프트 웰(124)은, HVMOS 바디 웰(126)을 주변 웰(404) 및 벌크 반도체 영역(402B)으로부터 완전히 분리하도록 HVMOS 바디 웰(126) 아래에 있으며 이를 측방향으로 둘러싼다. HVMOS 드리프트 웰(124)은 주변 웰(404) 및 HVMOS 바디 웰(126)과 반대인 도핑 타입을 갖는다. HVMOS 드리프트 웰(124) 및 HVMOS 바디 웰(126)은 제조 중인 HVMOS 디바이스를 지지한다. HVMOS 바디 웰(126)은 하이 사이드 웰(438)을 향해 HVMOS 드리프트 웰(124) 안으로 측방향으로 돌출하는 돌출부(126P)를 포함한다. 돌출부(126P)는, HVMOS RESURF 구조물(436)을 정의하는 n 타입 영역과 p 타입 영역의 교대하는 스택을 유도한다. 공유 RESURF 구조물(428)과 마찬가지로, HVMOS RESURF 구조물(436)은, 고전압과 연관된 높은 전기장을 측방향으로 그리고 수직으로 분배함으로써 HVMOS 디바이스(106A)가 고전압에서 동작을 유지할 수 있게 하며, 그리하여 최대 전기장은 낮다.
도 12의 도핑 프로세스는 예를 들어 이온 주입 및/또는 일부 다른 도핑 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 도핑 프로세스는 n 타입 도핑 프로세스 및 p 타입 도핑 프로세스를 포함한다. n 타입 도핑 프로세스는 n 타입 웰을 형성하도록 수행되고, p 타입 도핑 프로세스는 p 타입 웰을 형성하도록 수행된다. p 타입 웰은 예를 들어 주변 웰(404), 하이 사이드 웰(438), 부트스트랩 바디 웰(114), 및 HVMOS 바디 웰(126)을 포함할 수 있고, n 타입 웰은 예를 들어 공유 드리프트 웰(112) 및 HVMOS 드리프트 웰(124)을 포함할 수 있고, 또는 반대로 이루어질 수 있다. 일부 실시예에서, 반도체 기판(402) 위에 패턴을 갖는 마스크를 형성하고, 마스크를 제 자리에 두고 반도체 기판(402) 안으로 이온 주입을 수행하며, 마스크를 제거함으로써, n 타입 및 p 타입 도핑 프로세스의 일부 또는 전부가 각각 수행된다. 마스크는 예를 들어 이온 주입에 의해 형성되어 있는 하나 이상의 웰의 패턴을 가질 수 있고, 예를 들어 포토레지스트, 실리콘 질화물, 또는 일부 다른 재료일 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 격리 구조물(406)이 반도체 기판(402) 위에 형성되며, 후에 형성될 도핑 영역(예컨대, 컨택 영역 및/또는 소스/드레인 영역)에 대한 경계를 정한다. 격리 구조물(406)은 유전체 재료(예컨대, 실리콘 산화물)를 포함하고, 예를 들어 STI 구조물, FOX 구조물, LOCOS 구조물, 또는 일부 다른 격리 구조물일 수 있거나 이를 포함할 수 있다.
하이 사이드 웰(438) 위에, 격리 구조물(406)은 하이 사이드 개구(1302)를 정의한다. 하이 사이드 개구(1302)는 하이 사이드 웰(438)의 대향 측에 있으며, 예를 들어 링 형상의 상부 레이아웃을 가질 수 있다. 부트스트랩 바디 웰(114) 및 공유 드리프트 웰(112) 위에, 격리 구조물(406)은 한 쌍의 로우 사이드 부트스트랩 개구(1304)를 정의한다. 공유 드리프트 웰(112) 위에 그리고 하이 사이드 웰(438)에 인접하게, 격리 구조물(406)은 하이 사이드 부트스트랩 개구(1306)를 정의한다. 하이 사이드 부트스트랩 개구(1302)는 하이 사이드 웰(438)의 대향 측에 있으며, 예를 들어 링 형상의 상부 레이아웃을 가질 수 있다. 하이 사이드 개구(1302) 및 하이 사이드 부트스트랩 개구(1306)에 관련하여 여기에서 사용될 때, 링 형상은 원형 링 형상, 정사각 링 형상, 직사각 링 형상, 삼각 링 형상, 또는 일부 다른 폐쇄 경로 형상일 수 있다. 부트스트랩 바디 웰(114) 위에 그리고 로우 사이드 부트스트랩 개구(1304) 사이에 개재되며, 격리 구조물(406)은 부트스트랩 바디 개구(1308)를 정의한다. HVMOS 드리프트 웰(124)과 HVMOS 바디 웰(126) 사이의 경계 위에, 격리 구조물(406)은 로우 사이드 HVMOS 개구(1310)를 정의한다. HVMOS 드리프트 웰(124) 위에 그리고 격리 링(136)에 인접하게, 격리 구조물(406)은 하이 사이드 HVMOS 개구(1312)를 정의한다. 주변 웰(404) 위에 그리고 HVMOS 드리프트 웰(124)에 인접하게, 격리 구조물(406)은 주변 개구(1314)를 정의한다.
일부 실시예에서, 격리 구조물(406)을 형성하는 프로세스는, 반도체 기판(402)을 덮으며 격리 구조물(406)의 레이아웃을 갖는 마스크(도시되지 않음)를 형성하는 것을 포함한다. 마스크는 예를 들어 실리콘 질화물, 포토레지스트, 또는 일부 다른 적합한 마스크 재료일 수 있다. 그 다음, 마스크를 제 자리에 두고 격리 구조물(406)을 형성하도록 산화 프로세스가 수행되며, 그 후에 마스크는 제거된다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 유전체 층(1402) 및 전도성 층(1404)이 반도체 기판(402) 및 격리 구조물(406) 위에 적층 형성된다. 유전체 층(1402)은 예를 들어 실리콘 산화물, 하프늄 산화물, 또는 일부 다른 유전체이거나 이를 포함할 수 있고, 그리고/또는 전도성 층(1404)은 예를 들어 도핑된 실리콘, 금속, 또는 일부 다른 전도성 재료이거나 이를 포함할 수 있다. 일부 실시예에서, 유전체 층(1402)은 열 산화, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 일부 다른 퇴적 또는 산화 프로세스, 또는 전술한 바의 임의의 조합에 의해 형성된다. 일부 실시예에서, 전도성 층(1404)은 CVD, PVD, 무전해 도금, 전해 도금, 일부 다른 퇴적 또는 도금 프로세스, 또는 전술한 바의 임의의 조합에 의해 형성된다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 유전체 층(1402)(도 14 참조) 및 전도성 층(1404)(도 14 참조)이 패터닝된다. HVMOS 드리프트 웰(124) 위에, 패터닝은, 로우 사이드 HVMOS 개구(1310)에 적층되며 격리 구조물(406)의 측벽을 라이닝하는 HVMOS 게이트 전극(134) 및 HVMOS 게이트 유전체 층(432)을 형성한다. 또한, 패터닝은 하이 사이드 HVMOS 개구(1312)에 격리 구조물(406)의 측벽을 라이닝하는 HVMOS 필드 플레이트(434)를 형성한다. 공유 드리프트 웰(112) 위에, 패터닝은, 로우 사이드 부트스트랩 개구(1304) 중 하나에 적층되며 격리 구조물(406)의 측벽을 라이닝하는 제1 부트스트랩 게이트 전극(122) 및 제1 부트스트랩 게이트 유전체 층(414)을 형성한다. 또한, 패터닝은, 로우 사이드 부트스트랩 개구(1304) 중 또다른 하나에 적층되며 격리 구조물(406)의 측벽을 라이닝하는 제2 부트스트랩 게이트 전극(140) 및 제2 부트스트랩 게이트 유전체 층(426)을 형성한다. 또한, 패터닝은 하이 사이드 부트스트랩 개구(1306)에 격리 구조물(406)의 측벽을 라이닝하는 부트스트랩 필드 플레이트(416)를 형성한다.
일부 실시예에서, 패터닝을 수행하는 프로세스는, 전도성 층(1404) 위에 마스크를 형성하고, 그 후에 마스크를 제 자리에 두고 전도성 층(1404) 및 유전체 층(1402)으로 에칭을 수행하는 것을 포함한다. 마스크는 그 후에 제거되고, 예를 들어 포토레지스트, 실리콘 질화물, 또는 일부 다른 마스크 재료이거나 이를 포함할 수 있다.
일부 실시예에서, 전도성 층(1404)의 패터닝은 또한, 공유 드리프트 웰(112) 및 HVMOS 드리프트 웰(124) 둘 다 위에 나선 구조물(442)을 형성한다. 다른 실시예에서, 나선 구조물(442)은 전도성 층(1404) 및/또는 전도성 층(1404)의 패터닝과는 독립적으로 형성된다. 예를 들어, 제2 전도성 층(도시되지 않음)이 형성되고 그 후에 나선 구조물(442)로 패터닝될 수 있다. 제2 전도성 층은 예를 들어 전도성 층(1404)과 상이한 재료일 수 있고, 그리고/또는 예를 들어 금속, 도핑된 폴리실리콘, 또는 일부 다른 전도성 재료일 수 있다. 또한, 제2 전도성 층은 예를 들어 CVD, PVD, 무전해 도금, 전해 도금, 일부 다른 퇴적 또는 도금 프로세스, 또는 전술한 바의 임의의 조합에 의해 형성될 수 있다. 제2 전도성 층의 패터닝은 예를 들어 포토리소그래피에 의해 그리고/또는 상기 기재된 전도성 층(1404)의 패터닝으로서 수행될 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 반도체 기판에 제1 부트스트랩 드리프트 웰(410) 및 제2 부트스트랩 드리프트 웰(420)을 형성하도록 도핑 프로세스가 수행된다. 제1 부트스트랩 드리프트 웰(410)은 부트스트랩 바디 웰(114) 위에 있으며, 제1 부트스트랩 게이트 전극(122)에 인접한 로우 사이드 부트스트랩 개구(1304) 중의 하나를 통해 형성된다. 제2 부트스트랩 드리프트 웰(420)은 부트스트랩 바디 웰(114) 위에 있으며, 제2 부트스트랩 게이트 전극(140)에 인접한 로우 사이드 부트스트랩 개구(1304) 중의 또다른 하나를 통해 형성된다. 제1 및 제2 부트스트랩 드리프트 웰(410, 420)은 부트스트랩 바디 웰(114)과 반대 도핑 타입을 갖는다.
도핑 프로세스는 예를 들어 이온 주입 및/또는 일부 다른 도핑 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 도핑 프로세스는, 반도체 기판(402) 위에 패턴을 갖는 마스크를 형성하고, 마스크를 제 자리에 두고 반도체 기판(402)으로 이온 주입을 수행하며, 마스크를 제거함으로써, 수행된다. 마스크는 예를 들어 제1 및 제2 부트스트랩 드리프트 웰(410, 420)의 패턴을 가질 수 있고, 예를 들어 포토레지스트, 실리콘 질화물, 또는 일부 다른 재료일 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 반도체 기판(402)에 컨택 영역 및 소스/드레인 영역을 형성하도록 일련의 도핑 프로세스가 수행된다. 주변 컨택 영역(408)이 주변 웰(404) 위에 그리고 주변 개구(1314)를 통해 HVMOS 드리프트 웰(124)에 인접하게 형성된다. 주변 웰(404)은 주변 웰(404)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 하이 사이드 컨택 영역(440)이 하이 사이드 웰(438) 위에 하이 사이드 개구(1302)를 통해 형성된다. 하이 사이드 컨택 영역(440)은 하이 사이드 웰(438)의 대향 측에 있고, 하이 사이드 웰(438)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 일부 실시예에서, 하이 사이드 컨택 영역(440)은 정사각 링 형상, 원형 링 형상, 또는 일부 다른 폐쇄 경로 형상인 상부 레이아웃을 갖는다.
제1 HVMOS 소스/드레인 영역(128) 및 HVMOS 바디 컨택 영역(132)이 HVMOS 바디 웰(126) 위에 로우 사이드 HVMOS 개구(1310)를 통해 형성된다. 제2 HVMOS 소스/드레인 영역(130)이 HVMOS 드리프트 웰(124) 위에 하이 사이드 HVMOS 개구(1312)를 통해 형성된다. 제1 및 제2 HVMOS 소스/드레인 영역(128, 130)은 HVMOS 드리프트 웰(124)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. HVMOS 바디 컨택 영역(132)은, HVMOS 바디 웰(126)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 제1 및 제2 HVMOS 소스/드레인 영역(128, 130), HVMOS 바디 컨택 영역(132), HVMOS 게이트 전극(134), 및 HVMOS 필드 플레이트(434)는 HVMOS 바디 웰(126) 및 HVMOS 드리프트 웰(124) 상의 HVMOS 디바이스(106A)를 적어도 부분적으로 정의한다.
제1 부트스트랩 소스/드레인 영역(116)이 제1 부트스트랩 드리프트 웰(410) 위에 로우 사이드 부트스트랩 개구(1304) 중의 하나를 통해 형성된다. 제2 부트스트랩 소스/드레인 영역(118)이 공유 드리프트 웰(112) 위에 하이 사이드 부트스트랩 개구(1306)를 통해 형성된다. 제3 부트스트랩 소스/드레인 영역(138)이 제2 부트스트랩 드리프트 웰(420) 위에 로우 사이드 부트스트랩 개구(1304) 중의 또다른 하나를 통해 형성된다. 부트스트랩 바디 컨택 영역(120)이 부트스트랩 바디 웰(114) 위에 부트스트랩 바디 개구(1308)를 통해 형성된다. 제1, 제2 및 제3 부트스트랩 소스/드레인 영역(116, 118, 138)은, 공유 드리프트 웰(112) 및 제1 및 제2 부트스트랩 드리프트 웰(410, 420)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 부트스트랩 바디 컨택 영역(120)은 부트스트랩 바디 웰(114)과 동일한 도핑 타입이지만 더 높은 도핑 농도를 갖는다. 제1, 제2 및 제3 부트스트랩 소스/드레인 영역(116, 118, 138), 부트스트랩 바디 컨택 영역(120), 제1 및 제2 부트스트랩 게이트 전극(122, 140), 및 부트스트랩 필드 플레이트(416)는 부트스트랩 바디 웰(114) 및 공유 드리프트 웰(112) 상의 부트스트랩 MOS 디바이스(102)를 적어도 부분적으로 정의한다.
도 17의 도핑 프로세스는 예를 들어 이온 주입 및/또는 일부 다른 도핑 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 도핑 프로세스는 n 타입 도핑 프로세스 및 p 타입 도핑 프로세스를 포함한다. 일부 실시예에서, 도핑 프로세스의 각각은, 반도체 기판(402) 위에 패턴을 갖는 마스크를 형성하고, 마스크를 제 자리에 두고 반도체 기판(402)으로 이온 주입을 수행하며, 마스크를 제거함으로써, 수행된다. 마스크는 예를 들어 이온 주입에 의해 형성되어 있는 하나 이상의 컨택 및/또는 소스/드레인 영역의 패턴을 가질 수 있고, 예를 들어 포토레지스트, 실리콘 질화물, 또는 일부 다른 재료일 수 있다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 반도체 기판(402) 위에 적층된 복수의 전도성 와이어(444) 및 복수의 전도성 비아(446)를 형성하도록 BEOL(back-end-of-line) 금속화(metallization) 프로세스가 수행된다. 설명을 쉽게 하기 위해, 전도성 와이어(444)의 일부만 444로 표기되어 있고, 전도성 비아(446)의 일부만 446으로 표기되어 있다. 전도성 와이어(444) 및 전도성 비아(446)는, 다양한 소스/드레인 영역(예컨대, 제1 부트스트랩 소스/드레인 영역(116)), 다양한 컨택 영역(예컨대, 하이 사이드 컨택 영역(440)), 다양한 필드 플레이트(예컨대, 부트스트랩 필드 플레이트(416)), 다양한 게이트 전극(예컨대, HVMOS 게이트 전극(134)) 및 나선 구조물(442)을 상호접속시키는 전도성 경로를 정의한다. 전도성 와이어(444) 및 전도성 비아(446)는 예를 들어 구리, 알루미늄 구리, 알루미늄, 텅스텐, 일부 다른 전도성 재료, 또는 전술한 바의 임의의 조합일 수 있거나 또는 이를 포함할 수 있다.
일부 실시예에서, 도 17의 구조물을 덮는 층간 유전체(ILD; interlayer dielectric) 층(도시되지 않음)을 형성하고, ILD 층의 상부 표면에 대해 평탄화를 수행하고, 전도성 비아(446)에 대응하는 비아 개구를 정의하도록 ILD 층을 패터닝함으로써, 전도성 비아(446)가 형성된다. ILD 층을 덮으며 비아 개구를 채우는 전도성 층(도시되지 않음)이 형성된다. 전도성 층의 상부 표면이 ILD 층의 상부 표면과 대략 동등할 때까지 전도성 층의 상부 표면에 대해 평탄화가 수행되며, 그에 의해 전도성 층으로부터 전도성 비아(446)를 형성한다. 그 다음, 전도성 비아(446)를 형성하기 위한 상기 기재된 프로세스가 전도성 와이어(444)에 대하여 반복된다.
도 19를 참조하면, 도 12 내지 도 18의 방법의 일부 실시예의 흐름도(1900)가 제공된다.
1902에서, 하이 사이드 웰, 부트스트랩 바디 웰, 공유 드리프트 웰, HVMOS 바디 웰, HVMOS 드리프트 웰, 및 주변 웰을 형성하도록 일련의 도핑 프로세스가 수행된다. 공유 드리프트 웰은 하이 사이드 웰 및 부트스트랩 바디 웰을 둘러쌀 것이다. HVMOS 드리프트 웰은 HVMOS 바디 웰을 둘러싼다. 공유 및 HVMOS 드리프트 웰은 링 형상의 패턴으로 경계를 이룬다. 주변 웰은 공유 드리프트 웰로부터 HVMOS 드리프트 웰을 분리하는 격리 링을 포함한다. 예를 들어 도 12를 참조하자.
1904에서, 격리 구조물이 반도체 기판 위에 형성되며, 이후에 형성되는 도핑 영역에 대한 경계를 정한다. 예를 들어 도 13을 참조하자.
1906에서, 유전체 층 및 전도성 층이 반도체 기판 및 격리 구조물 상에 형성된다. 예를 들어 도 14를 참조하자.
1908에서, 유전체 층 및 전도성 층은 게이트 전극, 필드 플레이트 및 나선 구조물로 패터닝된다. 부트스트랩 게이트 전극이 공유 드리프트 웰과 부트스트랩 바디 웰 사이의 PN 접합 위에 있다. HVMOS 게이트 전극이 HVMOS 드리프트 웰과 HVMOS 바디 웰 사이의 PN 접합 위에 있다. 나선 구조물은 제조 중인 부트스트랩 MOS 디바이스, 제조 중인 HVJT 디바이스, 및 제조 중인 HVMOS 디바이스에 의해 공유된다. 예를 들어 도 15를 참조하자.
1910에서, 부트스트랩 바디 웰 위에 부트스트랩 드리프트 웰을 형성하도록 도핑 프로세스가 수행된다. 예를 들어 도 16을 참조하자.
1912에서, 소스/드레인 영역 및 컨택 영역을 형성하도록 일련의 도핑 프로세스가 수행된다. HVMOS 소스/드레인 영역 및 HVMOS 바디 컨택 영역이 HVMOS 바디 웰 및 HVMOS 드리프트 웰 상에 각각 형성된다. 부트스트랩 소스/드레인 영역 및 부트스트랩 바디 컨택 영역이 공유 드리프트 웰, 부트스트랩 드리프트 웰, 및 부트스트랩 바디 웰 상에 각각 형성된다. 주변 컨택 영역이 주변 웰 상에 형성된다. 예를 들어 도 17을 참조하자.
1914에서, 소스/드레인 영역, 컨택 영역, 게이트 전극, 필드 플레이트, 및 나선 구조물을 상호접속시키는 복수의 전도성 와이어 및 복수의 전도성 비아를 형성하도록 금속화가 수행된다. 예를 들어 도 18을 참조하자.
도 19의 흐름도(1900)는 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시된 동작 전부가 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되는 것이 아닐 수 있고, 여기에 도시된 동작 중의 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에서, 본 출원은, 집적 회로에 있어서, 반도체 기판; 상기 반도체 기판 내의 드리프트 웰로서, 제1 도핑 타입을 갖고 링 형상의 상부 레이아웃을 갖는, 상기 드리프트 웰; 상기 드리프트 웰 상의 제1 스위칭 디바이스; 상기 드리프트 웰의 측벽에서의 오목부에 있는, 상기 반도체 기판 상의 제2 스위칭 디바이스; 및 상기 반도체 기판 내의, 상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰을 포함하고, 상기 주변 웰은 상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 제2 스위칭 디바이스를 상기 드리프트 웰로부터 분리하는 것인 집적 회로를 제공한다. 일부 실시예에서, 상기 제1 스위칭 디바이스는 복수의 게이트 전극을 포함하고, 상기 게이트 전극의 각각은 상기 드리프트 웰에 의해 부분적으로 정의된 PN 접합 위에 있다. 일부 실시예에서, 상기 제1 스위칭 디바이스는, 상기 드리프트 웰 위의 바디 웰로서, 상기 제2 도핑 타입을 갖고 상기 드리프트 웰에 의해 상기 주변 웰로부터 이격되는, 상기 바디 웰; 상기 바디 웰 위의 제1 소스/드레인 영역; 상기 드리프트 웰 위에 있으며 상기 바디 웰로부터 이격된 제2 소스/드레인 영역; 및 상기 제1 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 바디 웰에 접촉하는 PN 접합 위의 게이트 전극을 포함한다. 일부 실시예에서, 집적 회로는, 상기 바디 웰 위의 제3 소스/드레인 영역; 및 상기 제3 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 바디 웰에 접촉하는 제2 PN 접합 위의 제2 게이트 전극을 더 포함하고, 상기 PN 접합 및 상기 제2 PN 접합은 상기 바디 웰의 대향 측에 있다. 일부 실시예에서, 집적 회로는, 상기 드리프트 웰 위의 제2 바디 웰로서, 상기 제2 바디 웰은 상기 드리프트 웰에 의해 상기 바디 웰 및 상기 주변 웰로부터 분리되고, 상기 바디 웰은 상기 제2 바디 웰과 상기 제2 소스/드레인 영역 사이에 있는 것인, 상기 제2 바디 웰; 상기 제2 바디 웰 위의 제4 소스/드레인 영역; 및 상기 제4 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 제2 바디 웰과 접촉하는 PN 접합 위의 제3 게이트 전극을 더 포함한다. 일부 실시예에서, 상기 반도체 기판이 RESURF(reduced surface field) 구조물을 정의하는 p 타입 및 n 타입 영역들의 교대하는 스택을 갖도록, 상기 바디 웰은 상기 제2 스위칭 디바이스를 향해 상기 드리프트 웰 안으로 측방향으로 돌출한다. 일부 실시예에서, 집적 회로는, 상기 드리프트 웰의 상기 측벽 또는 상기 드리프트 웰의 또다른 측벽에서의 제2 오목부에 있는, 상기 반도체 기판 상의 제3 스위칭 디바이스를 더 포함한다. 일부 실시예에서, 상기 제1 및 제2 스위칭 디바이스는 LDMOS(laterally diffused metal-oxide-semiconductor) 트랜지스터이다. 일부 실시예에서, 상기 주변 웰과 상기 드리프트 웰은 링 형상의 PN 접합에서 직접 접촉한다. 일부 실시예에서, 집적 회로는, 상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스 위의 나선 구조물을 더 포함하고, 상기 나선 구조물은 전도성이며, 연속적인 나선형 상부 레이아웃을 갖는다.
일부 실시예에서, 본 출원은, 또다른 집적 회로에 있어서, 기판; 상기 기판 내의 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 및 제2 드리프트 웰은 제1 도핑 타입을 갖고, 상기 제1 드리프트 웰은 링 형상이며, 상기 제2 드리프트 웰은 상기 제1 드리프트 웰의 측부 안으로 리세싱되는 것인, 상기 제1 및 제2 드리프트 웰; 상기 기판 내의, 제2 도핑 타입을 갖는 주변 웰로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대인 것인, 상기 주변 웰; 상기 기판 내의 제1 바디 웰 및 제2 바디 웰로서, 상기 제1 및 제2 바디 웰은 상기 제2 도핑 타입을 갖고 각각 상기 제1 및 제2 드리프트 웰 위에 있으며, 상기 제1 및 제2 바디 웰은 각각 상기 제1 및 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 것인, 상기 제1 및 제2 바디 웰; 상기 제1 드리프트 웰과 상기 제1 바디 웰 사이의 경계 위의 제1 게이트 전극; 및 상기 제2 드리프트 웰과 상기 제2 바디 웰 사이의 경계 위의 제2 게이트 전극을 포함하는 집적 회로를 제공한다. 일부 실시예에서, 집적 회로는, 상기 기판 내의, 상기 제2 도핑 타입을 갖는 하이 사이드 웰을 더 포함하고, 상기 하이 사이드 웰은 상기 제1 드리프트 웰 위에 있으며 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되고, 상기 제1 드리프트 웰은 상기 하이 사이드 웰을 에워싸도록, 상기 하이 사이드 웰의 경계를 따라, 링 형상의 경로로 측방향으로 연장한다. 일부 실시예에서, 집적 회로는, 상기 제1 드리프트 웰 위에 있으며 상기 하이 사이드 웰과 접하는 제1 컨택 영역으로서, 상기 제1 드리프트 웰보다 높은 도핑 농도를 갖는, 상기 제1 컨택 영역; 및 상기 하이 사이드 웰 위의 제2 컨택 영역을 더 포함하고, 상기 제2 컨택 영역은 상기 하이 사이드 웰보다 높은 도핑 농도를 갖고, 상기 제1 및 제2 컨택 영역은 링 형상이며 각각 반대 도핑 타입을 갖는다. 일부 실시예에서, 집적 회로는, 상기 제1 바디 웰 위의 한 쌍의 제1 소스/드레인 영역; 상기 제1 드리프트 웰 위에 있으며 상기 제1 바디 웰로부터 측방향으로 이격된 제2 소스/드레인 영역; 및 상기 제1 드리프트 웰과 상기 제1 바디 웰 사이의 또다른 경계 위의 제3 게이트 전극을 더 포함하고, 상기 제3 게이트 전극은 상기 제1 소스/드레인 영역 중의 하나와 접하고, 상기 제1 게이트 전극은 상기 제1 소스/드레인 영역 중의 다른 하나와 접한다. 일부 실시예에서, 집적 회로는, 상기 제1 드리프트 웰 위에 있으며 상기 제2 도핑 타입을 갖는 제3 바디 웰로서, 상기 제3 바디 웰은 상기 제1 드리프트 웰에 의해 상기 주변 웰 및 상기 제1 드리프트 웰로부터 이격되고, 상기 제3 게이트 전극은 상기 제1 및 제3 바디 웰 둘 다의 위에 있는 것인, 상기 제3 바디 웰; 상기 제3 바디 웰 위의 제3 소스/드레인 영역; 및 상기 제3 소스/드레인 영역과 접하며, 상기 제1 드리프트 웰이 상기 제2 바디 웰에 접촉하는 PN 접합 위의 제4 게이트 전극을 더 포함한다. 일부 실시예에서, 집적 회로는, 상기 제1 및 제2 드리프트 웰 둘 다의 위의 나선 구조물을 더 포함하고, 상기 나선 구조물은 전도성이며, 연속적인 나선형 상부 레이아웃을 갖는다. 일부 실시예에서, 상기 기판이 제1 RESURF(reduced surface field) 구조물을 정의하는 p 타입 및 n 타입 영역들의 제1 교대하는 스택을 갖도록, 상기 제1 바디 웰은 상기 제2 드리프트 웰을 향해 상기 제1 드리프트 웰 안으로 측방향으로 돌출하고, 상기 기판이 제2 RESURF 구조물을 정의하는 p 타입 및 n 타입 영역들의 제2 교대하는 스택을 갖도록, 상기 제2 바디 웰은 상기 제1 드리프트 웰을 향해 상기 제2 드리프트 웰 안으로 측방향으로 돌출한다. 일부 실시예에서, 상기 주변 웰과 상기 제1 드리프트 웰은 제1 링 형상의 PN 접합에서 직접 접촉하고, 상기 주변 웰과 상기 제2 드리프트 웰은 제2 링 형상의 PN 접합에서 직접 접촉하며, 상기 제1 링 형상의 PN 접합은 상기 제2 링 형상의 PN 접합 주위에 따른다.
일부 실시예에서, 본 출원은, 집적 회로를 제조하는 방법에 있어서, 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 드리프트 웰은 링 형상의 상부 레이아웃을 갖고, 상기 제2 드리프트 웰은 상기 링 형상의 상부 레이아웃에서의 오목부에 있는 것인, 상기 제1 및 제2 드리프트 웰; 상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰로서, 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하는, 상기 주변 웰; 및 상기 제2 도핑 타입을 가지며, 각각 상기 제1 및 제2 드리프트 웰 위에 있는 제1 바디 웰 및 제2 바디 웰로서, 상기 주변 웰로부터 이격되는, 상기 제1 및 제2 바디 웰을 형성하도록 기판에 일련의 도핑 프로세스를 수행하는 단계; 상기 기판 위에 전도성 층을 퇴적하는 단계; 및 제1 PN 접합 및 제2 PN 접합 상에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 전도성 층을 패터닝하는 단계를 포함하고, 상기 제1 PN 접합은 상기 제1 드리프트 웰 및 상기 제1 바디 웰에 의해 정의되고, 상기 제2 PN 접합은 상기 제2 드리프트 웰 및 상기 제2 바디 웰에 의해 정의된다. 일부 실시예에서, 방법은 상기 제1 및 제2 드리프트 웰 위의 링 형상의 격리 구조물을 형성하는 단계를 더 포함하며, 상기 전도성 층은 상기 격리 구조물 위에 퇴적되고, 상기 패터닝은 상기 링 형상의 격리 구조물 위의 나선 구조물을 형성한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로에 있어서,
반도체 기판;
상기 반도체 기판 내의 드리프트 웰(drift well)로서, 제1 도핑 타입을 갖고 링 형상의 상부 레이아웃을 갖는, 상기 드리프트 웰;
상기 드리프트 웰 상의 제1 스위칭 디바이스;
상기 드리프트 웰의 측벽에서의 오목부(indent)에 있는, 상기 반도체 기판 상의 제2 스위칭 디바이스; 및
상기 반도체 기판 내의, 상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰(peripheral well)을 포함하고,
상기 주변 웰은 상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 제2 스위칭 디바이스를 상기 드리프트 웰로부터 분리하는 것인 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 제1 스위칭 디바이스는 복수의 게이트 전극을 포함하고, 상기 게이트 전극의 각각은 상기 드리프트 웰에 의해 부분적으로 정의된 PN 접합 위에 있는 것인 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 제1 스위칭 디바이스는,
상기 드리프트 웰 위의 바디 웰로서, 상기 제2 도핑 타입을 갖고 상기 드리프트 웰에 의해 상기 주변 웰로부터 이격되는, 상기 바디 웰;
상기 바디 웰 위의 제1 소스/드레인 영역;
상기 드리프트 웰 위에 있으며 상기 바디 웰로부터 이격된 제2 소스/드레인 영역; 및
상기 제1 소스/드레인 영역과 접하며(bordering) 상기 드리프트 웰이 상기 바디 웰에 접촉하는(contact) PN 접합 위의 게이트 전극을 포함하는 것인 집적 회로.
실시예 4. 실시예 3에 있어서,
상기 바디 웰 위의 제3 소스/드레인 영역; 및
상기 제3 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 바디 웰에 접촉하는 제2 PN 접합 위의 제2 게이트 전극을 더 포함하고,
상기 PN 접합 및 상기 제2 PN 접합은 상기 바디 웰의 대향 측에 있는 것인 집적 회로.
실시예 5. 실시예 4에 있어서,
상기 드리프트 웰 위의 제2 바디 웰로서, 상기 제2 바디 웰은 상기 드리프트 웰에 의해 상기 바디 웰 및 상기 주변 웰로부터 분리되고, 상기 바디 웰은 상기 제2 바디 웰과 상기 제2 소스/드레인 영역 사이에 있는 것인, 상기 제2 바디 웰;
상기 제2 바디 웰 위의 제4 소스/드레인 영역; 및
상기 제4 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 제2 바디 웰과 접촉하는 PN 접합 위의 제3 게이트 전극을 더 포함하는 집적 회로.
실시예 6. 실시예 3에 있어서, 상기 반도체 기판이 RESURF(reduced surface field) 구조물을 정의하는 p 타입 및 n 타입 영역들의 교대하는 스택을 갖도록, 상기 바디 웰은 상기 제2 스위칭 디바이스를 향해 상기 드리프트 웰 안으로 측방향으로 돌출하는 것인 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 드리프트 웰의 상기 측벽 또는 상기 드리프트 웰의 또다른 측벽에서의 제2 오목부에 있는, 상기 반도체 기판 상의 제3 스위칭 디바이스를 더 포함하는 집적 회로.
실시예 8. 실시예 1에 있어서, 상기 제1 및 제2 스위칭 디바이스는 LDMOS(laterally diffused metal-oxide-semiconductor) 트랜지스터인 것인 집적 회로.
실시예 9. 실시예 1에 있어서, 상기 주변 웰과 상기 드리프트 웰은 링(ring) 형상의 PN 접합에서 직접 접촉하는 것인 집적 회로.
실시예 10. 실시예 1에 있어서,
상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스 위의 나선 구조물(spiral structure)을 더 포함하고,
상기 나선 구조물은 전도성이며, 연속적인 나선형 상부 레이아웃을 갖는 것인 집적 회로.
실시예 11. 집적 회로에 있어서,
기판;
상기 기판 내의 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 및 제2 드리프트 웰은 제1 도핑 타입을 갖고, 상기 제1 드리프트 웰은 링 형상이며, 상기 제2 드리프트 웰은 상기 제1 드리프트 웰의 측부 안으로 리세싱되는 것인, 상기 제1 및 제2 드리프트 웰;
상기 기판 내의, 제2 도핑 타입을 갖는 주변 웰로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대인 것인, 상기 주변 웰;
상기 기판 내의 제1 바디 웰 및 제2 바디 웰로서, 상기 제1 및 제2 바디 웰은 상기 제2 도핑 타입을 갖고 각각 상기 제1 및 제2 드리프트 웰 위에 있으며, 상기 제1 및 제2 바디 웰은 각각 상기 제1 및 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 것인, 상기 제1 및 제2 바디 웰;
상기 제1 드리프트 웰과 상기 제1 바디 웰 사이의 경계 위의 제1 게이트 전극; 및
상기 제2 드리프트 웰과 상기 제2 바디 웰 사이의 경계 위의 제2 게이트 전극을 포함하는 집적 회로.
실시예 12. 실시예 11에 있어서,
상기 기판 내의, 상기 제2 도핑 타입을 갖는 하이 사이드(high side) 웰을 더 포함하고,
상기 하이 사이드 웰은 상기 제1 드리프트 웰 위에 있으며 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되고, 상기 제1 드리프트 웰은 상기 하이 사이드 웰을 에워싸도록, 상기 하이 사이드 웰의 경계를 따라, 링 형상의 경로로 측방향으로 연장하는 것인 집적 회로.
실시예 13. 실시예 12에 있어서,
상기 제1 드리프트 웰 위에 있으며 상기 하이 사이드 웰과 접하는 제1 컨택 영역으로서, 상기 제1 드리프트 웰보다 높은 도핑 농도를 갖는, 상기 제1 컨택 영역; 및
상기 하이 사이드 웰 위의 제2 컨택 영역을 더 포함하고,
상기 제2 컨택 영역은 상기 하이 사이드 웰보다 높은 도핑 농도를 갖고, 상기 제1 및 제2 컨택 영역은 링 형상이며 각각 반대 도핑 타입을 갖는 것인 집적 회로.
실시예 14. 실시예 11에 있어서,
상기 제1 바디 웰 위의 한 쌍의 제1 소스/드레인 영역;
상기 제1 드리프트 웰 위에 있으며 상기 제1 바디 웰로부터 측방향으로 이격된 제2 소스/드레인 영역; 및
상기 제1 드리프트 웰과 상기 제1 바디 웰 사이의 또다른 경계 위의 제3 게이트 전극을 더 포함하고,
상기 제3 게이트 전극은 상기 제1 소스/드레인 영역 중의 하나와 접하고, 상기 제1 게이트 전극은 상기 제1 소스/드레인 영역 중의 다른 하나와 접하는 것인 집적 회로.
실시예 15. 실시예 14에 있어서,
상기 제1 드리프트 웰 위에 있으며 상기 제2 도핑 타입을 갖는 제3 바디 웰로서, 상기 제3 바디 웰은 상기 제1 드리프트 웰에 의해 상기 주변 웰 및 상기 제1 드리프트 웰로부터 이격되고, 상기 제3 게이트 전극은 상기 제1 및 제3 바디 웰 둘 다의 위에 있는 것인, 상기 제3 바디 웰;
상기 제3 바디 웰 위의 제3 소스/드레인 영역; 및
상기 제3 소스/드레인 영역과 접하며, 상기 제1 드리프트 웰이 상기 제2 바디 웰에 접촉하는 PN 접합 위의 제4 게이트 전극을 더 포함하는 집적 회로.
실시예 16. 실시예 11에 있어서,
상기 제1 및 제2 드리프트 웰 둘 다의 위의 나선 구조물을 더 포함하고,
상기 나선 구조물은 전도성이며, 연속적인 나선형 상부 레이아웃을 갖는 것인 집적 회로.
실시예 17. 실시예 11에 있어서, 상기 기판이 제1 RESURF(reduced surface field) 구조물을 정의하는 p 타입 및 n 타입 영역들의 제1 교대하는 스택을 갖도록, 상기 제1 바디 웰은 상기 제2 드리프트 웰을 향해 상기 제1 드리프트 웰 안으로 측방향으로 돌출하고, 상기 기판이 제2 RESURF 구조물을 정의하는 p 타입 및 n 타입 영역들의 제2 교대하는 스택을 갖도록, 상기 제2 바디 웰은 상기 제1 드리프트 웰을 향해 상기 제2 드리프트 웰 안으로 측방향으로 돌출하는 것인 집적 회로.
실시예 18. 실시예 11에 있어서, 상기 주변 웰과 상기 제1 드리프트 웰은 제1 링 형상의 PN 접합에서 직접 접촉하고, 상기 주변 웰과 상기 제2 드리프트 웰은 제2 링 형상의 PN 접합에서 직접 접촉하며, 상기 제1 링 형상의 PN 접합은 상기 제2 링 형상의 PN 접합 주위에 따르는 것인 집적 회로.
실시예 19. 집적 회로를 제조하는 방법에 있어서,
제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 드리프트 웰은 링 형상의 상부 레이아웃을 갖고, 상기 제2 드리프트 웰은 상기 링 형상의 상부 레이아웃에서의 오목부에 있는 것인, 상기 제1 및 제2 드리프트 웰;
상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰로서, 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하는, 상기 주변 웰; 및
상기 제2 도핑 타입을 가지며, 각각 상기 제1 및 제2 드리프트 웰 위에 있는 제1 바디 웰 및 제2 바디 웰로서, 상기 주변 웰로부터 이격되는, 상기 제1 및 제2 바디 웰
을 형성하도록 기판에 일련의 도핑 프로세스를 수행하는 단계;
상기 기판 위에 전도성 층을 퇴적하는 단계; 및
제1 PN 접합 및 제2 PN 접합 상에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 전도성 층을 패터닝하는 단계를 포함하고,
상기 제1 PN 접합은 상기 제1 드리프트 웰 및 상기 제1 바디 웰에 의해 정의되고, 상기 제2 PN 접합은 상기 제2 드리프트 웰 및 상기 제2 바디 웰에 의해 정의되는 것인, 집적 회로를 제조하는 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 및 제2 드리프트 웰 위의 링 형상의 격리(isolation) 구조물을 형성하는 단계를 더 포함하며, 상기 전도성 층은 상기 격리 구조물 위에 퇴적되고, 상기 패터닝은 상기 링 형상의 격리 구조물 위의 나선 구조물을 형성하는 것인, 집적 회로를 제조하는 방법.

Claims (10)

  1. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 내의 드리프트 웰(drift well)로서, 제1 도핑 타입을 갖고 링 형상의 상부 레이아웃을 갖는, 상기 드리프트 웰;
    상기 드리프트 웰 상의 제1 스위칭 디바이스;
    상기 드리프트 웰의 측벽에서의 오목부(indent)에 있는, 상기 반도체 기판 상의 제2 스위칭 디바이스; 및
    상기 반도체 기판 내의, 상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰(peripheral well)을 포함하고,
    상기 주변 웰은 상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 제2 스위칭 디바이스를 상기 드리프트 웰로부터 분리하는 것인 집적 회로.
  2. 청구항 1에 있어서, 상기 제1 스위칭 디바이스는 복수의 게이트 전극을 포함하고, 상기 게이트 전극의 각각은 상기 드리프트 웰에 의해 부분적으로 정의된 PN 접합 위에 있는 것인 집적 회로.
  3. 청구항 1에 있어서, 상기 제1 스위칭 디바이스는,
    상기 드리프트 웰 위의 바디 웰로서, 상기 제2 도핑 타입을 갖고 상기 드리프트 웰에 의해 상기 주변 웰로부터 이격되는, 상기 바디 웰;
    상기 바디 웰 위의 제1 소스/드레인 영역;
    상기 드리프트 웰 위에 있으며 상기 바디 웰로부터 이격된 제2 소스/드레인 영역; 및
    상기 제1 소스/드레인 영역과 접하며(bordering) 상기 드리프트 웰이 상기 바디 웰에 접촉하는(contact) PN 접합 위의 게이트 전극을 포함하는 것인 집적 회로.
  4. 청구항 3에 있어서,
    상기 바디 웰 위의 제3 소스/드레인 영역; 및
    상기 제3 소스/드레인 영역과 접하며 상기 드리프트 웰이 상기 바디 웰에 접촉하는 제2 PN 접합 위의 제2 게이트 전극을 더 포함하고,
    상기 PN 접합 및 상기 제2 PN 접합은 상기 바디 웰의 대향 측에 있는 것인 집적 회로.
  5. 청구항 1에 있어서,
    상기 드리프트 웰의 상기 측벽 또는 상기 드리프트 웰의 또다른 측벽에서의 제2 오목부에 있는, 상기 반도체 기판 상의 제3 스위칭 디바이스를 더 포함하는 집적 회로.
  6. 청구항 1에 있어서, 상기 제1 및 제2 스위칭 디바이스는 LDMOS(laterally diffused metal-oxide-semiconductor) 트랜지스터인 것인 집적 회로.
  7. 청구항 1에 있어서, 상기 주변 웰과 상기 드리프트 웰은 링(ring) 형상의 PN 접합에서 직접 접촉하는 것인 집적 회로.
  8. 청구항 1에 있어서,
    상기 드리프트 웰, 상기 제1 스위칭 디바이스, 및 상기 제2 스위칭 디바이스 위의 나선 구조물(spiral structure)을 더 포함하고,
    상기 나선 구조물은 전도성이며, 연속적인 나선형 상부 레이아웃을 갖는 것인 집적 회로.
  9. 집적 회로에 있어서,
    기판;
    상기 기판 내의 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 및 제2 드리프트 웰은 제1 도핑 타입을 갖고, 상기 제1 드리프트 웰은 링 형상이며, 상기 제2 드리프트 웰은 상기 제1 드리프트 웰의 측부 안으로 리세싱되는 것인, 상기 제1 및 제2 드리프트 웰;
    상기 기판 내의, 제2 도핑 타입을 갖는 주변 웰로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대인 것인, 상기 주변 웰;
    상기 기판 내의 제1 바디 웰 및 제2 바디 웰로서, 상기 제1 및 제2 바디 웰은 상기 제2 도핑 타입을 갖고 각각 상기 제1 및 제2 드리프트 웰 위에 있으며, 상기 제1 및 제2 바디 웰은 각각 상기 제1 및 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 것인, 상기 제1 및 제2 바디 웰;
    상기 제1 드리프트 웰과 상기 제1 바디 웰 사이의 경계 위의 제1 게이트 전극; 및
    상기 제2 드리프트 웰과 상기 제2 바디 웰 사이의 경계 위의 제2 게이트 전극을 포함하는 집적 회로.
  10. 집적 회로를 제조하는 방법에 있어서,
    제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰로서, 상기 제1 드리프트 웰은 링 형상의 상부 레이아웃을 갖고, 상기 제2 드리프트 웰은 상기 링 형상의 상부 레이아웃에서의 오목부에 있는 것인, 상기 제1 및 제2 드리프트 웰;
    상기 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 주변 웰로서, 상기 제1 및 제2 드리프트 웰을 둘러싸며 분리하는, 상기 주변 웰; 및
    상기 제2 도핑 타입을 가지며, 각각 상기 제1 및 제2 드리프트 웰 위에 있는 제1 바디 웰 및 제2 바디 웰로서, 상기 주변 웰로부터 이격되는, 상기 제1 및 제2 바디 웰
    을 형성하도록 기판에 일련의 도핑 프로세스를 수행하는 단계;
    상기 기판 위에 전도성 층을 퇴적하는 단계; 및
    제1 PN 접합 및 제2 PN 접합 상에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 전도성 층을 패터닝하는 단계를 포함하고,
    상기 제1 PN 접합은 상기 제1 드리프트 웰 및 상기 제1 바디 웰에 의해 정의되고, 상기 제2 PN 접합은 상기 제2 드리프트 웰 및 상기 제2 바디 웰에 의해 정의되는 것인, 집적 회로를 제조하는 방법.
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