CN103258814B - 一种集成电路芯片esd防护用ldmos scr器件 - Google Patents

一种集成电路芯片esd防护用ldmos scr器件 Download PDF

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一种集成电路芯片ESD防护用LDMOS SCR器件，属于电子技术领域。本发明在传统集成电路芯片ESD防护用LDMOS SCR结构基础上集成一个低压MOS器件，通过所述低压MOS器件来限制内嵌SCR阳极注入的空穴电流，从而提高维持电压Vhold值，提高了器件在高压应用中的闩锁免疫能力；而且该新型结构相比于普通LDMOS器件而言，由于集成了SCR器件，其抗ESD能力得到增强；同时，本发明与Bipolar CMOS DMOS工艺兼容。

Description

一种集成电路芯片ESD防护用LDMOS SCR器件
技术领域
本发明属于电子技术领域，涉及半导体集成电路芯片的静电放电（ElectroStatic Discharge，简称为ESD）保护电路设计技术，尤指一种用于ESD防护的内嵌SCR（Silicon ControlledRectifier，可控硅整流器，简称SCR）的LDMOS结构。
背景技术
在智能功率集成电路领域，LDMOS（Lateral Double-diffused MOS transistor）功率管被广泛应用于输出驱动级。图1为传统的LDMOS结构图。尽管LDMOS的器件尺寸很大，但是它很容易被ESD现象损坏，这是由于LDMOS功率管的多指结构的寄生BJT的不均匀开启和电流集边效应使得其ESD性能不高，因此需要增加额外ESD保护电路。
如图2所示，为了改善LDMOS的抗ESD性能，可以采用内嵌SCR的LDMOS结构(LDMOS SCR)，即在传统的LDMOS结构中的漏端增加一个P+注入区来增加一个寄生的SCR，利用SCR优越的ESD性能来泄放大电流。然而，这种LDMOS SCR结构的维持电压Vhold相比于普通LDMOS的Vhold电压值大大降低，远低于高压功率管的电源电压，从而易导致器件正常工作时发生闩锁（latch_up），使得器件不受前级驱动的控制，甚至导致器件损毁。
发明内容
为了改善传统集成电路芯片ESD防护用LDMOS SCR器件的维持电压Vhold值较低的缺点，本发明提出了一种新型集成电路芯片ESD防护用LDMOS SCR结构，即在传统集成电路芯片ESD防护用LDMOS SCR结构基础上集成一个低压MOS器件，通过所述低压MOS器件来限制内嵌SCR阳极注入的空穴电流，从而提高维持电压Vhold值。
本发明详细技术方案：
一种集成电路芯片ESD防护用LDMOS SCR器件，如图3所示，包括一个nLDMOS器件；所述nLDMOS器件包括并排位于衬底表面的N型漂移区和P型基区，其中N型漂移区和P型基区相互接触或不接触；所述P型基区中具有与源极金属相连的N+源区和P+接触区，其中N+源区和P+接触区相互接触或不接触；所述N型漂移区表面远离P型基区的一侧具有与漏极金属相连的N+漏区；所述N+源区和N型漂移区之间的P型基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极。所述nLDMOS器件的N型漂移区还具有一个P阱，P阱的存在应保证nLDMOS器件的N+漏区与N型漂移区和P阱两者均接触；所述P阱中具有第二N+源区和第二P+接触区，其中第二N+源区靠近nLDMOS器件的N+漏区，而第二P+接触区远离nLDMOS器件的N+漏区，nLDMOS器件的N+漏区与第二N+源区之间的P阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由P阱、nLDMOS器件的N+漏区、第二N+源区、第二P+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压NMOS器件，其中第二N+源区和第二P+接触区与低压NMOS器件的源极金属相连。
上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更靠近nLDMOS器件的P型基区（如图3所示）。
上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更远离nLDMOS器件的P型基区（如图4所示）。
本发明提供的集成电路芯片ESD防护用LDMOS SCR器件具有的积极效果：
本发明提供的集成电路芯片ESD防护用LDMOS SCR器件利用集成的低压MOS器件限制空穴电流或电子电流向SCR的注入来提高器件的Vhold值，从而提高了器件在高压应用中的闩锁免疫能力；而且该新型结构相比于普通LDMOS器件而言，由于集成了SCR器件，其抗ESD能力得到增强；同时，本发明与Bipolar CMOS DMOS工艺兼容。
附图说明
图1为普通nLDMOS结构剖面图。
图2为传统的集成电路芯片ESD防护用nLDMOS SCR器件结构。
图3为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件结构。
图4为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件另一种结构。
图5为本发明提供的集成电路芯片ESD防护用pLDMOS SCR器件结构。
图6为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件的具体应用实例。
图7为图6所示集成电路芯片ESD防护用nLDMOS SCR器件具体应用实例的等效电路。
图8为本发明提供的集成电路芯片ESD防护用pLDMOS SCR器件的具体应用实例。
图9为图7所示集成电路芯片ESD防护用pLDMOS SCR器件具体应用实例的等效电路。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
具体实施方式一
一种集成电路芯片ESD防护用LDMOS SCR器件，如图3所示，包括一个nLDMOS器件；所述nLDMOS器件包括并排位于衬底表面的N型漂移区和P型基区，其中N型漂移区和P型基区相互接触或不接触；所述P型基区中具有与源极金属相连的N+源区和P+接触区，其中N+源区和P+接触区相互接触或不接触；所述N型漂移区表面远离P型基区的一侧具有与漏极金属相连的N+漏区；所述N+源区和N型漂移区之间的P型基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极。所述nLDMOS器件的N型漂移区还具有一个P阱，P阱的存在应保证nLDMOS器件的N+漏区与N型漂移区和P阱两者均接触；所述P阱中具有第二N+源区和第二P+接触区，其中第二N+源区靠近nLDMOS器件的N+漏区，而第二P+接触区远离nLDMOS器件的N+漏区，nLDMOS器件的N+漏区与第二N+源区之间的P阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由P阱、nLDMOS器件的N+漏区、第二N+源区、第二P+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压NMOS器件，其中第二N+源区和第二P+接触区与低压NMOS器件的源极金属相连。
上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更靠近nLDMOS器件的P型基区（如图3所示）。
上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更远离nLDMOS器件的P型基区（如图4所示）。
在实际应用中的实施例如图6所示，将nLDMOS器件的漏极接VCC，源极和栅极接GND，控制端（低压NMOS器件的栅极）接至漏极。当VCC相对于GND遭受一个正的ESD电压时，低压NMOS器件导通，其等效电路如图7所示，ESD电流通过低压NMOS和SCR泄放，SCR优越的ESD性能保证器件不被损毁，但由于低压NMOS限制了向SCR的空穴注入电流，所以需要更高的电压来维持SCR的自开启状态，从而提高了Vhold值，避免芯片正常工作时发生闩锁而使器件损毁。当VCC相对于GND遭受一个负的ESD电压时，ESD电流可通过寄生的二极管泄放。
具体实施方式二
如图5所示，与图3所示不同的是：只需将图2中的所有N型变成P型，将P型变成N型，即得到本发明提供的集成电路芯片ESD防护用pLDMOS SCR器件。具体技术方案如下：
一种集成电路芯片ESD防护用LDMOS SCR器件，如图5所示，包括一个pLDMOS器件；所述pLDMOS器件包括并排位于衬底表面的P型漂移区和N型基区，其中P型漂移区和N型基区相互接触或不接触；所述N型基区中具有与源极金属相连的P+源区和N+接触区，其中P+源区和N+接触区相互接触或不接触；所述P型漂移区表面远离N型基区的一侧具有与漏极金属相连的P+漏区；所述P+源区和P型漂移区之间的N型基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极。所述pLDMOS器件的P型漂移区还具有一个N阱，N阱的存在应保证pLDMOS器件的P+漏区与P型漂移区和N阱两者均接触；所述N阱中具有第二P+源区和第二N+接触区，其中第二P+源区靠近pLDMOS器件的P+漏区，而第二N+接触区远离pLDMOS器件的P+漏区，pLDMOS器件的P+漏区与第二P+源区之间的N阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由N阱、pLDMOS器件的P+漏区、第二P+源区、第二N+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压PMOS器件，其中第二P+源区和第二N+接触区与低压PMOS器件的源极金属相连。
上述技术方案中，所述pLDMOS器件的P+漏区相比第二P+源区和第二N+接触区更靠近pLDMOS器件的N型基区（如图5所示）。
上述技术方案中，所述pLDMOS器件的P+漏区相比第二P+源区和第二N+接触区更远离pLDMOS器件的N型基区（附图中未表示）。
其在实际应用中的实施例如图8所示，将pLDMOS器件的漏极接GND，源极和栅极接VCC，控制端接至低压电源VDD。当芯片正常工作时，由于VDD接低压电源，低压PMOS器件始终关断，器件中的SCR无法导通，因此器件等效于普通pLDMOS，不影响芯片内部电路的工作。当VCC相对于GND遭受一个正的ESD电压时，由于VDD是浮空的，VDD与GND之间的寄生电容使得VDD也暂时保持与GND相同的地电位，因此低压PMOS器件开启，其等效电路如图9所示，ESD电流通过低压PMOS和SCR泄放，SCR优越的ESD性能保证器件不被损毁。当VCC相对于GND遭受一个负的ESD电压时，ESD电流可通过寄生的二极管泄放。
综上所述，本发明提供的集成电路芯片ESD防护用LDMOS SCR器件，通过用集成的低压MOS器件来限制内嵌SCR的阳极注入空穴或电子电流来提高器件的Vhold，提高其闩锁免疫能力。而且该新型结构相比于LDMOS而言，由于集成了SCR器件，其抗ESD能力得到增强。
以上所述仅为本发明的部分具体实施方式而已，仅用于说明本发明而非限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种集成电路芯片ESD防护用LDMOS SCR器件，包括一个nLDMOS器件；所述nLDMOS器件包括并排位于衬底表面的N型漂移区和P型基区，其中N型漂移区和P型基区相互接触或不接触；所述P型基区中具有与源极金属相连的N+源区和P+接触区，其中N+源区和P+接触区相互接触或不接触；所述N型漂移区表面远离P型基区的一侧具有与漏极金属相连的N+漏区；所述N+源区和N型漂移区之间的P型基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极；
所述nLDMOS器件的N型漂移区还具有一个P阱，P阱的存在应保证nLDMOS器件的N+漏区与N型漂移区和P阱两者均接触；所述P阱中具有第二N+源区和第二P+接触区，其中第二N+源区靠近nLDMOS器件的N+漏区，而第二P+接触区远离nLDMOS器件的N+漏区，nLDMOS器件的N+漏区与第二N+源区之间的P阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由P阱、nLDMOS器件的N+漏区、第二N+源区、第二P+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压NMOS器件，其中第二N+源区和第二P+接触区与低压NMOS器件的源极金属相连；且所述低压NMOS器件的栅极接所述nLDMOS器件的漏极。
2.根据权利要求1所述的集成电路芯片ESD防护用LDMOS SCR器件，其特征在于，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更靠近nLDMOS器件的P型基区。
3.根据权利要求1所述的集成电路芯片ESD防护用LDMOS SCR器件，其特征在于，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更远离nLDMOS器件的P型基区。
4.一种集成电路芯片ESD防护用LDMOS SCR器件，包括一个pLDMOS器件；所述pLDMOS器件包括并排位于衬底表面的P型漂移区和N型基区，其中P型漂移区和N型基区相互接触或不接触；所述N型基区中具有与源极金属相连的P+源区和N+接触区，其中P+源区和N+接触区相互接触或不接触；所述P型漂移区表面远离N型基区的一侧具有与漏极金属相连的P+漏区；所述P+源区和P型漂移区之间的N型基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极；
所述pLDMOS器件的P型漂移区还具有一个N阱，N阱的存在应保证pLDMOS器件的P+漏区与P型漂移区和N阱两者均接触；所述N阱中具有第二P+源区和第二N+接触区，其中第二P+源区靠近pLDMOS器件的P+漏区，而第二N+接触区远离pLDMOS器件的P+漏区，pLDMOS器件的P+漏区与第二P+源区之间的N阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由N阱、pLDMOS器件的P+漏区、第二P+源区、第二N+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压PMOS器件，其中第二P+源区和第二N+接触区与低压PMOS器件的源极金属相连；且所述低压PMOS器件的栅极接低压电源Vdd。
5.根据权利要求4所述的集成电路芯片ESD防护用LDMOS SCR器件，其特征在于，所述pLDMOS器件的P+漏区相比第二P+源区和第二N+接触区更靠近pLDMOS器件的N型基区。
6.根据权利要求4所述的集成电路芯片ESD防护用LDMOS SCR器件，其特征在于，所述pLDMOS器件的P+漏区相比第二P+源区和第二N+接触区更远离pLDMOS器件的N型基区。
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