CN106206561B - Ldmos可控硅结构的静电保护器件 - Google Patents

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Abstract

本发明涉及一种LDMOS可控硅结构的静电保护器件，包括P型衬底，所述衬底上N阱、P阱，搭接于所述P阱上且延伸至所述N阱边缘的栅极，设于所述N阱内的第一N+结构和第一P+结构，设于所述P阱内的第二N+结构和第二P+结构，所述第一N+结构为漏极N+结构，所述第一P+结构为漏极P+结构，所述第二N+结构为源极N+结构，所述第二P+结构为源极P+结构，所述漏极P+结构到所述栅极的距离大于所述漏极N+结构到所述栅极的距离。本发明LDMOS‑SCR的漏极P+结构到栅极的距离大于漏极N+结构到栅极的距离，不易形成穿通，因此可以确保击穿电压BV。

Description

LDMOS可控硅结构的静电保护器件
技术领域
本发明涉及一种静电释放(ESD)保护器件，特别是涉及一种横向扩散金属氧化物半导体(LDMOS)可控硅结构的静电保护器件。
背景技术
随着高压器件在集成电路中的应用越来越广泛，对其抗静电能力的要求也越来越高。传统的外挂抗静电器件大部分使用可控硅(SCR)的结构来实现，而这种结构根据不同的工艺其特性也是随之变化的。
图1是一种传统的LDMOS-SCR静电保护结构，其缺点是漏端、即图1中阳极的P+容易和源端、即图1中阴极的高压P阱穿通，容易影响内部电路，导致击穿电压(BV)下降，满足不了原先设计的工作电压。
发明内容
基于此，有必要提供一种能够确保较高的击穿电压的LDMOS可控硅结构的静电保护器件。
一种LDMOS可控硅结构的静电保护器件，包括P型衬底，所述衬底上N阱、P阱，搭接于所述P阱上且延伸至所述N阱边缘的栅极，设于所述N阱内的第一N+结构和第一P+结构，设于所述P阱内的第二N+结构和第二P+结构，所述第一N+结构为漏极N+结构，所述第一P+结构为漏极P+结构，所述第二N+结构为源极N+结构，所述第二P+结构为源极P+结构，所述漏极P+结构到所述栅极的距离大于所述漏极N+结构到所述栅极的距离。
在其中一个实施例中，所述漏极N+结构在水平方向上至少三面将所述漏极P+结构包围。
在其中一个实施例中，所述LDMOS可控硅结构为共漏极结构，包括设于中间的所述N阱、所述漏极N+结构及漏极P+结构，以及设于所述N阱两侧的各一个所述P阱、各一个所述源极N+结构及各一个源极P+结构，N阱两侧分别通过一个所述栅极搭接至所述P阱上并延伸至该侧的源极N+结构边缘，所述漏极N+结构在水平方向上将所述漏极P+结构四面包围。
在其中一个实施例中，所述N阱中的漏极P+结构通过接触孔引出，所述N阱中的漏极N+结构不引出。
在其中一个实施例中，两个所述P阱中的源极N+结构和源极P+结构均通过接触孔引出，两个所述栅极通过接触孔引出，且两个所述P阱中的源极N+结构和源极P+结构的引出、两个所述栅极的引出电性连接在一起。
在其中一个实施例中，所述LDMOS可控硅结构为共源极结构，包括设于中间的所述P阱、所述源极N+结构及源极P+结构，以及设于所述P阱两侧的各一个所述N阱、各一个所述漏极N+结构及各一个漏极P+结构，所述源极N+结构设于所属源极P+结构的两边，P阱两侧的两个N阱分别通过一个所述栅极搭接至P阱上并延伸至该侧的源极N+结构边缘。
在其中一个实施例中，所述P阱两侧的各一个N阱中的漏极P+结构均通过接触孔引出并相互电性连接，所述P阱两侧的各一个N阱中的漏极N+结构均不引出。
在其中一个实施例中，所述P阱中的源极P+结构通过接触孔引出，所述P阱中的源极N+结构通过接触孔引出，两个所述栅极通过接触孔引出，且所述源极P+结构的引出、所述源极N+结构的引出、两个所述栅极的引出电性连接在一起。
在其中一个实施例中，所述源极N+结构和源极P+结构为NPN的三列引出结构，N+、P+及N+各作为一列引出。
在其中一个实施例中，所述LDMOS为N沟道LDMOS。
上述LDMOS可控硅结构的静电保护器件，漏极P+结构到栅极的距离大于漏极N+结构到栅极的距离，不易形成穿通，因此可以确保击穿电压BV保持在设计水平。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将变得更加清晰。在全部附图中相同的附图标记指示相同的部分，且并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是一种传统的LDMOS-SCR静电保护结构器件的示意图；
图2是实施例1中LDMOS-SCR静电保护结构器件的版图；
图3是图2的LDMOS-SCR静电保护结构器件沿AA线的剖视图；
图4是实施例2中LDMOS-SCR静电保护结构器件的版图；
图5是图4的LDMOS-SCR静电保护结构器件沿BB线的剖视图；
图6是实施例3中LDMOS-SCR静电保护结构器件的版图；
图7是图6的LDMOS-SCR静电保护结构器件沿CC线的剖视图；
图8是共源极结构的LDMOS-SCR源极为三列引出结构时的示意图；
图9是共源极结构的LDMOS-SCR源极为分断引出结构时的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
图1所示的传统技术中漏极(也就是阳极)的P+到多晶硅栅的距离比漏极的N+到多晶硅栅的距离更近，这时BV(击穿电压)就会受到影响，因为高压N阱是全耗尽的，所以当漏极的P+到多晶硅栅的距离和漏极的N+到多晶硅栅的距离一样或者更近，会形成穿通，BV就会下降，满足不了原先的设计工作电压。
本发明提供一种LDMOS可控硅结构的静电保护器件，包括P型衬底，衬底上N阱、P阱，搭接于P阱上且延伸至N阱边缘的栅极，设于N阱内的第一N+结构和第一P+结构，设于P阱内的第二N+结构和第二P+结构，第一N+结构为漏极N+结构，第一P+结构为漏极P+结构，第二N+结构为源极N+结构，第二P+结构为源极P+结构，漏极P+结构到栅极的距离大于漏极N+结构到栅极的距离。
上述LDMOS可控硅结构的静电保护器件，漏极P+结构到栅极的距离大于漏极N+结构到栅极的距离，不易形成穿通，因此可以确保击穿电压保持在设计水平。
实施例1：
图2是实施例1中LDMOS-SCR静电保护结构器件的版图，图3是图2的LDMOS-SCR静电保护结构器件沿AA线的剖视图。
在本实施例中，LDMOS可控硅结构为共漏极结构，包括设于中间的N阱320、漏极N+结构322及漏极P+结构324，以及设于N阱320两侧的各一个P阱330、各一个源极N+结构332及各一个源极P+结构334。N阱320两侧分别通过一个栅极340搭接至P阱330上并延伸至该侧的源极N+结构332边缘，如图2所示，漏极N+结构322在水平方向上将漏极P+结构324四面包围。在本实施例中，N阱320为高压N阱，P阱330为高压P阱。
在其他实施例中，也可以是在P型外延层内形成N阱320和P阱330，也就是图3中P型衬底310的位置为P型外延层。
上述LDMOS-SCR静电保护结构器件，漏极P+结构324到栅极340的距离大于漏极N+结构322到栅极340的距离，阳极的漏极P+结构324不易与P阱330形成穿通，因此可以确保击穿电压(BV)。
在本实施例中，N阱320中的漏极P+结构324通过接触孔引出作为阳极，N阱320中的漏极N+结构322不引出，如图2所示。而图1所示的传统技术，是将漏极的N+与P+同时引出，这样就相当于并联了一个NPN，这个NPN相当于普通高压NLDMOS的寄生NPN，ESD的最终能力被限制在了这个寄生的NPN上，由于该寄生NPN的ESD能力较差，因此器件的ESD能力也较差。而本实施例中的结构只引出漏极P+结构324而不引出漏极N+结构322，这样就把这个寄生的NPN给切掉了，只保留一个PNPN结构的SCR，因此ESD能力更强。
在本实施例中，两个P阱330中的源极N+结构332和源极P+结构334均通过接触孔引出，且这些引出均电性连接在一起。两个栅极340也通过接触孔引出后电性连接在一起，并与源极N+结构332的引出、源极P+结构334的引出电性连接在一起作为阴极。
实施例2：
图4是实施例2中LDMOS-SCR静电保护结构器件的版图，图5是图4的LDMOS-SCR静电保护结构器件沿BB线的剖视图。
在本实施例中，LDMOS可控硅结构为共源极结构，包括设于中间的P阱530、源极N+结构532及源极P+结构534，以及设于P阱530两侧的各一个N阱520、各一个漏极N+结构522及各一个漏极P+结构524。源极N+结构532设于源极P+结构534的两边，被源极P+结构534分隔开，P阱530两侧的两个N阱520分别通过一个栅极540搭接至P阱530上并延伸至源极N+结构532的该侧边缘。
在本实施例中，P阱530两侧的各一个N阱520中的漏极P+结构524均通过接触孔引出并相互电性连接作为阳极，P阱530两侧的各一个N阱520中的漏极N+结构522均不引出。P阱530中的源极P+结构534通过接触孔引出，P阱530中的源极N+结构532通过接触孔引出后电性连接在一起，且两个栅极540通过接触孔引出后电性连接在一起，并与源极N+结构532的引出、源极P+结构534的引出电性连接后作为阴极。
参见图4，在本实施例中，漏极N+结构522在水平方向上将漏极P+结构524四面包围。
在其他实施例中，也可以是在P型外延层内形成N阱520和P阱530，也就是图5中P型衬底510的位置为P型外延层。
实施例3：
图6是实施例3中LDMOS-SCR静电保护结构器件的版图，图7是图6的LDMOS-SCR静电保护结构器件沿CC线的剖视图。该本实施例中LDMOS可控硅结构也为共源极结构，包括设于中间的P阱730、源极N+结构732及源极P+结构734，以及设于P阱730两侧的各一个N阱720、各一个漏极N+结构722及各一个漏极P+结构724。实施例3与实施例2的主要区别在于漏极N+结构722在水平方向上只是将漏极P+结构724三面包围，漏极P+结构724在远离源极那一侧直接与N阱720接触。
实施例2和实施例3的源极为三列引出结构，如图8所示，N+、P+及N+各作为一列引出，注意根据实际需求对宽度a的值进行调整。在其他实施例中，也可以为图9所示的N+、P+在纵向上间隔分布的分断引出结构，这种结构需要注意N+、P+在纵向上的长度X与Y的比值。
同样的，在其他实施例中，P型衬底710可以替换为P型外延层。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种LDMOS可控硅结构的静电保护器件，包括P型衬底，所述衬底上N阱、P阱，搭接于所述P阱上且延伸至所述N阱边缘的栅极，设于所述N阱内的第一N+结构和第一P+结构，设于所述P阱内的第二N+结构和第二P+结构，其特征在于，所述第一N+结构为漏极N+结构，所述第一P+结构为漏极P+结构，所述第二N+结构为源极N+结构，所述第二P+结构为源极P+结构，所述漏极P+结构到所述栅极的距离大于所述漏极N+结构到所述栅极的距离；所述LDMOS可控硅结构为共漏极结构或共源极结构；
当所述LDMOS可控硅结构为共漏极结构时，所述LDMOS可控硅结构包括设于中间的所述N阱、所述漏极N+结构及漏极P+结构，以及设于所述N阱两侧的各一个所述P阱、各一个所述源极N+结构及各一个所述源极P+结构，N阱的两侧分别通过一个所述栅极搭接至该侧P阱上并延伸至该侧的源极N+结构边缘，所述漏极N+结构在水平方向上将所述漏极P+结构四面包围；
当所述LDMOS可控硅结构为共源极结构时，所述LDMOS可控硅结构包括设于中间的所述P阱、所述源极N+结构及源极P+结构，以及设于所述P阱两侧的各一个所述N阱、各一个所述漏极N+结构及各一个所述漏极P+结构，所述源极N+结构设于所述源极P+结构的两边，P阱两侧的两个N阱分别通过一个所述栅极搭接至P阱上并延伸至源极N+结构边缘；所述漏极N+结构在水平方向上至少三面将所述漏极P+结构包围。
2.根据权利要求1所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述LDMOS可控硅结构为共漏极结构，所述N阱中的漏极P+结构通过接触孔引出，所述N阱中的漏极N+结构不引出。
3.根据权利要求1或2所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述LDMOS可控硅结构为共漏极结构，两个所述P阱中的源极N+结构和源极P+结构均通过接触孔引出，两个所述栅极通过接触孔引出，且两个所述P阱中的源极N+结构和源极P+结构的引出、两个所述栅极的引出电性连接在一起。
4.根据权利要求1所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述LDMOS可控硅结构为共源极结构，所述P阱两侧的各一个N阱中的漏极P+结构均通过接触孔引出并相互电性连接，所述P阱两侧的各一个N阱中的漏极N+结构均不引出。
5.根据权利要求1或4所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述LDMOS可控硅结构为共源极结构，所述P阱中的源极P+结构通过接触孔引出，所述P阱中的源极N+结构通过接触孔引出，两个所述栅极通过接触孔引出，且所述源极P+结构的引出、所述源极N+结构的引出、两个所述栅极的引出电性连接在一起。
6.根据权利要求5所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述源极N+结构和源极P+结构为NPN的三列引出结构，N+、P+及N+各作为一列引出。
7.根据权利要求1所述的LDMOS可控硅结构的静电保护器件，其特征在于，所述LDMOS为N沟道LDMOS。
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