CN107527906B - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN107527906B CN107527906B CN201710768093.6A CN201710768093A CN107527906B CN 107527906 B CN107527906 B CN 107527906B CN 201710768093 A CN201710768093 A CN 201710768093A CN 107527906 B CN107527906 B CN 107527906B
- Authority
- CN
- China
- Prior art keywords
- region
- source
- contact hole
- semiconductor device
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 210000000746 body region Anatomy 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000605 extraction Methods 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 230000002401 inhibitory effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 21
- 230000002441 reversible effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种半导体器件，半导体器件为LDMOS，DDDMOS和DEMOS中的一种，各单元结构包括：源端结构，漏端结构，平面栅结构；在俯视面上各单元结构排列成多指状阵列结构，两个相邻的单元结构的源端结构共用；在沿着沟道的宽度方向上源区呈连续结构且设置由跨过源区和体引出区的第一接触孔；或者，在沿着沟道的宽度方向上源区呈在源区中插入有体引出区的结构；第一接触孔或插入到源区的体引出区的设置，能加强对源区周侧的体区电位的控制以及增加通过体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种半导体器件。
背景技术
相对于通常的MOS器件，高压半导体器件通常采用横向扩散MOS器件(LateralDiffusion MOSFET，LDMOS)，双扩散漏MOS器件(Double Diffusion Drain MOSFET,DDDMOS)和扩展漏端MOS器件(Drain Extended MOSFET，DEMOS)等，其在版图设计为阵列排布时，相邻的漏极、源极和体极的两两共用共接，以缩小版图面积，并获得性能面积比的最大化。
如图1A所示，是现有高压半导体器件的平面图；图1B是沿图1A的AA线的截面图；高压半导体器件101包括多个集成在一起的单元结构，图1A中显示了2个单元结构；各单元结构包括：
由栅介质层如栅氧化层和多晶硅栅102组成的平面栅极结构。
高压P阱(HVPW)作为器件的体区107，被多晶硅栅102覆盖的体区107的表面用于形成沟道。
源端结构包括由N+区组成的源区103和由P+区组成的体引出区104。
漏端结构包括由N-区组成的漂移区105和由N+区组成的漏区108。根据LDMOS，DDDMOS和DEMOS的不同，漂移区105的具体设置不同，如：在LDMOS中，漂移区105的表面一般还设置由场氧化层；在DEMOS中，漂移区105一般具有降低表面电场(RESURF)结构从而实现漂移区105的全耗尽。
高压P阱的底部一般为半导体衬底如硅衬底，图1B中未对高压P阱的底部结构做详细描画。
在源区103的顶部形成有接触孔106a并通过接触孔106a连接到源极；在体区引出区104的顶部形成有接触孔106b并通过接触孔106b连接到体极；在漏区108的顶部形成有接触孔106c并通过接触孔106c连接到漏极；在多晶硅栅102的顶部形成有接触孔106d并通过接触孔106d连接到栅极。各接触孔都是穿过层间膜且是采用相同工艺同时形成，源极、体极、漏极和栅极都是通过对正面金属层进行光刻刻蚀形成，通常源极和体极连接在一起，或者源极直接作为体极。
由图1A和图1B所示可知，相邻两个单元结构的源端结构共用，这样能缩小版图面积，并获得性能面积比的最大化；然而，对于一些高压器件来说，这种结构方式会出现安全工作区和静电能力受限。甚至无法满足产品功能应用的需求。这就要求通过优化结构来提高安全工作区和静电能力。
发明内容
本发明所要解决的技术问题是提供一种半导体器件，能提高高压器件如LDMOS，DDDMOS和DEMOS的安全工作区和静电能力。
为解决上述技术问题，本发明提供的半导体器件为LDMOS，DDDMOS和DEMOS中的一种，多个半导体器件的单元结构集成于同一半导体衬底上，各所述单元结构包括：源端结构，漏端结构，平面栅结构。
所述平面栅结构包括依次形成于高压P阱表面的栅介质层和多晶硅栅；所述高压P阱作为体区且被所述多晶硅栅覆盖的所述体区表面用于形成连接源漏的沟道。
所述源端结构形成于所述多晶硅栅的第一侧的高压P阱的表面；所述漏端结构形成于所述多晶硅栅的第二侧的高压P阱的侧面。
所述源端结构包括由N+区组成的源区和由P+区组成的体引出区，所述源区和对应的所述多晶硅栅的第一侧自对准。
在俯视面上的结构为：
各所述单元结构排列成多指状阵列结构，各所述单元结构的源端结构、平面栅结构和漏端结构沿所述沟道的宽度方向延伸并平行排列；两个相邻的所述单元结构的源端结构共用。
在共用的所述源端结构中，在沿着所述沟道的长度方向上，所述源端结构具有N+区、P+区和N+区的结构，中间的P+区作为两个所述单元结构共用的所述体引出区；所述体引出区两侧的N+区分别作为所述体引出区两侧对应的所述单元结构的所述源区。
在沿着所述沟道的宽度方向上，所述单元结构对应的所述源区呈连续结构，所述源区呈连续结构中，所述源区和所述体引出区同时通过跨过所述源区和所述体引出区的第一接触孔连接到由正面金属层组成的源极，跨越所述源区和所述体引出区的所述第一接触孔距离所述源区周侧的所述体区更近，从而能加强对所述源区周侧的所述体区电位的控制以及增加通过所述体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
或者，在沿着所述沟道的宽度方向上，所述单元结构对应的所述源区呈在所述源区中插入有所述体引出区的结构，且插入到所述源区中的所述体引出区和对应的所述多晶硅栅侧面自对准；插入到所述源区中的所述体引出区能加强对所述源区周侧的所述体区电位的控制以及增加通过所述体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
进一步的改进是，在沿着所述沟道的宽度方向上具有插入到所述源区中的所述体引出区的结构中，所述源区和所述体引出区同时通过跨过所述源区和所述体引出区的第一接触孔连接到由正面金属层组成的源极，其中所述第一接触孔距离所述源区周侧的所述体区更近，从而能加强对所述源区周侧的所述体区电位的控制以及增加通过所述体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
进一步的改进是，在所述体引出区中还形成于仅位于所述体引出区中的第二接触孔，所述第二接触孔的顶部也连接到所述源极。
进一步的改进是，在沿着所述沟道的宽度方向上具有插入到所述源区中的所述体引出区的结构中，在所述体引出区中形成于仅位于所述体引出区中的第二接触孔，所述第二接触孔的顶部连接到所述源极；在所述源区中形成于仅位于所述源区中的第三接触孔，所述第三接触孔的顶部连接到所述源极。
进一步的改进是，所述多晶硅栅顶部通过第四接触孔连接到由正面金属层组成的栅极。
进一步的改进是，所述漏端结构包括形成于所述高压P阱表面的由N-区组成的漂移区和形成于所述漂移区表面的由N+区组成的漏区。
进一步的改进是，所述漏区顶部通过第五接触孔连接到由正面金属层组成的漏极。
进一步的改进是，所述第一接触孔在俯视面上呈方形结构，在所述体引出区的和所述源区交界的两个侧面上都形成有所述第一接触孔。
进一步的改进是，所述第一接触孔在俯视面上呈长条形结构，所述第一接触孔之间跨越了整个所述体引出区以及所述体引出区和两侧所述源区的交界面。
进一步的改进是，所述第一接触孔在俯视面上呈长条形结构，所述第一接触孔之间跨越了整个所述体引出区以及所述体引出区和两侧所述源区的交界面。
进一步的改进是，所述第二接触孔在俯视面上呈长条形结构且所述第二接触孔位于所述体引出区的具有插入到所述源区的结构区域中。
进一步的改进是，所述第二接触孔在俯视面上呈方形结构，所述第三接触孔在俯视面上呈方形结构。
进一步的改进是，两个相邻的所述单元结构的漏端结构共用。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，所述半导体器件为LDMOS时，在所述漂移区表面形成有场氧化层，所述多晶硅栅的第二侧延伸到所述场氧化层表面。
本发明对半导体器件如LDMOS，DDDMOS和DEMOS的俯视面上的版图结构进行了设计，在共用的源端结构中，当沿着所述沟道的宽度方向上对应的源区呈连续结构时，设计了跨越源区和体引出区的交界面的第一接触孔来同时将源区和体引出区连接到由正面金属层组成的源极，利用第一接触孔距离源区周侧的体区更近的特点，能加强对源区周侧的体区电位的控制以及增加通过体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
另外，本发明还设计了在沿着沟道的宽度方向上源区为非连续结构，在非连续的位置处插入了体引出区，也即体引出区直接相多晶硅栅的第一侧延伸从而插入到源区中使源区呈非连续结构，插入到源区中的体引出区能加强对源区周侧的体区电位的控制以及增加通过体引出区对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
另外，本发明还能在沿着沟道的宽度方向上源区为非连续结构的基础上设计跨越源区和体区的第一接触孔，从而能进一步的扩大器件的安全工作区和静电防护能力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有半导体器件的平面图；
图1B是沿图1A的AA线的截面图；
图2A是本发明第一实施例半导体器件的平面图；
图2B是沿图2A的BB线的截面图；
图3A是本发明第二实施例半导体器件的平面图；
图3B是沿图3A的CC线的截面图；
图3C是沿图3A的DD线的截面图；
图4A是本发明第三实施例半导体器件的平面图；
图4B是沿图4A的EE线的截面图；
图5A是本发明第四实施例半导体器件的平面图；
图5B是沿图5A的FF线的截面图；
图5C是沿图5A的GG线的截面图。
具体实施方式
本发明第一实施例半导体器件：
如图2A所示，是本发明第一实施例半导体器件1的平面图；图2B是沿图2A的BB线的截面图；本发明第一实施例半导体器件1为LDMOS，DDDMOS和DEMOS中的一种，多个半导体器件1的单元结构集成于同一半导体衬底上，各所述单元结构包括：源端结构，漏端结构，平面栅结构。
所述平面栅结构包括依次形成于高压P阱表面的栅介质层如栅氧化层和多晶硅栅2；所述高压P阱作为体区7且被所述多晶硅栅2覆盖的所述体区7表面用于形成连接源漏的沟道。
所述源端结构形成于所述多晶硅栅2的第一侧的高压P阱的表面；所述漏端结构形成于所述多晶硅栅2的第二侧的高压P阱的侧面。
所述源端结构包括由N+区组成的源区3和由P+区组成的体引出区4，所述源区3和对应的所述多晶硅栅2的第一侧自对准。
在俯视面上的结构为：
各所述单元结构排列成多指状阵列结构，各所述单元结构的源端结构、平面栅结构和漏端结构沿所述沟道的宽度方向延伸并平行排列；两个相邻的所述单元结构的源端结构共用。
在共用的所述源端结构中，在沿着所述沟道的长度方向上，所述源端结构具有N+区、P+区和N+区的结构，中间的P+区作为两个所述单元结构共用的所述体引出区4；所述体引出区4两侧的N+区分别作为所述体引出区4两侧对应的所述单元结构的所述源区3。
所述多晶硅栅2顶部通过第四接触孔6c连接到由正面金属层组成的栅极。
所述漏端结构包括形成于所述高压P阱侧面的由N-区组成的漂移区5和形成于所述漂移区5表面的由N+区组成的漏区8，也即所述漂移区5和位于所述多晶硅栅2的第二侧的高压P阱即体区7的侧面相接触。根据LDMOS，DDDMOS和DEMOS的不同，漂移区5的具体设置不同，如：在LDMOS中，漂移区5的表面一般还设置由场氧化层，所述多晶硅栅2的第二侧延伸到所述场氧化层表面。在DEMOS中，漂移区5一般具有降低表面电场(RESURF)结构从而实现漂移区5的全耗尽。
所述漏区8顶部通过第五接触孔6b连接到由正面金属层组成的漏极。
两个相邻的所述单元结构的漏端结构共用。
本发明第一实施例中，在沿着所述沟道的宽度方向上，所述沟道的长度方为所述源区3到所述漏区8之间的方向，所述沟道的宽度方向则为和长度方向垂直的方向；所述单元结构对应的所述源区3呈连续结构，所述源区3呈连续结构中，所述源区3和所述体引出区4同时通过跨过所述源区3和所述体引出区4的第一接触孔6a连接到由正面金属层组成的源极；所述第一接触孔6a在俯视面上呈方形结构，在所述体引出区4的和所述源区3交界的两个侧面上都形成有所述第一接触孔6a。
图2B中，W1是所述源区3的宽度，跨越所述源区3和所述体引出区4的所述第一接触孔6a距离所述源区3周侧的所述体区7更近，从而能加强对所述源区3周侧的所述体区7电位的控制以及增加通过所述体引出区4对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
比较图1A和图2A,图1B和图2B所示可知，本发明第一实施例仅通过设置跨过所述源区3和所述体引出区4的第一接触孔6a就能实现加强对所述源区3周侧的所述体区7电位的控制以及增加通过所述体引出区4对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
通过对本发明第一实施例器件以LDMOS器件为例和现有器件在不同栅压下的漏端电压-电流曲线的测试可知，本发明第一实施例器件在不同栅压下触发电压均有不同程度的提高，由此能证明本发明第一实施例器件对提高静电防护和扩大安全工作区是有明显效果的。
本发明第一实施例器件能运用于BCD工艺电源管理类产品，以及需要较大开关电流的应用上。
本发明第二实施例半导体器件：
如图3A所示，是本发明第二实施例半导体器件的平面图；图3B是沿图3A的CC线的截面图；图3C是沿图3A的DD线的截面图；图3A中所示的半导体器件1a和图2A所示的半导体器件1的区别之处为，本发明第二实施例中：
在沿着所述沟道的宽度方向上，所述单元结构对应的所述源区3呈在所述源区3中插入有所述体引出区4的结构，且插入到所述源区3中的所述体引出区4和对应的所述多晶硅栅2侧面自对准；插入到所述源区3中的所述体引出区4能加强对所述源区3周侧的所述体区7电位的控制以及增加通过所述体引出区4对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
另外由图3A所示可知，本发明第二实施例中，所述源区3和所述体引出区4顶部的接触孔依然采用和现有技术相同的分开设置的结构，即没有采用跨越所述源区3和所述体引出区4的第一接触孔。在图3A中，所述源区3顶部为仅位于所述源区3中的第三接触孔6a2，第三接触孔6a2顶部连接到源极；所述体引出区4的顶部为仅位于所述体引出区4中的第二接触孔6a1，第二接触孔6a1顶部连接到体极，通常体极和源极连接在一起或直接采用源极作为体极。所述第二接触孔6a1在俯视面上呈方形结构，所述第三接触孔6a2在俯视面上呈方形结构。
比较本发明第二实施例器和现有器件可知，本发明第二实施例仅对所述体引出区4的结构做了改进，将所述体引出区4在沿沟道的宽度方向上间断的插入到所述源区3中，这样就能加强对所述源区3周侧的所述体区7电位的控制以及增加通过所述体引出区4对器件漏端PN结反偏击穿时形成的正电荷的收集，从而有利于抑制寄生三极管的导通，能扩大器件的安全工作区和静电防护能力。
本发明第三实施例半导体器件：
如图4A所示，是本发明第三实施例半导体器件的平面图；图4B是沿图4A的EE线的截面图；本发明第三实施例半导体器件1b和本发明第一实施例半导体器件1的区别之处为，本发明第三实施例器件中，所述第一接触孔6a3在俯视面上呈长条形结构，所述第一接触孔6a3之间跨越了整个所述体引出区4以及所述体引出区4和两侧所述源区3的交界面。
本发明第四实施例半导体器件：
如图5A所示，是本发明第四实施例半导体器件1c的平面图；图5B是沿图5A的FF线的截面图；图5C是沿图5A的GG线的截面图；本发明第四实施例半导体器件1c和本发明第二实施例半导体器件1a的区别之处为，所述源区3和所述体引出区4同时通过跨过所述源区3和所述体引出区4的第一接触孔6a4连接到由正面金属层组成的源极。第一接触孔6a4在俯视面上呈长条形结构。
在所述体引出区4中还形成于仅位于所述体引出区4中的第二接触孔6a5，所述第二接触孔6a5的顶部也连接到所述源极。
由图5A所示可知，第二接触孔6a5在俯视面上呈长条形结构且所述第二接触孔位于所述体引出区4的具有插入到所述源区3的结构区域中。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种半导体器件，半导体器件为LDMOS，DDDMOS和DEMOS中的一种，其特征在于，多个半导体器件的单元结构集成于同一半导体衬底上，各所述单元结构包括：源端结构，漏端结构，平面栅结构；
所述平面栅结构包括依次形成于高压P阱表面的栅介质层和多晶硅栅；所述高压P阱作为体区且被所述多晶硅栅覆盖的所述体区表面用于形成连接源漏的沟道；
所述源端结构形成于所述多晶硅栅的第一侧的高压P阱的表面；所述漏端结构形成于所述多晶硅栅的第二侧的高压P阱的侧面；
所述源端结构包括由N+区组成的源区和由P+区组成的体引出区，所述源区和对应的所述多晶硅栅的第一侧自对准；
在俯视面上的结构为：
各所述单元结构排列成多指状阵列结构，各所述单元结构的源端结构、平面栅结构和漏端结构沿所述沟道的宽度方向延伸并平行排列；两个相邻的所述单元结构的源端结构共用；
在共用的所述源端结构中，在沿着所述沟道的长度方向上，所述源端结构具有N+区、P+区和N+区的结构，中间的P+区作为两个所述单元结构共用的所述体引出区；所述体引出区两侧的N+区分别作为所述体引出区两侧对应的所述单元结构的所述源区；
在沿着所述沟道的宽度方向上，所述单元结构对应的所述源区呈连续结构，所述源区呈连续结构中，所述源区和所述体引出区同时通过跨过所述源区和所述体引出区的第一接触孔连接到由正面金属层组成的源极；
或者，在沿着所述沟道的宽度方向上，所述单元结构对应的所述源区呈在所述源区中插入有所述体引出区的结构，且插入到所述源区中的所述体引出区和对应的所述多晶硅栅侧面自对准。
2.如权利要求1所述的半导体器件，其特征在于：在沿着所述沟道的宽度方向上具有插入到所述源区中的所述体引出区的结构中，所述源区和所述体引出区同时通过跨过所述源区和所述体引出区的第一接触孔连接到由正面金属层组成的源极。
3.如权利要求2所述的半导体器件，其特征在于：在所述体引出区中还形成于仅位于所述体引出区中的第二接触孔，所述第二接触孔的顶部也连接到所述源极。
4.如权利要求1所述的半导体器件，其特征在于：在沿着所述沟道的宽度方向上具有插入到所述源区中的所述体引出区的结构中，在所述体引出区中形成于仅位于所述体引出区中的第二接触孔，所述第二接触孔的顶部连接到所述源极；在所述源区中形成于仅位于所述源区中的第三接触孔，所述第三接触孔的顶部连接到所述源极。
5.如权利要求1所述的半导体器件，其特征在于：所述多晶硅栅顶部通过第四接触孔连接到由正面金属层组成的栅极。
6.如权利要求1所述的半导体器件，其特征在于：所述漏端结构包括形成于所述高压P阱表面的由N-区组成的漂移区和形成于所述漂移区表面的由N+区组成的漏区。
7.如权利要求6所述的半导体器件，其特征在于：所述漏区顶部通过第五接触孔连接到由正面金属层组成的漏极。
8.如权利要求1所述的半导体器件，其特征在于：所述第一接触孔在俯视面上呈方形结构，在所述体引出区的和所述源区交界的两个侧面上都形成有所述第一接触孔。
9.如权利要求1所述的半导体器件，其特征在于：所述第一接触孔在俯视面上呈长条形结构，所述第一接触孔之间跨越了整个所述体引出区以及所述体引出区和两侧所述源区的交界面。
10.如权利要求2所述的半导体器件，其特征在于：所述第一接触孔在俯视面上呈长条形结构，所述第一接触孔之间跨越了整个所述体引出区以及所述体引出区和两侧所述源区的交界面。
11.如权利要求3所述的半导体器件，其特征在于：所述第二接触孔在俯视面上呈长条形结构且所述第二接触孔位于所述体引出区的具有插入到所述源区的结构区域中。
12.如权利要求4所述的半导体器件，其特征在于：所述第二接触孔在俯视面上呈方形结构，所述第三接触孔在俯视面上呈方形结构。
13.如权利要求1所述的半导体器件，其特征在于：两个相邻的所述单元结构的漏端结构共用。
14.如权利要求1所述的半导体器件，其特征在于：所述栅介质层为栅氧化层。
15.如权利要求6所述的半导体器件，其特征在于：所述半导体器件为LDMOS时，在所述漂移区表面形成有场氧化层，所述多晶硅栅的第二侧延伸到所述场氧化层表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710768093.6A CN107527906B (zh) | 2017-08-31 | 2017-08-31 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710768093.6A CN107527906B (zh) | 2017-08-31 | 2017-08-31 | 半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107527906A CN107527906A (zh) | 2017-12-29 |
| CN107527906B true CN107527906B (zh) | 2020-02-07 |
Family
ID=60682935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710768093.6A Active CN107527906B (zh) | 2017-08-31 | 2017-08-31 | 半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107527906B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117810266B (zh) * | 2024-02-29 | 2024-05-03 | 电子科技大学 | 一种基于标准工艺的抗辐射横向扩散金属氧化半导体 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054845A (zh) * | 2009-10-28 | 2011-05-11 | 中国科学院微电子研究所 | 基于soi的射频ldmos器件及对其进行注入的方法 |
| CN102842576A (zh) * | 2011-06-22 | 2012-12-26 | 半导体元件工业有限责任公司 | 半导体装置 |
| CN103337498A (zh) * | 2013-05-31 | 2013-10-02 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| CN103400839A (zh) * | 2013-08-14 | 2013-11-20 | 上海华力微电子有限公司 | 高压esd器件版图结构以及包含该版图结构的芯片 |
| CN104658996A (zh) * | 2013-11-22 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种ldmos晶体管结构及其制备方法 |
-
2017
- 2017-08-31 CN CN201710768093.6A patent/CN107527906B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054845A (zh) * | 2009-10-28 | 2011-05-11 | 中国科学院微电子研究所 | 基于soi的射频ldmos器件及对其进行注入的方法 |
| CN102842576A (zh) * | 2011-06-22 | 2012-12-26 | 半导体元件工业有限责任公司 | 半导体装置 |
| CN103337498A (zh) * | 2013-05-31 | 2013-10-02 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| CN103400839A (zh) * | 2013-08-14 | 2013-11-20 | 上海华力微电子有限公司 | 高压esd器件版图结构以及包含该版图结构的芯片 |
| CN104658996A (zh) * | 2013-11-22 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种ldmos晶体管结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107527906A (zh) | 2017-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9947779B2 (en) | Power MOSFET having lateral channel, vertical current path, and P-region under gate for increasing breakdown voltage | |
| US7535057B2 (en) | DMOS transistor with a poly-filled deep trench for improved performance | |
| KR101128716B1 (ko) | 반도체 장치 | |
| CN202695453U (zh) | 一种横向晶体管 | |
| US9418993B2 (en) | Device and method for a LDMOS design for a FinFET integrated circuit | |
| JP3979258B2 (ja) | Ｍｉｓ半導体装置およびその製造方法 | |
| US20150221731A1 (en) | Vertical power mosfet having planar channel and its method of fabrication | |
| US8207577B2 (en) | High-voltage transistor structure with reduced gate capacitance | |
| KR20160077541A (ko) | 반도체 소자 | |
| US9818743B2 (en) | Power semiconductor device with contiguous gate trenches and offset source trenches | |
| US9184278B2 (en) | Planar vertical DMOS transistor with a conductive spacer structure as gate | |
| US9178054B2 (en) | Planar vertical DMOS transistor with reduced gate charge | |
| KR101244139B1 (ko) | 반도체 장치 | |
| US7619280B2 (en) | Current sense trench type MOSFET with improved accuracy and ESD withstand capability | |
| CN110718585A (zh) | Ldmos器件及其制造方法 | |
| CN107527906B (zh) | 半导体器件 | |
| US20220384577A1 (en) | Semiconductor device and method for designing thereof | |
| US9041142B2 (en) | Semiconductor device and operating method for the same | |
| KR101516466B1 (ko) | 반도체 장치 | |
| CN111223931A (zh) | 沟槽mosfet及其制造方法 | |
| CN107591445B (zh) | 超结器件及其制造方法 | |
| US9882043B2 (en) | Semiconductor device with trench termination structure | |
| CN102569404B (zh) | 低导通电阻的横向扩散mos半导体器件 | |
| TWI577020B (zh) | 高壓金氧半導體電晶體元件 | |
| US10957791B2 (en) | Power device with low gate charge and low figure of merit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |