KR20160077541A - 반도체 소자 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

본 발명은 전력 소자 또는 고전압 소자에 사용되는 반도체 소자에 관한 것이다. 본 발명은 반도체 소자에서 전류가 흐르는 드리프트 영역(drift region)을 최적화하게 개선함으로써, 항복 전압을 만족시키면서 드리프트 영역의 저항을 최소화하여 Rsp를 개선하며, 또한 동일 소자 피치(pitch)에서 게이트 전하(Qg)를 60%까지 감소시켜 고 주파수 어플리케이션(High frequency application)에 적용할 수 있도록 한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전력 소자 또는 고전압 소자에 사용되는 반도체 소자에 관한 것이다.
전력 소자 또는 고전압 소자 성능을 이해하는 데는 오프(off) 상태에서 전류의 흐름을 막는 항복 전압(breakdown voltage)과 스위치 온(on) 상태에서 전류가 흐를 때의 저항(Rsp : specific on resistance)인 두 가지 특성이 중요하다. 이 두 가지 특성은 실리콘 재료의 특성상, 서로 상반된 경향을 보이게 된다. 즉, 항복 전압(breakdown voltage)이 높은 전력 소자의 경우, 드리프트 영역에 낮은 도핑을 사용하게 되므로 Rsp 저항이 일반적으로 높게 되고, 반대로 높은 도핑을 사용하면 저항은 낮아지나 항복 전압도 크게 낮아지게 되는 것이다.
또한 높은 항복 전압을 얻기 위해서 드리프트 영역에 RESURF(Reduced Surface Field) 기술을 활용해야 한다. 얇은 n-타입 에피택셜 층(n-type epitaxial layer)을 p-타입 기판 위에 성장시킴으로써, 공핍 영역(depletion region)을 n-타입 에피택셜 층 전체까지 확장시킬 수 있게 되고, 그 결과 표면에 수직으로 작용하는 전기장의 세기를 크게 줄일 수 있게 된다. 전기장의 세기기 줄어듦에 따라 기존의 측면 거리로 국한된 공핍 영역의 한계를 극복하여 항복 전압을 크게 높이게 되는 것이다. 게이트 절연막 아래에 위치한 드리프트 영역에서 축적 영역(accumulation region)이 형성되는데, 그 길이가 길어짐에 따라 게이트와 드레인 또는 게이트와 소스 또는 게이트와 벌크 영역 사이의 게이트 전하(Qg) 값이 증가하게 되는 문제점이 있다. 그렇게 되면 고전압 소자 또는 전력 소자에서 중요하게 여기는 성능지수(FOM, Figure of Merit, Ron × Qc) 값이 매우 증가하는 문제점이 있다.
그래서 전류 손실(conduction loss)를 줄이기 위해 전류가 흐르는 드리프트 영역(drift region)의 저항을 최적화할 필요가 있다.
미국 등록특허공보 제6,639,290호
따라서 본 발명의 목적은 전력 손실을 줄이기 위해 낮은 Ron, sp를 갖는 고전압 또는 전력 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 낮은 게이트 전하(Qg)를 갖는 고전압 반도체 또는 전력 소자를 제공하는 것이다.
본 발명의 다른 목적은 FOM 값을 줄인 고전압 또는 전력 반도체 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 기판에 형성된 딥웰 영역; 상기 딥웰 영역에 형성되고 서로 접하고 있는 제2 도전형의 드리프트 영역 및 제1 도전형 바디 영역; 상기 드리프트 영역 위에 제2 도전형의 드레인 영역; 상기 바디 영역 위에 제2 도전형의 소스 영역; 상기 소스 영역 근처에 배치된 제1 게이트 절연막과 상기 드레인 영역 근처에 배치되고 상기 제1 게이트 절연막보다 두께가 두꺼운 제2 게이트 절연막을 포함하는 게이트 절연막; 상기 게이트 절연막 위에 배치된 게이트 전극;을 포함하며, 상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 제1 게이트 절연막의 일부 영역까지 확장되어 형성되는 반도체 소자를 제공한다.
상기 제2 게이트 절연막의 에지 부분은 곡선 모양의 기울기를 갖는 것을 특징으로 한다.
상기 딥웰 영역에 형성되고, 상기 드리프트 영역 바닥면에 근접하여 형성된 제1 도전형의 매몰층을 더 포함한다.
상기 제2 게이트 절연막 아래에 트렌치 타입의 절연막을 더 포함한다.
상기 딥웰 영역 아래에 제2 도전형의 매몰층;을 더 포함한다.
본 발명의 다른 특징에 따르면, 제1 도전형의 반도체 기판; 상기 기판에 형성된 제2 도전형의 드리프트 영역; 상기 드리프트 영역에 양 측면에 형성된 제1 도전형의 제1 바디 영역 및 제2 바디 영역; 상기 제1 바디 및 제2 바디 영역에 형성된 제2 도전형의 소스 영역; 상기 드리프트 영역에 형성된 제2 도전형의 드레인 영역; 상기 소스 영역 근처에 얇은 제1 게이트 절연막 및 제3 게이트 절연막; 상기 드레인 영역 근처에 상기 제1 게이트 절연막 및 제3 게이트 절연막보다 두꺼운 제2 게이트 절연막 및 제4 게이트 절연막; 및 상기 제1 및 제3 게이트 절연막 위에 배치된 제1 게이트 전극; 상기 제2 및 제4 게이트 절연막 위에 배치된 제2 게이트 전극;을 포함하며, 상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 제1 및 제3 게이트 절연막의 일부 영역까지 확장되어 형성되는 반도체 소자를 제공한다.
상기 제2 게이트 절연막 및 제4 게이트 절연막은 상기 드리프트 영역 위에 형성되는 것을 특징으로 한다.
상기 제1 게이트 절연막은 상기 제1 바디 영역 및 드리프트 영역 위에 연장되어 형성되는 것을 특징으로 한다.
상기 제2 게이트 절연막은 상기 제2 바디 영역 및 드리프트 영역 위에 연장되어 형성되는 것을 특징으로 한다.
상기 반도체 기판 위에 제2 도전형의 매몰층; 상기 매몰층 위에 제1 도전형의 딥웰 영역을 더 포함한다.
상기와 같이 구성된 본 발명의 고전압 반도체 소자에 따르면 다음과 같은 효과가 있다.
본 발명은 드리프트 영역에서 낮은 저항을 갖는 Rsp의 n-타입 MOS 또는 p- 타입 MOS를 구현하기 위해 LDMOS의 영역을 얇은 트렌치로 이루어진 분리 영역(STI)에서 계단형 산화막(stepped oxide) 형태로 변경하여 항복 전압을 만족시키면서 드리프트 영역의 저항을 최소화하여 Rsp를 개선하는 효과가 있다.
또한 얇은 트렌치로 이루어진 분리 영역(STI)에서 계단형 산화막(stepped oxide) 구조로 변경됨에 따라 축적 영역 길이(accumulation region length)를 기존 얇은 트렌치로 이루어진 분리 영역(STI)의 구조 대비 약 50% 수준으로 줄일 수 있어 동일 소자 피치(pitch)에서 게이트 전하(Qg)를 60%까지 감소시켜 고 주파수 어플리케이션(High frequency application)에 적용이 가능하다.
도 1은 본 발명의 실시 예에 따른 LDMOS 반도체 소자를 나타낸 단면도
도 2는 본 발명의 다른 실시 예에 따른 LDMOS 반도체 소자를 나타낸 단면도
도 3은 본 발명의 또 다른 실시 예에 따른 LDMOS 반도체 소자를 나타낸 단면도
도 4는 본 발명의 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도
도 5는 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도
도 6은 본 발명의 또 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도
도 7은 본 발명의 또 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도
도 8은 본 발명의 또 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도
도 9는 본 발명의 실시 예에 따른 복수 개의 LDMOS 반도체 소자가 수평방향으로 배열된 상태를 보인 단면도
본 발명은 다양한 변형 및 여러 가지 실시 예를 가질 수 있는바, 그 중 특정 실시예를 상세한 설명과 도면의 예시를 통하여 더 상세하게 설명하고자 한다. 아울러, 본 발명을 설명함에 있어서 관련된 주지 관용 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 설명을 생략한다.
본 발명은 고전압 또는 전력용 소자에 적용되는 LDMOS(Lateral Double diffused Metal Oxide Semiconductor) 또는 EDMOS(Extended drain metal oxide semiconductor)의 구조에 관한 것이다. LDMOS는 다수 캐리어 소자로써 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자이다. 그리고 EDMOS는 포터블 전력 조절 (portable power management)용 장치 또는 PC 주변부 등 고전압(High voltage)이 가해지는 부분에 적합하도록 설계된 MOS소자이다. EDMOS소자는 기존의 LDMOS(lateral double diffused MOS)와 달리, 채널의 길이를 CMOS(complementary MOS) 소자와 동일하게 노광 공정을 적용하여 형성할 수 있다. 뿐만 아니라 EDMOS소자는 다른 전력 소자에 비해서 전력 소자와 로직 소자를 하나의 칩에 집적하는 PIC(power integrated circuit)회로를 구성할 수도 있다.
이하, 본 발명의 바람직한 실시 예들을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 STI 구조를 이용한 LDMOS 소자의 단면이다.
도 1에 도시된 바와 같이 드레인 영역(122, 122')과 게이트 전극(140, 140') 사이에 트렌치가 형성된 분리막(170, 170') 구성을 포함하고 있다. 또한 채널 영역을 형성하기 위해 P-바디 영역(110)을 필요로 한다. 그리고 2개의 게이트 전극(140, 140') 사이에 소스 영역(112, 112')이 위치한다.
드레인 영역(122, 122')과 소스 영역(112, 112') 사이에 깊게 형성된 트렌치 영역(170,170')에 의해 RESURF 효과가 있어서 드레인 영역(122, 122')에 걸린 높은 전계를 소스 영역(112, 112') 방향으로 갈수록 전계를 낮출 수 있다. 그렇게 함으로써, 20V 이상의 높은 항복 전압(BVdss)을 유지할 수 있다. 그러나 드레인 영역(122, 122')과 소스 영역(112, 112') 사이에 전류 경로(점선 화살표)가 굽어지게 된다. 이에 따라 전류 경로(점선 화살표)가 길어지는 단점이 있다. 또한 N형의 드리프트 영역(DNW, 105)의 저항이 높기 때문에 그만큼 Rsp 값이 커진다. 예를 들어, 20 mohm-mm^2 이상의 값을 가질 수 있다.
이하에서는 STI 절연막(170) 대신 계단형(stepped) 게이트 절연막을 적용한 LDMOS와 EDMOS 구조에 대해 살펴보기로 한다.
도 2는 본 발명의 일 실시 예에 따른 LDMOS 반도체 소자를 나타낸 단면도이다. 도 2의 LDMOS은 n타입(type)이다.
도시된 바와 같이 n- 타입 LDMOS 반도체 소자(이하 nLDMOS, 100)에는 반도체 기판(101)이 구성된다. 반도체 기판(101)은 P형 실리콘 기판(이하 P-Sub)이다. 그리고 반도체 기판(101) 내에 고농도 도핑 영역인 N형 매몰층(이하, NBL)(103)이 형성된다. NBL(103)은 고전압 소자에서 완전 고립(fully isolated) MOS 소자를 위해 필요하다. 완전 고립(fully isolated)은 P형 바디 영역(이하 PBODY, 110) 또는 N형 드레인 영역(122)에 약간의 백 바이어스(back-bias)를 인가할 목적으로도 사용되나, NBL(103)을 사용한 고립화(isolation)는 고전압 소자의 스위칭(switching)에 의한 노이즈(noise) 감소가 목적이다. 따라서 PBODY(110)/NBL(103)/P-Sub(101)로 만들어지는 기생(parasitic) BJT 구조에서 이득(gain)을 최소화하여 누설 전류(leakage)를 줄이기 위해 고농도의 NBL을 사용한다. 수많은 고전압 소자가 고속 스위칭(switching) 하다보면 약간의 누설 전류(leakage)도 소비전력이나 발열로 나타나기 쉽다. 따라서 0.1 이하의 낮은 이득(low gain)을 요구하는 경우도 있다.
또한 NBL(103) 위에는 매몰층보다 농도가 낮은 저농도의 딥(Deep) N 웰(이하, DNW) 영역(105)이 형성된다. 이때 DNW 영역(105)은 DMOS 소자와 다른 소자와 분리를 해야 할 경우 필요하다. DMOS 소자 옆에 PW이 형성된 다른 DMOS 소자를 배치할 경우에는 따로 분리할 필요가 없기 때문에, 그 경우에는 DNW 영역을 형성할 필요가 없다.
DNW 영역(105)에는 N형 웰(이하, NW) 영역(120) 및 P-바디(이하 PBODY) 영역(110)이 형성된다. PBODY 영역은 P+ 컨택 영역(111) 및 N+ 소스영역(112)을 포함한다. 그리고 NW 영역(120)은 PBODY 영역(110)의 좌/우측에 형성되며, DNW 영역(105) 농도보다 높게 형성된다. NW 영역(120)에는 고농도 N+ 드레인 영역(122)이 형성된다.
PBODY 영역(110)과 NW 영역(120) 위에는 게이트 절연막(130)(130')이 형성된다. 게이트 절연막(130)(130')은 도면에서와 같이 PBODY 영역(110)의 P+ 컨택 영역(111)을 중심으로 대칭되게 형성된다.
게이트 절연막(130)(130')에 대해 더 구체적으로 살펴본다. 여기서 게이트 절연막(130)(130')은 서로 동일한 구조로 구성되기 때문에, 하나의 게이트 절연막(130)에 대해서만 설명한다.
게이트 절연막(130)은 제1 게이트 절연막(131)과 제2 게이트 절연막(132)으로 구성된다. 제2 게이트 절연막(132)은 제1 게이트 절연막(131) 두께보다 두꺼운 막을 사용한다. 도면을 보면, P+ 소스 영역(112)과 가까운 부분이 더 얇고 고농도 N+ 드레인 영역(122)과 가까운 부분이 더 두껍게 형성된다. 즉 두께가 얇은 게이트 절연막(131)이 소스 영역(112) 근처에 배치되고 두께가 두꺼운 게이트 절연막(132)이 드레인 영역(122) 가까이 배치되는 것이다. 이는 드레인 전압이 소스 전압보다 높기 때문에 소스 영역에서 드레인 영역으로 갈수록 두께가 두꺼워지게 형성하는 것이다. 만약 그 반대가 되면 높은 드레인 전압으로 인해 게이트 절연막이 파괴될 수도 있기 때문이다. 물론 드레인 전류를 증가시키기 위해서 상대적으로 두께가 낮은 제1 게이트 절연막(131)으로만 구성할 수 있지만, 제2 게이트 절연막(132)을 두껍게 하는 이유는 고농도 N+ 드레인 영역(122)에 고전압을 걸어주기 때문이다. 제2 게이트 절연막(132)의 두께는 중전압 또는 고전압 소자에서 사용하는 두께를 사용한다.
한편 실시 예에 따르면 게이트 절연막(130)은 일부가 PBODY 영역(110)과 접하고, 나머지는 NW 영역(120)과 접하도록 형성되고 있다. 구체적으로 제1 게이트 절연막(131)은 PBODY 영역(110)과 NW 영역(120)이 접하는 경계면 위에 위치한다. 그러나, 제2 게이트 절연막(132)은 NW 영역(120)과만 접하고 있다. NW 영역(120) 외에는 제2 게이트 절연막(132)이 노출되어 있지 않다. 또한 고농도 N+ 드레인 영역(122)은 아래에서 설명하는 게이트 전극(140)의 스페이서(spacer)(150)와 일정 거리 떨어져 형성된다. 이는 항복 전압을 증가시키기 위해서이다.
게이트 절연막(130) 위에 게이트 전극(140)이 형성된다. 여기서 게이트 전극(140)은 제1 게이트 절연막(131) 및 제2 게이트 절연막(132)의 두께와 대응되어 스텝 형태로 형성될 수 있다.
게이트 절연막(130) 및 게이트 전극(140)의 좌/우 측면에는 절연막 재질의 스페이서(spacer)(150)가 형성된다.
고농도 N+ 드레인 영역(122) 옆에는 인접 소자와의 분리를 위해 얇은 트렌치로 이루어진 분리 영역(이하 STI)(160)이 형성된다. STI 대신 로코스 (LOCOS) 산화막을 사용할 수도 있다. 그리고 고전압 또는 전력 소자에서는 소자 분리를 위해서 추가적으로 STI (160) 옆에는 중간 트렌치 영역(MTI, medium trench isolation) 또는 깊은 트렌치 영역(DTI, deep trench isolation, 530)가 깊게 형성되어 있다.
소스 영역(112)의 일부와 드레인 영역(122)의 일부 및 게이트 전극(140) 위에 실리사이드가 형성된다. 실리사이드는 각각 컨택 플러그(도시되지 않음)와 기판 사이의 저항을 낮추기 위해 사용된다. 그래서 컨택 플러그가 형성될 영역을 중심으로 형성되고, 나머지 영역은 비-살리사이드 (non-salicide) 공정을 거쳐 기판 위에 실리사이드가 형성되지 않도록 한다.
도 2에서, LDMOS의 RON 영역(화살표 표시)을 STI 절연막 (도1 의 170) 대신, 계단형 산화막(stepped oxide)(130,130') 형태로 변경하면서, 전류 경로가 더 짧아지게 되는 효과를 가져온다. 즉, 깊은 트렌치 영역(170) 대신 기판 위에 두꺼운 게이트 절연막(132)으로 대치되었기 때문에 게이트 전극(140) 바로 아래의 드리프트 영역의 표면에는 트렌치 형태의 절연막이 존재하지 않는다. 이렇게 짧아진 전류 경로로 인해 NW 영역(120)으로 인한 영향을 최소화할 수 있다. 그렇게 되면 BV를 만족시키면서 RON,SP(Turn-on 상태에서 specific ON- resistance)를 개선하는 효과가 있다. Ron 값이 20 mohm-mm^2 미만의 값을 가질 수 있다. 이보다 더 낮게는 10 mohm-mm^2 이하의 값을 가질 수 있다. 또한 두꺼운 제2 게이트 절연막(132,132')의 형성으로 인해 20 V 이상의 높은 항복 전압(BVdss)을 유지할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 LDMOS 반도체 소자를 나타낸 단면도이다. 앞의 도 2와 비교해서 소스 영역과 드레인 영역의 위치가 바뀌었다.
즉 P형의 반도체 기판(201)에 N형의 매몰층(203)이 형성되고, 매몰층(203) 위에 딥 P웰(이하 DPW) 영역(205)이 형성된다. 그리고 DPW 영역(205) 안에 얕은 트렌치 분리 영역(Shallow trench isolation) 영역(260,260')을 형성한다. 그리고 n-형 드리프트 (이하 N-DRIFT) 영역(210)이 형성된다. 그래서 N-DRIFT 영역(210)의 좌/우측에는 P형 바디 (이하 P-BODY) 영역 또는 P형 웰 영역(이하 PW)(220,220')이 형성되어 있다. N+ 드레인 영역(211)은 N-DRIFT 영역(210) 안에 형성되고, 2개의 P-BODY 영역(220, 220') 안에 N+ 소스 영역(222,222')이 각각 형성된다.
N-DRIFT 영역(210)과 P-BODY 영역(220,220') 위에는 두께가 다른 게이트 절연막(231,232)이 형성된다. 게이트 절연막(231,232)은 도면에서와 같이 N-DRIFT(210)의 N+ 드레인 영역(211)을 중심으로 대칭되게 형성된다. N+ 소스 영역(222)과 가까운 부분의 제1 게이트 절연막(231)의 두께가 더 얇고, N+ 드레인 영역(211)과 가까운 부분의 제2 게이트 절연막(232)의 두께가 더 두껍게 형성된다.
구체적으로 얇은 제1 게이트 절연막(231) 아래에는 제1 PBODY 영역(220)과 N-DRIFT 영역(210)이 존재한다. 그러나 두꺼운 제2 게이트 절연막(232)은 N-DRIFT 영역(210) 및 N+ 드레인 영역(211)과 접하고 있다. N-DRIFT 영역(210)과 N+ 드레인 영역(211) 외에는 제2 게이트 절연막(232)이 노출되어 있지 않다.
제3 게이트 절연막(233)과 제4 게이트 절연막(234)도 마찬가지이다. 얇은 제3 게이트 절연막(233) 아래에는 제2 PBODY 영역(220')과 N-DRIFT 영역(210)이 존재한다. 그러나 두꺼운 제4 게이트 절연막(234)은 N-DRIFT 영역(210) 및 N+ 드레인 영역(211)과 접하고 있다. N-DRIFT 영역(210)과 N+ 드레인 영역(211) 외에는 제4 게이트 절연막(234)이 노출되어 있지 않다.
다시 말해, 소스 영역(222,222') 근처에 얇은 제1 게이트 절연막(231) 및 제3 게이트 절연막(233)이 존재하다. 또한 드레인 영역(211) 근처에 제1 게이트 절연막(231) 및 제3 게이트 절연막(233)보다 두꺼운 제2 게이트 절연막(232) 및 제4 게이트 절연막(234)이 존재한다. 그래서 결국, 제1 게이트 절연막(231)은 제1 바디 영역(220) 및 드리프트 영역 (210)위에 연장되어 형성되고, 제3 게이트 절연막(233)은 상기 제2 바디 영역(220') 및 드리프트 영역(210) 위에 연장되어 형성된다. 그리고, 제2 게이트 절연막(232) 및 제4 게이트 절연막(234)은 드리프트 영역(210)과 N+ 드레인 영역(211) 위에 형성된다. 그리고 드리프트 영역(210)은 드레인 영역(211)으로부터 소스 영역(222,222') 방향으로, 상기 제1 및 제3 게이트 절연막(231,233)의 일부 영역까지 확장되어 형성된다.
제2 게이트 절연막(232)의 양쪽 에지 부분(232-1,232-2)은 두께가 급격하게 감소하지 않고, 서서히 감소하도록 증착되어 있다. 에지 부분이 약간 곡선을 그리듯이 두께가 감소하는 모양을 가지고 있다. 그래서 제2 게이트 절연막(232)의 전체 모양이 사다리꼴 모양을 하고 있다. 이는 제4 게이트 절연막(234)의 양쪽 에지 부분도 마찬가지이다. 에지 부분이 약간 경사지도록 함으로써, 폴리 실리콘(poly-Si)을 증착하고 식각(etch) 공정에서 폴리 실리콘 잔여물(Poly-Si residue)을 남기지 않기 위함이다. 예를 들어 게이트 전극(240,240')을 형성하기 위해, 두꺼운(Thick) 게이트 절연막(232,234)위에 폴리 실리콘을 증착하고 패터닝을 하게 되는데, 게이트 절연막(232, 234)의 에지 부분(232-1,232-2)이 급격한 기울기를 가질 경우, 패터닝 후에 에지 부분(232-1,232-2)에 폴리 실리콘 잔여물(Poly-Si residue)이 남을 수 있다. 그렇게 되면 게이트 전극과 게이트 절연막 사이에 단락(short)이 발생할 수 있다.
이를 위해 제2 게이트 절연막(232) 및 제4 게이트 절연막(234)를 증착하고, 식각 공정을 주의 깊게 해야 한다. 예를 들어, 건식각, 습식각을 두번에 걸쳐 나누어서 하는 것이 유리하다. 건식각으로 일정 부분 증착된 게이트 절연막을 제거하고, 남은 두께는 습식각으로 제거한다. 건식각은 비등방성 식각이 되기 때문에 에지 프로파일이 직선이 되지만, 습식각은 등방성 식각이 되기 때문에 곡선 모양의 에지가 형성된다. 습식각만 사용할 경우, 게이트 절연막의 폭 조절에 어려움이 있다. 또한 포토 레지스터(PR)와 게이트 절연막 사이에 너무 많은 식각 용액이 들어가서 에지 경사가 필요 이상으로 완만해 질 수 있다. 그럴 경우, 게이트 절연막(232, 234)의 항복(breakdown)이 일어날 수 있다.
그리고 제1 게이트 절연막(231) 및 제2 게이트 절연막(232) 위에 제1 게이트 전극(240)이 형성되고, 제3 게이트 절연막(233) 및 제4 게이트 절연막(234) 위에는 제2 게이트 전극(240')이 각각 형성된다. 그리고 제2 게이트 절연막(232) 및 제4 게이트 절연막(234) 바로 옆에는 N+ 드레인 영역(211)이 위치한다. 게이트 절연막(230) 및 게이트 전극(240)의 좌/우 측면에는 절연막 재질의 스페이서(spacer)가 형성된다. 여기서 스페이서는 두꺼운 제2 게이트 절연막(232)의 측면, 즉 에지 부분(232-2)에도 형성될 수 있다. 왜냐하면 제2 게이트 절연막(232)이 100nm 이상으로 두께가 두껍고 에지 부분만 노출되어 있기 때문이다. 스페이서가 형성되면, 이후 진행되는 식각 공정으로부터 제2 게이트 절연막의 측면(232-2)을 보다 안정적으로 보호할 수 있다. 또한 고농도 N+ 소스 영역(222) 옆에는 인접 소자와의 분리를 위해 트렌치로 이루어진 분리 영역(isolation region)(260)이 형성된다.
도 3에서, LDMOS의 RON 영역(화살표 표시)을 STI 절연막 (도1 의 170) 대신, 계단형 산화막(stepped oxide) 형태로 변경하면서, 전류 경로가 더 짧아지게 되는 효과를 가져온다. 즉, 깊은 트렌치 영역(170) 대신 기판 위에 두꺼운 게이트 절연막(232, 234)으로 대치되었기 때문에 게이트 전극(240) 바로 아래의 드리프트 영역의 표면에는 트렌치 형태의 절연막이 존재하지 않는다. 이렇게 짧아진 전류 경로로 인해 드리프트 영역(210)으로 인한 저항 상승을 최소화할 수 있다. 그렇게 되면 20V 이상의 항복전압(BVdss)를 만족시키면서 RON,SP(Turn-on 상태에서 specific ON- resistance)를 20 mohm-mm^2 이하로 개선하는 효과가 있다.
또한 STI(170)에서 계단형 게이트 절연막 구조(230,230')로 변경됨에 따라 ACC 영역(화살표 표시)로 표시된 축적 영역 길이(accumulation region length)를 기존 STI 구조(도 1의 170) 대비 약 50% 수준으로 줄일 수 있다. 왜냐하면, 반도체 소가가 정상 동작을 할 때 드리프트 영역(210)과 벌크 영역(DPW, 205) 사이에서 공핍층이 형성되게 되며, 이 공핍층은 전류의 흐름을 방해하게 된다. 도 3에서 기판 위에 두꺼운 게이트 절연막(232, 234) 대신에 도 1과 같이 게이트 전극(140, 140')과 중첩되는 STI 구조(170, 170')와 같은 트렌치 구조의 절연막이, 만약 기판에 형성될 경우, 전류가 흐를 수 있는 공간이 작아진다. 왜냐하면, LDMOS 반도체 소자에서는 공핍층이 드리프트 영역으로부터 공핍층이 점점 STI 구조로 확산되게 되는데, 게이트 전극(240) 아래의 STI 구조로 인해 드리프트 영역의 축적 영역이 좁아서 전류의 흐름을 방해받게 된다. 그것을 막기 위해서, 게이트 전극(240)과 중첩되는 STI 구조를 갖는 LDMOS 소자에서는 축적 영역(ACC)을 더 넓게 확보해야 한다. 그러면 정상 동작은 가능하지만, 드리프트 영역이 길어지기 때문에 Ron 저항 증가를 가져오게 된다.
반면 계단형 산화막(Stepped oxide) 구조에서는 게이트 전극과 중첩되는 STI 구조가 없어 공핍층이 확장되더라도 기판 표면 쪽으로 전류가 흐를 수 있는 공간이 확보되므로 STI 구조 대비 축적 영역(accumulation region, RON)의 길이는 50%이상 작게 가져갈 수 있다. 이로 인하여 단위 소자의 피치(pitch) 크기의 감소 및 드리프트 영역의 Ron 저항의 감소 효과를 기대할 수 있다. 그렇게 되면, 동일 소자 피치(pitch)에서 게이트 전하(Qg)를 ~60%까지 감소시켜, 게이트 전하, Qg 는 10 nC 이하의 값이 되고, Ron 은 10 mohm 이하의 값을 갖게 된다. 따라서 Ron*Qg 값에 해당되는 FOM 값이 100 mohm-nC 이하로 떨어질 수 있다. 더 작게는 FOM 값이 60 mohm-nC 이하로 떨어질 수 있다. 여기서 게이트 전하(Qg) 는 축적 영역 길이(accumulation region length)에 비례한다.
게이트 전하는 게이트와 드레인 또는 게이트와 소스 또는 게이트와 벌크 영역 사이에서 발생하는 캐패시턴스 값을 모두 포함한다. 그 중에 게이트와 드레인 사이의 게이트 캐패시턴스 값을 줄이는 것이 중요하다. 본 발명에서 제안한 구조를 사용할 경우, 게이트와 드레인 사이의 캐패시턴스를 상당 부분 줄일 수 있다. 낮은 게이트 전하(Low Qg)를 갖는 LDMOS 소자를 사용하는 목적은 전력 손실(Power loss)를 줄이기 위함이다. Qg에 의한 전력 손실은 높은 주파수(High frequency)에서 주로 발생한다. 예를 들어 약 500kHz 이상에서 Qg에 의한 전력 손실이 급격하게 증가한다. 그러나 본 발명과 같이, 게이트 전극과 중첩되는 STI 구조 대신, 두꺼운 제2 게이트 절연막을 배치함으로써, 전력 손실의 급격한 증가를 막을 수 있다.
이러한 낮은 전하를 갖는 LDMOS 소자는 고 주파수 어플리케이션(High frequency application)에 적용이 가능하다. 예를 들어, 모바일(Mobile)용 PMIC DC-DC converter 에 사용되는 게이트 드라이브 IC (Gate drive IC) 또는 모터 드라이브 (Motor drive)용 게이트 드라이브 IC (Gate drive IC)에 사용될 수 있다. 또한 이러한 계단형 게이트 절연막을 갖는 반도체 소자는 RF 소자 또는 스위칭 파워 MOSFET 소자에도 사용될 수 있다.
다음에는 다른 구조의 DMOS 반도체 소자에 대해서도 살펴본다. 즉 본 발명은 상술한 LDMOS 반도체 소자뿐만 아니라 EDMOS 반도체 소자도 적용할 수 있는바, 이는 도 4 내지 도 8을 참조하기로 한다.
도 4는 도 1과 마찬가지로 EDMOS 소자의 단면이다.
도 4를 보면, 도 1과 마찬가지로 게이트 전극(370)과 드레인 영역(351)에 STI를 이용한 트렌치 영역(395)이 형성되어 있다. 드레인 영역(351)과 소스 영역(333) 사이에 전류 경로(점선 화살표)가 굽어지게 된다. 이에 따라 전류 경로(점선 화살표)가 길어지는 단점이 있다. 또한 N형의 드리프트 영역(DNW,320)의 저항이 높기 때문에 그만큼 Rsp 값이 커진다. 앞에서 언급한 Ron 저항 증가 등의 비슷한 문제가 발생한다.
도 5는 본 발명의 또 다른 실시 예에 따른 n-타입 EDMOS (이하 nEDMOS) 반도체 소자를 나타낸 단면도이다.
도 5를 보면, p형 실리콘 기판인 반도체 기판(301)이 구성된다. 그리고 반도체 기판(301) 내에 고농도 도핑 영역인 n형 매몰층(이하 NBL)(303)이 형성된다.
NBL(303) 위에는 2개의 웰 영역(310)(320)이 형성된다. 2개의 웰 영역은 P 형 딥웰(이하 DPW) 영역(310)과 N형 딥웰(이하 DNW) 영역(320)이다. 각 영역(310)(320)은 반도체 기판(301) 내에서 차지하는 면적은 어느 일 측의 영역이 더 크거나 작을 수도 있다. 그리고 DPW 영역(310)에는 P형 웰 영역(이하 PW)(330)이 형성된다. 여기서 DPW 영역(310)의 농도는 PW 영역(330)의 농도보다 낮다. PW 영역(330)에는 트렌치 아이소레이션 (trench isolation) 영역(331)을 사이에 두고 N+ 소스영역(333)과 P+ 컨택 영역(332)이 형성된다.
또한 DNW 영역(320)에는 N형의 웰 (이하 NW) 영역(350)이 형성된다. 여기서 DNW 영역(320)의 농도는 NW 영역(350)의 농도보다 낮다. NW 영역(350)에는 고농도 N+ 드레인 영역(351)이 형성된다. 그리고 고농도 N+ 드레인 영역(351)은 항복전압을 증가시키기 위해서 게이트 전극(370)의 스페이서(380)에서 일정거리 떨어져 형성된다. 여기서 드레인 영역 근처는 NW 영역(350)과 DNW(320) 영역이 존재하는데, N+ 드레인 영역(351)이 가장 높고, NW 영역(350) 보다 DNW 영역(320)의 농도가 낮기 때문에, 수평 및 수직 방향으로 모두 전계가 완화되는 특징을 가지고 있다. 그래서 항복 전압이 매우 높은 것을 특징으로 한다. 또한 DPW 영역(310)에 형성된 PW 영역(330)과 DNW 영역(320)에 형성된 NW 영역(350)의 크기, 폭은 상이하다. PW 영역(330)의 폭보다 NW 영역(350)의 폭이 짧다. 이는 NW 영역(350)보다 낮은 농도를 갖는 DNW 영역(320)이 차지하는 부분을 더 많이 차지하게 해서 항복 전압을 올리기 위함이다.
DPW 영역(310)과 DNW 영역(320) 위에는 두께가 다른 게이트 절연막(360)이 형성된다. 게이트 절연막(360)은 제1 게이트 절연막(361)과 제2 게이트 절연막(362)으로 구성된다. 소스 영역(333)과 가깝게 배치된 제1 게이트 절연막(361)의 두께가 드레인 영역(351)과 가깝게 배치된 제2 게이트 절연막(362)의 두께보다 더 얇게 형성된다. 즉 드레인 전압이 소스 전압보다 높기 때문에 소스 영역에서 드레인 영역으로 갈수록 게이트 절연막의 두께를 더 두껍게 형성하는 것이다.
그리고 제 1 게이트 절연막(361)은 PW 영역(330)과 DPW 영역(310)과 접하고 있다. 또한 제 1 게이트 절연막(361)은 DNW(320)의 일부분과 접하고 있다. 접하고 있다라는 것은 중첩(overlap) 된다라는 것으로 대치 가능하다. DNW 영역(320)이 제1 게이트 절연막(361)과 제2 게이트 절연막(362)의 경계면에서 소스 영역(333) 방향으로 더 확장되어 형성된 것이다. 이렇게 함으로써, 제1 게이트 절연막(361)보다 두꺼운 제2 게이트 절연막(362)을 완전히 감쌀 수 있는 것이다.
제2 게이트 절연막(362)이 DPW 영역(310) 또는 PW 영역(330)과 접하지 않도록 해야 한다. 이렇게 함으로써, 채널 영역에는 제1 게이트 절연막(361)만 노출되도록 할 수 있다. 여기서 채널 영역은 DNW 영역(320)과 소스 영역(333) 사이에 존재하고 있는 PW 영역(330)과 DPW 영역(310)을 말하는 것으로 이들 영역 중, 제1 게이트 절연막(361)과 중첩되는 기판 영역을 의미한다. 그래서 채널 영역에는 낮은 두께를 갖는 제1 게이트 절연막(361)만 형성되어서 드레인 전류가 매우 크게 증가할 수 있다.
그리고 채널 영역에서 DPW 영역(310)의 농도가 PW 영역(330)보다 낮기 때문에 PW 영역(330)이 문턱 전압(Vt) 컨트롤 영역이 된다. 그리고 농도가 서로 다르기 때문에 서로 다른 문턱 전압(Vt)이 존재할 수 있다. PW 영역보다 DPW 영역은 문턱 전압(Vt)이 낮은 영역이 된다. 그래서 PW 영역(330)은 오프 커런트(off-current)를 조정하는데 용이하고, DPW 영역(310)는 온 커런트(ON-current)를 조정하는데 유리하기 때문에 그에 맞는 농도 및 폭 조절을 할 필요가 있다. 여기서 오프 커런트(Off-current)를 줄이기 위해서는 게이트 전극과 중첩(overlap)되는 PW 영역(330)의 폭을 DPW 영역(310)보다 조금 더 넓게 가져가는 것이 유리하다. 그리고 온 커런트(ON-current)는 DPW의 폭으로도 조정할 수 있지만, 보다 쉬운 방법은 제1 게이트 절연막(361) 두께를 조정하는 방법이 있다. 제1 게이트 절연막(361) 두께의 의해 온 커런트(ON-current) 값이 더 큰 영향을 받기 때문이다.
게이트 절연막(360) 위에는 게이트 전극(370)이 형성되고, 게이트 절연막(360) 및 게이트 전극(370)의 좌/우 측면에는 절연막 재질의 스페이서(spacer)(380)(380')가 형성된다. 여기서 게이트 전극(370)은 PW(330), DPW(310)과 중첩되며, DNW(320)과도 중첩되어 형성된다. 양측에 형성된 스페이서(380)(380')를 기준으로 고농도 N+ 드레인 영역(351)은 우측의 스페이서(380')와 일정 거리만큼 떨어져서 형성되고, 반면 N+ 소스 영역(333)은 좌측의 스페이서(380)와 접한 상태로 형성된다.
PW영역(330)과 NW 영역(350) 옆에는 인접 소자와의 분리를 위해 얇은 트렌치로 이루어진 분리 영역(이하 STI)(390)이 형성된다. STI(390) 대신 로코스 (LOCOS) 산화막을 사용할 수도 있다. 그리고 고전압 또는 전력 소자에서는 소자 분리를 위해서 추가적으로 STI (390) 옆에는 MTI(medium trench isolation) 또는 DTI(deep trench isolation) 가 깊게 형성되어 있다.
도 5에서, LDMOS의 RON 영역(화살표 표시)을 STI 절연막 (도4 의 395) 대신, 계단형 산화막(stepped oxide)(360) 형태로 변경하면서, 전류 경로가 더 짧아지게 되는 효과를 가져온다. 즉, 깊은 트렌치 영역(395) 대신 기판 위에 두꺼운 게이트 절연막(362)으로 대치되었기 때문에 게이트 전극(370) 바로 아래의 DNW 영역(320)의 표면에는 트렌치 형태의 절연막이 존재하지 않는다. 이렇게 짧아진 전류 경로로 인해 DNW 영역(320)의 저항을 최소화할 수 있다. 그렇게 되면 BV를 만족시키면서 Rsp를 개선하는 효과가 있다.
도 6은 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도이다. 앞의 도 5와 비교해서 다른 점은, N-DRIFT 영역(420)과 P-WELL 영역(또는 P-BODY, 430)이 서로 접하고 있는 형태이다. 또한 DPW 영역(405)이 드레인 영역(451) 아래에도 형성된 구조이다.
즉 P형 반도체 기판(401)에 N형 매몰층(403)이 형성되고, 매몰층(403) 위에 딥 P웰(이하 DPW) 영역(405)이 형성된다. DPW 영역(405)에는 N+ 드레인 영역(451)이 형성된 n-형 드리프트 (이하 N-DRIFT) 영역(420)이 형성된다. N-DRIFT 영역(420) 옆에는 P형 바디 (이하 P-BODY) 영역(430)이 형성된다. P-BODY 영역 안에 N+ 소스 영역(433)이 형성된다. N-DRIFT 영역(420)은 두꺼운 제2 게이트 절연막 (이하 Thick Gox, 462)뿐만 아니라, 얇은 제1 게이트 절연막 (이하 Thin Gox, 461) 아래에 모두 형성된 반면에 P-BODY 영역은 Thin Gox 만 형성된다. 그리고 N-DRIFT 영역(420)은 드레인 영역(451)을 감싸고 있을 뿐만 아니라, 얇은 트렌치 아이솔레이션 (이하 STI) 영역 (490)아래까지 연장되어 형성되어 있다. 다시 말하면, STI 영역(490)이 N-DRFIT 영역(420)까지 연장되어서, 칩 사이즈를 감소시킬 수 있다.
N-DRIFT 영역(420)과 P-BODY 영역(430) 위에는 두께가 다른 게이트 절연막(461,462)이 형성된다. N+ 소스 영역(433)과 가까운 부분의 제1 게이트 절연막(461)의 두께가 더 얇고, N+ 드레인 영역(451)과 가까운 부분의 제2 게이트 절연막(462)의 두께가 더 두껍게 형성된다. 앞서, 도 4에서도 언급했듯이, 제2 게이트 절연막(462)의 에지 부분(462-1,2)은 두께가 급격하게 감소하지 않고, 서서히 감소하도록 증착되어 있다. 에지 부분이 약간 곡선을 그리듯이 두께가 감소하는 모양을 가지고 있다. 그래서 제2 게이트 절연막(462)의 전체 모양이 사다리꼴 모양을 하고 있다.
또한 제1 게이트 절연막(461) 및 제2 게이트 절연막(462)를 포함하고 있는 게이트 절연막(460) 위에 게이트 전극(470)이 형성되고, 게이트 절연막(460) 및 게이트 전극(470)의 좌/우 측면에는 절연막 재질의 스페이서(spacer)가 형성된다. 여기서 스페이서는 두꺼운 제2 게이트 절연막(462)의 측면, 즉 에지부분(462-2)에도 형성될 수 있다. 왜냐하면 제2 게이트 절연막(462)이 100nm 이상으로 두께가 두껍고 한쪽 에지 부분(462-2)이 노출되어 있기 때문이다. 스페이서가 형성되면, 이후 진행되는 식각 공정으로부터 제2 게이트 절연막의 측면(462-2)을 보다 안정적으로 보호할 수 있다.
또한 고농도 N+ 소스 영역(433) 옆에는 인접 소자와의 분리를 위해 트렌치로 이루어진 분리 영역(isolation region)(490)이 형성된다. 또한 P-BODY 영역(430)에는 N+ 소스 영역(433)뿐만 아니라, P+ 픽업 영역(432)이 존재한다. N+ 소스 영역(433)과 P+ 픽업 영역 사이에는 서로의 분리를 위해서 STI 영역(431)이 존재한다. STI 영역(431)으로 분리되어 있고, 각각 컨택 플러그(contact plug)를 소스 영역(433)과 P+ 픽업 영역(432)에 형성하면, 각각 다른 전압을 인가할 수 있는 장점이 있다.
도 6에 도시된 바와 같이, EDMOS의 영역을, 도 4의 STI 절연막(395) 대신, 계단형 산화막(stepped oxide) 형태(460)로 변경하면서, 전류 경로가 더 짧아지게 되는 효과를 가져온다. 즉, 깊은 트렌치 영역(395) 대신 기판 위에 두꺼운 제2 게이트 절연막(462)으로 대치되었기 때문에 게이트 전극(470) 바로 아래의 드리프트 영역(420)의 표면, 즉 RON으로 표시한 영역에는 트렌치 형태의 절연막이 존재하지 않는다. 또한 ACC 영역으로 표시한 영역이 기존 대비 50% 이상 감소하기 때문에, 짧아진 전류 경로로 인해 N-DRIFT 영역의 저항(420)을 최소화할 수 있다. 그렇게 되면 BV를 만족시키면서 Rsp를 개선하는 효과가 있다.
다시 말해, STI(도 4의 395)에서 계단형 게이트 절연막 구조(460)로 변경됨에 따라 “ACC”로 표시된 축적 영역 길이(accumulation region length)를 기존 STI 구조 대비 약 50% 수준으로 줄일 수 있다.
왜냐하면, 반도체 소가가 정상 동작을 할 때 드리프트 영역(210)과 벌크 영역(DPW, 205) 사이에서 공핍층이 형성되게 되며, 이 공핍층은 전류의 흐름을 방해하게 된다. 도 6에서 기판 위에 두꺼운 게이트 절연막(462) 대신에, 도 4와 같이 게이트 전극(370)과 중첩되는 STI 구조(395)와 같은 트렌치 구조의 절연막이, 만약 기판에 형성될 경우, 전류가 흐를 수 있는 공간이 작아진다. 왜냐하면, EDMOS 반도체 소자에서는 공핍층이 드리프트 영역으로부터 공핍층이 점점 STI 구조로 확산되게 되는데, 게이트 전극(470) 아래의 STI 구조로 인해 드리프트 영역의 축적 영역(ACC)이 좁아져서 전류의 흐름을 방해받게 된다. 그것을 막기 위해서, 게이트 전극(470)과 중첩되는 STI 구조를 갖는 EDMOS 소자에서는 축적 영역(ACC)을 더 넓게 확보해야 한다. 그러면 정상 동작은 가능하지만, 드리프트 영역이 길어지면서 Ron 저항 증가를 가져오게 된다.
반면, 계단형 산화막(Stepped oxide) 구조에서는 게이트 전극과 중첩되는 STI 구조가 없어 공핍층이 확장되더라도 기판 표면 쪽으로 전류가 흐를 수 있는 공간이 확보되므로 STI 구조 대비 축적 영역(accumulation region, RON)의 길이는 50%이상 작게 가져갈 수 있다. 이로 인하여 단위 소자의 피치(pitch) 크기의 감소 및 드리프트 영역의 Ron 저항의 감소 효과를 기대할 수 있다. 그렇게 되면, 동일 소자 피치(pitch)에서 게이트 전하(Qg)를 ~60%까지 감소시킬 수 있다. 그래서 본 발명에서와 같이, 계단형 산화막을 게이트 전극 아래에 형성하면, 게이트 전하, Qg 는 10 nC 이하의 값이 되고, Ron 은 10 mohm 이하의 값을 갖게 된다. 따라서 Ron*Qg 값에 해당되는 FOM 값이 100 mohm-nC 이하로 떨어질 수 있다. 더 작게는 FOM 값이 60 mohm-nC 이하로 떨어질 수 있다. 여기서 게이트 전하(Qg)는 축적 영역 길이(accumulation region length)에 비례한다
게이트 전하는 게이트와 드레인 또는 게이트와 소스 또는 게이트와 벌크 영역 사이에서 발생하는 캐패시턴스 값을 모두 포함한다. 그 중에 게이트와 드레인 사이의 게이트 캐패시턴스 값을 줄이는 것이 중요하다. 본 발명에서 제안한 구조를 사용할 경우, 게이트와 드레인 사이의 캐패시턴스를 상당 부분 줄일 수 있다. 낮은 게이트 전하(Low Qg)를 갖는 EDMOS 소자를 사용하는 목적은 전력 손실(Power loss)를 줄이기 위함이다. Qg에 의한 전력 손실은 높은 주파수(High frequency)에서 주로 발생한다. 예를 들어 약 500kHz 이상에서 Qg에 의한 전력 손실이 급격하게 증가한다. 그러나 본 발명과 같이, 게이트 전극과 중첩되는 STI 구조 대신, 두꺼운 제2 게이트 절연막을 배치함으로써, 전력 손실의 급격한 증가를 막을 수 있다.
이러한 낮은 Qg를 갖는 반도체 소자는 고 주파수 어플리케이션(High frequency application)에 적용이 가능하다. 예를 들어, 모바일(Mobile)용 PMIC DC-DC converter 에 사용되는 게이트 드라이브 IC (Gate drive IC) 또는 모터 드라이브 (Motor drive)용 게이트 드라이브 IC (Gate drive IC)에 사용될 수 있다. 또한 이러한 계단형 게이트 절연막을 갖는 반도체 소자는 RF 소자 또는 스위칭 파워 MOSFET 소자에도 사용될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도이다. 앞의 도 6과 비교해서 다른 점은, thick Gox (462) 아래 영역에 트렌치 타입의 절연막(465)이 추가로 형성된 것이다. 앞서 언급했듯이, 트렌치 모양의 절연막(465)이 있을 경우, 전류 경로가 길어지는 단점이 있다고 하였다. 그럼에도 불구하고 Thick Gox(462) 뿐만 아니라 그 아래에 추가로 트렌치 모양의 절연막(465)을 삽입하면 좋은 것은, 더 높은 항복전압을 요구하는 소자에 적합하기 때문이다. 그리고 Thick Gox 두께를 앞의 실시예, 도 6의 462 보다는 더 줄일 수 있다는 장점이 있다. 두께를 줄이게 되면 패터닝에 유리한 측면이 있다. 나머지 구조는 도 6과 유사하여 설명을 생략한다.
도 8은 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 단면도이다. 앞의 도 7과 비교해서 다른 점은, N-DRIFT 영역(420) 아래 부분에 P형 매몰층(이하 PBL층, 424)이 추가된 것이다. 그래서 PBL 층(420)이 추가되면서 공핍(depletion) 영역이 N-DRIFT 영역의 표면까지 확장되기 때문에 그만큼 항복 전압이 증가할 수 있다. 또한 DPW 영역(405)으로 전류가 누설되는 것을 줄여주고, N-DRIFT 영역(420)에 더 많은 전류가 흐르도록 도와 준다. PBL 층(424)의 농도는 DPW 영역(405)보다 농도가 높게 설정된다. 나머지 구조는 도 6과 유사하여 설명을 생략한다.
도 9는 본 발명의 실시 예에 따른 LDMOS 반도체 소자가 수평방향으로 배열된 상태를 보인 단면도이다.
도 9를 보면, n형 LDMOS 반도체 소자(510)와 p형 LDMOS 반도체 소자(520)가 수평방향으로 배열되며, 반도체 소자(510)(520) 사이에는 소자 간의 분리를 위해 깊은 트렌치(530) 구조가 형성된다. 트렌치(530) 구조는 반도체 기판의 표면에서 매몰층(610)보다 더 깊게 형성되며, 깊은 트렌치 절연(Deep Trench Isolation: DTI) 공정이 적용된다. DTI 양쪽에는 DTI 깊이보다 낮은 두께를 갖는 STI (shallow trench isolation, 160) 영역 또는 MTI (medium trench isolation, 160)와 같은 영역이 존재한다. 도 9에 도시된 바와 같이, STI 또는 MTI (160)는 DTI(530)의 양쪽 옆에 배치함으로써, DTI(530)만 있는 경우보다, 높은 전압에서도 소자 사이의 분리를 용이하게 할 수 있다. DTI(530)은 STI 또는 MTI(160)과 동시에 형성될 수 있는데, DTI(530) 내부에는 절연막과 폴리 실리콘이 결합된 형태로 이루어질 수 있다. 먼저 절연막이 DTI(530) 측벽에 형성되고, 절연막 내부에 폴리 실리콘을 형성할 수 있다.
이와 같이 본 발명은 STI와 같은 트렌치 절연막 대신 기판 위에 두꺼운 게이트 절연막으로 대치되었기 때문에 BVdss를 만족시키면서 드리프트 영역의 저항을 최소화할 수 있다. 그렇게 되면 Rsp를 개선하는 효과가 있다. 또한 STI에서 계단형 산화막(stepped oxide) 구조로 변경됨에 따라 축적 영역 길이(accumulation region length)를 기존 STI 구조 대비 약 50% 수준으로 줄일 수 있다. 그렇게 되면, 동일 소자 피치(pitch)에서 게이트 전하(Qg)를 ~60%까지 감소시켜 고 주파수 어플리케이션(High frequency application)에 적용이 가능하다.
본 명세서에 기재된 본 발명의 실시 예와 도면에 도시된 구성은 본 발명의 바람직한 실시 예에 관한 것으로, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 따라서, 본 발명은 상술한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 본 발명의 청구범위 기재의 권리범위 내에 있게 된다.
101, 201, 301 : 기판
103, 203, 303 : 매몰층
105 : 웰 영역
110 : P-바디 영역
120 : 도핑영역(NW)
130, 130', 230, 230' :게이트 절연막
131, 231, 361 : 제1 게이트 절연막
132, 232, 362 : 제2 게이트 절연막
140, 240 : 게이트 전극
150 : 스페이서
160, 260 : 분리영역

Claims (10)

  1. 반도체 기판에 형성된 딥웰 영역;
    상기 딥웰 영역에 형성되고 서로 접하고 있는 제2 도전형의 드리프트 영역 및 제1 도전형 바디 영역;
    상기 드리프트 영역 위에 제2 도전형의 드레인 영역;
    상기 바디 영역 위에 제2 도전형의 소스 영역;
    상기 소스 영역 근처에 배치된 제1 게이트 절연막과 상기 드레인 영역 근처에 배치되고 상기 제1 게이트 절연막보다 두께가 두꺼운 제2 게이트 절연막을 포함하는 게이트 절연막;
    상기 게이트 절연막 위에 배치된 게이트 전극;을 포함하며,
    상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 제1 게이트 절연막의 일부 영역까지 확장되어 형성된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 게이트 절연막의 에지 부분은 곡선 모양의 기울기를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 딥웰 영역에 형성되고, 상기 드리프트 영역 바닥면에 근접하여 형성된 제1 도전형의 매몰층을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 게이트 절연막 아래에 트렌치 타입의 절연막을 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 딥웰 영역 아래에 제2 도전형의 매몰층;을 더 포함하는 반도체 소자.
  6. 제1 도전형의 반도체 기판;
    상기 기판에 형성된 제2 도전형의 드리프트 영역;
    상기 드리프트 영역에 양 측면에 형성된 제1 도전형의 제1 바디 영역 및 제2 바디 영역;
    상기 제1 바디 및 제2 바디 영역에 형성된 제2 도전형의 소스 영역;
    상기 드리프트 영역에 형성된 제2 도전형의 드레인 영역;
    상기 소스 영역 근처에 얇은 제1 게이트 절연막 및 제3 게이트 절연막;
    상기 드레인 영역 근처에 상기 제1 게이트 절연막 및 제3 게이트 절연막보다 두꺼운 제2 게이트 절연막 및 제4 게이트 절연막; 및
    상기 제1 및 제3 게이트 절연막 위에 배치된 제1 게이트 전극;
    상기 제2 및 제4 게이트 절연막 위에 배치된 제2 게이트 전극;을 포함하며,
    상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 제1 및 제3 게이트 절연막의 일부 영역까지 확장되어 형성된 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 게이트 절연막 및 제4 게이트 절연막은 상기 드리프트 영역 위에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 바디 영역 및 드리프트 영역 위에 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 제2 게이트 절연막은 상기 제2 바디 영역 및 드리프트 영역 위에 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제 6 항에 있어서,
    상기 반도체 기판 위에 제2 도전형의 매몰층;
    상기 매몰층 위에 제1 도전형의 딥웰 영역을 더 포함하는 반도체 소자.
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